JPH05136680A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05136680A JPH05136680A JP3295473A JP29547391A JPH05136680A JP H05136680 A JPH05136680 A JP H05136680A JP 3295473 A JP3295473 A JP 3295473A JP 29547391 A JP29547391 A JP 29547391A JP H05136680 A JPH05136680 A JP H05136680A
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- potential
- emitter
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Abstract
(57)【要約】
【目的】ＥＣＬインタフェースのＢｉＣＭＯＳ ＬＳＩ
のレベル変換回路の定常電流が流れない特性を損なうこ
となくエージングを可能とする。 【構成】エージング時にレベル変換回路に印加される電
圧を通常動作時より大きくするために、通常動作時のカ
レントスイッチの電流源（６００）の電流値よりエージ
ング時の電流源電流を大きくする。また、通常動作時の
カレントスイッチの基準電圧（３）の電位よりエージン
グ時の基準電位を低くし、エージング時には、エミッタ
ホロワ信号を増幅するＢｉＣＭＯＳ回路のＮＭＯＳのソ
ース電位（４）をエージング時のエミッタホロワのＬレ
ベルよりＶth低い電位とする。 【効果】エージング時に、トランジスタ１０１の飽和を
防ぐことができ、通常動作時より大きい電圧がＭＯＳに
印加でき加速試験が可能となる。
のレベル変換回路の定常電流が流れない特性を損なうこ
となくエージングを可能とする。 【構成】エージング時にレベル変換回路に印加される電
圧を通常動作時より大きくするために、通常動作時のカ
レントスイッチの電流源（６００）の電流値よりエージ
ング時の電流源電流を大きくする。また、通常動作時の
カレントスイッチの基準電圧（３）の電位よりエージン
グ時の基準電位を低くし、エージング時には、エミッタ
ホロワ信号を増幅するＢｉＣＭＯＳ回路のＮＭＯＳのソ
ース電位（４）をエージング時のエミッタホロワのＬレ
ベルよりＶth低い電位とする。 【効果】エージング時に、トランジスタ１０１の飽和を
防ぐことができ、通常動作時より大きい電圧がＭＯＳに
印加でき加速試験が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係り、
特にＢｉＣＭＯＳ ＬＳＩのレベル変換回路に関する。
特にＢｉＣＭＯＳ ＬＳＩのレベル変換回路に関する。
【０００２】
【従来の技術】従来の低消費電力のＥＣＬ−ＭＯＳレベ
ル変換回路としては、１９９０年電子情報通信学会秋季
全国大会Ｃ−５０８の回路が提案されていた。
ル変換回路としては、１９９０年電子情報通信学会秋季
全国大会Ｃ−５０８の回路が提案されていた。
【０００３】かかる従来回路ではＢｉＣＭＯＳインバー
タのＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
と略す）のソースにエミッタホロワの低レベルの電位
（以下Ｌレベルと略す）よりしきい値電圧Ｖthだけ低い
電位を与えることで、定常電流を流さずに信号振幅を増
幅する特性を実現していた。
タのＮチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
と略す）のソースにエミッタホロワの低レベルの電位
（以下Ｌレベルと略す）よりしきい値電圧Ｖthだけ低い
電位を与えることで、定常電流を流さずに信号振幅を増
幅する特性を実現していた。
【０００４】
【発明が解決しようとする課題】上記の従来回路では、
レベル変換回路のソースにエミッタホロワのＬレベルよ
りＶth低い電位を与えることで、定常電流を流さない特
性を実現していたが、通常動作時より大きい電源電圧を
印加し半導体集積回路の特性劣化を加速試験を行うと言
うエージング時の動作については触れられていない。
レベル変換回路のソースにエミッタホロワのＬレベルよ
りＶth低い電位を与えることで、定常電流を流さない特
性を実現していたが、通常動作時より大きい電源電圧を
印加し半導体集積回路の特性劣化を加速試験を行うと言
うエージング時の動作については触れられていない。
【０００５】一方、本発明者等の検討により、従来のよ
うにレベル変換回路のＮＭＯＳのソース電位を常に一定
に保つと、エージング時においてもレベル変換回路のＭ
ＯＳトランジスタ（以下ＭＯＳと略す）に印加されるゲ
ート，ソース間電圧ＶGS，ドレイン・ソース間電圧ＶDS
は通常動作時と同じでレベル変換回路の加速試験ができ
ないことが明らかとされた。
うにレベル変換回路のＮＭＯＳのソース電位を常に一定
に保つと、エージング時においてもレベル変換回路のＭ
ＯＳトランジスタ（以下ＭＯＳと略す）に印加されるゲ
ート，ソース間電圧ＶGS，ドレイン・ソース間電圧ＶDS
は通常動作時と同じでレベル変換回路の加速試験ができ
ないことが明らかとされた。
【０００６】従って本発明の目的とするところは、従来
回路の定常電流が流れない特性を損なうことなくエージ
ングを可能とする制御方式，レベル変換回路を提供する
ことにある。
回路の定常電流が流れない特性を損なうことなくエージ
ングを可能とする制御方式，レベル変換回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】エージング時にレベル変
換回路に印加される電圧を通常動作時より大きくするた
めに、通常動作時のカレントスイッチの電流源の電流値
よりエージング時の電流源電流を大きくする(図１の６
００、図２）。
換回路に印加される電圧を通常動作時より大きくするた
めに、通常動作時のカレントスイッチの電流源の電流値
よりエージング時の電流源電流を大きくする(図１の６
００、図２）。
【０００８】また、通常動作時のカレントスイッチの基
準電圧（図１の３）の電位よりエージング時の基準電位
を低くし（図１の６０１、図２）、エージング時にはエ
ミッタホロワ信号を増幅するＢｉＣＭＯＳ回路のＮＭＯ
Ｓのソース電位（図１の４）をエージング時のエミッタ
ホロワのＬレベルよりＶth低い電位とする（図２）。
準電圧（図１の３）の電位よりエージング時の基準電位
を低くし（図１の６０１、図２）、エージング時にはエ
ミッタホロワ信号を増幅するＢｉＣＭＯＳ回路のＮＭＯ
Ｓのソース電位（図１の４）をエージング時のエミッタ
ホロワのＬレベルよりＶth低い電位とする（図２）。
【０００９】
【作用】通常動作時よりエージング時の電流源電流を大
きくすることで（図１の６００、図２）、エミッタホロ
ワ信号（図１の３０）の振幅がエージング時に大きくな
りＬレベルの電位が低くなる。
きくすることで（図１の６００、図２）、エミッタホロ
ワ信号（図１の３０）の振幅がエージング時に大きくな
りＬレベルの電位が低くなる。
【００１０】通常動作時よりエージング時の基準電位を
低くすることで（図１の６０１、図２）、バイポーラト
ランジスタ（以下トランジスタと略す）１０１の飽和を
防ぐことができる。
低くすることで（図１の６０１、図２）、バイポーラト
ランジスタ（以下トランジスタと略す）１０１の飽和を
防ぐことができる。
【００１１】エージング時にＮＭＯＳのソース電位（図
１の４）をエージング時のエミッタホロワのＬレベルよ
りＶth低い電位とすることで（図２）、通常動作時と同
じように定常電流は流れず、かつ高速のレベル変換が実
現でき、エージング時に通常動作時より大きいＶGS，Ｖ
DSがＭＯＳに印加でき加速試験が可能となる。
１の４）をエージング時のエミッタホロワのＬレベルよ
りＶth低い電位とすることで（図２）、通常動作時と同
じように定常電流は流れず、かつ高速のレベル変換が実
現でき、エージング時に通常動作時より大きいＶGS，Ｖ
DSがＭＯＳに印加でき加速試験が可能となる。
【００１２】
【実施例】図１は本発明の実施例によるレベル変換回路
を示し、図２は電流源６００の電流値，基準電圧３，端
子４の電位と電源電圧の関係をそれぞれ示している。
を示し、図２は電流源６００の電流値，基準電圧３，端
子４の電位と電源電圧の関係をそれぞれ示している。
【００１３】図１の回路ではＥＣＬレベルの入力信号１
０と基準電圧３との電位差に応答して、エミッタ結合ト
ランジスタ１００，１０１が動作し、１０１のコレクタ
には入力信号１０と同相の信号が得られ、トランジスタ
１０２を介してＣＭＯＳ回路４００，５００の入力に伝
達される。端子４にはエミッタホロワ３０のＬレベルの
電位よりＶth低い電位が与えられ、定常電流を流さずに
エミッタホロワ３０の信号振幅がＢｉＣＭＯＳの信号振
幅にレベル増幅され出力２０に出力される。
０と基準電圧３との電位差に応答して、エミッタ結合ト
ランジスタ１００，１０１が動作し、１０１のコレクタ
には入力信号１０と同相の信号が得られ、トランジスタ
１０２を介してＣＭＯＳ回路４００，５００の入力に伝
達される。端子４にはエミッタホロワ３０のＬレベルの
電位よりＶth低い電位が与えられ、定常電流を流さずに
エミッタホロワ３０の信号振幅がＢｉＣＭＯＳの信号振
幅にレベル増幅され出力２０に出力される。
【００１４】エージング時に、出力段のＢｉＣＭＯＳ回
路のＰＭＯＳ ４００，ＮＭＯＳ５００，５０１に通常
動作時より大きいＶGS，ＶDSを印加するために基準電圧
３，ソースの電位４，電流源６００の電流値に下記の工
夫がなされている。
路のＰＭＯＳ ４００，ＮＭＯＳ５００，５０１に通常
動作時より大きいＶGS，ＶDSを印加するために基準電圧
３，ソースの電位４，電流源６００の電流値に下記の工
夫がなされている。
【００１５】通常動作時では、トランジスタ１０１が導
通すると、そのコレクタ電位は−Ｒ201Ｉ600となり、３
０の電位はこれよりトランジスタ１０２のベース・エミ
ッタ間電圧ＶＢＥだけ低い電位−Ｒ201Ｉ600−ＶBEとな
る(Ｒ201は２０１の抵抗値、Ｉ600は通常動作時の６０
０の電流値を示す)。ＮＭＯＳ ５００，５０１に定常
電流を流さないために４の電位はさらにＶth低い電位、
−Ｒ201Ｉ600−ＶBE−Ｖthとする。
通すると、そのコレクタ電位は−Ｒ201Ｉ600となり、３
０の電位はこれよりトランジスタ１０２のベース・エミ
ッタ間電圧ＶＢＥだけ低い電位−Ｒ201Ｉ600−ＶBEとな
る(Ｒ201は２０１の抵抗値、Ｉ600は通常動作時の６０
０の電流値を示す)。ＮＭＯＳ ５００，５０１に定常
電流を流さないために４の電位はさらにＶth低い電位、
−Ｒ201Ｉ600−ＶBE−Ｖthとする。
【００１６】エージング時には、通常動作時より大きい
電源電圧を印加し加速試験を行う。図２に示すようにエ
ージング時の電流源６００の電流値を通常動作時より大
きく設定しその電流値をＩ600′(I600′＞Ｉ600)とする
とトランジスタ１０１が導通した時に、３０の電位は−
Ｒ201Ｉ600′−ＶBE となる。また4の電位は通常動作時
と同様に−Ｒ201Ｉ600′−ＶBE−Ｖthとする。これによ
りレベル変換回路のＰＭＯＳ ４００，ＮＭＯＳ ５０
０，５０１にも通常動作時より大きいＶDS，−Ｒ201Ｉ
600′−ＶBE−Ｖthが加わり加速試験が可能となる。ま
た同様に、ＰＭＯＳ ４００，ＮＭＯＳ ５００，５０
１に印加されるＶＧＳも大きくなることはいうまでもな
い。回路の動作は通常動作時と同じである。
電源電圧を印加し加速試験を行う。図２に示すようにエ
ージング時の電流源６００の電流値を通常動作時より大
きく設定しその電流値をＩ600′(I600′＞Ｉ600)とする
とトランジスタ１０１が導通した時に、３０の電位は−
Ｒ201Ｉ600′−ＶBE となる。また4の電位は通常動作時
と同様に−Ｒ201Ｉ600′−ＶBE−Ｖthとする。これによ
りレベル変換回路のＰＭＯＳ ４００，ＮＭＯＳ ５０
０，５０１にも通常動作時より大きいＶDS，−Ｒ201Ｉ
600′−ＶBE−Ｖthが加わり加速試験が可能となる。ま
た同様に、ＰＭＯＳ ４００，ＮＭＯＳ ５００，５０
１に印加されるＶＧＳも大きくなることはいうまでもな
い。回路の動作は通常動作時と同じである。
【００１７】エージング時に６００の電流値を大きくす
るのでトランジスタ１０１が導通した場合の１０１のコ
レクタ電位は−Ｒ201Ｉ600′で通常動作時より低くな
る。この時端子３の電位がコレクタ電位より高くなり１
０１が飽和することを防ぐために、基準電圧３の電位を
低くする（図２）。これによりトランジスタ１０１の飽
和が防げる。エージング時の入力１０の電位もこれにあ
わせて通常動作時より低い電位を入力し加速試験を行
う。
るのでトランジスタ１０１が導通した場合の１０１のコ
レクタ電位は−Ｒ201Ｉ600′で通常動作時より低くな
る。この時端子３の電位がコレクタ電位より高くなり１
０１が飽和することを防ぐために、基準電圧３の電位を
低くする（図２）。これによりトランジスタ１０１の飽
和が防げる。エージング時の入力１０の電位もこれにあ
わせて通常動作時より低い電位を入力し加速試験を行
う。
【００１８】電流源６００，基準電圧回路６０１を外部
で制御して通常動作時、エージング時の電流，電圧を発
生させても構わないが、電源電圧をチップ内部で検出し
てその信号により６００，６０１を制御すれば、チップ
の信号端子数を増やさなくてすむ。
で制御して通常動作時、エージング時の電流，電圧を発
生させても構わないが、電源電圧をチップ内部で検出し
てその信号により６００，６０１を制御すれば、チップ
の信号端子数を増やさなくてすむ。
【００１９】図３は、図１の回路中の基準電圧発生回路
６０１の一例である。基準電圧発生回路６０１は、通常
動作時の基準電圧を発生する回路６０２，エージング時
の基準電圧を発生する回路６０３、電源電圧を検出して
基準電圧端子３に出力する信号を６０２，６０３から選
択する回路６０４からなる。
６０１の一例である。基準電圧発生回路６０１は、通常
動作時の基準電圧を発生する回路６０２，エージング時
の基準電圧を発生する回路６０３、電源電圧を検出して
基準電圧端子３に出力する信号を６０２，６０３から選
択する回路６０４からなる。
【００２０】まず通常動作時の基準電圧発生回路６０２
について説明する。ＮＭＯＳ 502が非導通の場合、抵
抗２０２と電流源３０１によりトランジスタ１０４のベ
−ス電位は−Ｒ202Ｉ301となる(Ｒ202は２０２の抵抗
値、Ｉ301は３０１の電流値)。−Ｒ202Ｉ301−ＶBEが通
常動作時の３の電位となるようＲ202，Ｉ301を設計す
る。
について説明する。ＮＭＯＳ 502が非導通の場合、抵
抗２０２と電流源３０１によりトランジスタ１０４のベ
−ス電位は−Ｒ202Ｉ301となる(Ｒ202は２０２の抵抗
値、Ｉ301は３０１の電流値)。−Ｒ202Ｉ301−ＶBEが通
常動作時の３の電位となるようＲ202，Ｉ301を設計す
る。
【００２１】エージング時の基準電圧発生回路６０３に
ついて説明する。トランジスタ105のベ−ス電位−ＶBE
がエージング時の３の電位となるよう１０５のベ−ス電
位を設計する。図３の場合、エージング時の３の電位を
−３ＶBEとして示している。ＮＭＯＳ ５０２を導通，
非導通とすることで、基準電圧端子３の電位を変化させ
る。通常動作時の基準電圧端子３の電位−Ｒ202Ｉ301−
ＶBEのほうがエージング時の３の電位−３ＶＢＥより高
いので、−Ｒ202Ｉ301のほうが−２ＶBEより電位が高
い。これによりＮＭＯＳ ５０２が非導通の場合、トラ
ンジスタ１０４が導通し、３の電位は通常動作時の電位
−Ｒ202Ｉ301−ＶBEとなる。一方、ＮＭＯＳ ５０２が
導通した場合２０２、５０２に流れる電流によりトラン
ジスタ１０４のベ−ス電位のほうが１０５のベ−ス電位
より低くなるように設計する。これにより５０２が導通
した場合トランジスタ１０５が導通し、３の電位はエー
ジング時の電位−３ＶBEとなる。
ついて説明する。トランジスタ105のベ−ス電位−ＶBE
がエージング時の３の電位となるよう１０５のベ−ス電
位を設計する。図３の場合、エージング時の３の電位を
−３ＶBEとして示している。ＮＭＯＳ ５０２を導通，
非導通とすることで、基準電圧端子３の電位を変化させ
る。通常動作時の基準電圧端子３の電位−Ｒ202Ｉ301−
ＶBEのほうがエージング時の３の電位−３ＶＢＥより高
いので、−Ｒ202Ｉ301のほうが−２ＶBEより電位が高
い。これによりＮＭＯＳ ５０２が非導通の場合、トラ
ンジスタ１０４が導通し、３の電位は通常動作時の電位
−Ｒ202Ｉ301−ＶBEとなる。一方、ＮＭＯＳ ５０２が
導通した場合２０２、５０２に流れる電流によりトラン
ジスタ１０４のベ−ス電位のほうが１０５のベ−ス電位
より低くなるように設計する。これにより５０２が導通
した場合トランジスタ１０５が導通し、３の電位はエー
ジング時の電位−３ＶBEとなる。
【００２２】電源電圧検出部６０４は５０２の導通・非
導通を制御する回路で、ノード３４の電位−３ＶＢＥと
ノード３１の電位ＶEE＋２ＶBE（ＶEEは負の電源２の電
位）を比較し、その結果をＮＭＯＳ５０２のゲート３３
に出力する。ＰＭＯＳ 401,４０３，４０４，ＮＭＯＳ
５０３，５０４は差動増幅器を構成し、端子５は４０
１，４０２に電流を流すためのバイアス端子を示す。
導通を制御する回路で、ノード３４の電位−３ＶＢＥと
ノード３１の電位ＶEE＋２ＶBE（ＶEEは負の電源２の電
位）を比較し、その結果をＮＭＯＳ５０２のゲート３３
に出力する。ＰＭＯＳ 401,４０３，４０４，ＮＭＯＳ
５０３，５０４は差動増幅器を構成し、端子５は４０
１，４０２に電流を流すためのバイアス端子を示す。
【００２３】電源電圧｜ＶEE｜が５ＶBEより小さい場
合、ノード３４の電位＜ノード３１の電位となりＮＭＯ
Ｓ ５０５のゲート電位はＬレベルとなる。これにより
ノード３２は高レベル（以下Ｈレベル）、ノード３３は
Ｌレベルとなり、５０２は非導通で端子３には通常動作
時の電位−Ｒ202Ｉ301−ＶBEが出力される。
合、ノード３４の電位＜ノード３１の電位となりＮＭＯ
Ｓ ５０５のゲート電位はＬレベルとなる。これにより
ノード３２は高レベル（以下Ｈレベル）、ノード３３は
Ｌレベルとなり、５０２は非導通で端子３には通常動作
時の電位−Ｒ202Ｉ301−ＶBEが出力される。
【００２４】電源電圧｜ＶEE｜が５ＶBEより大きい場
合、ノード３４の電位＞ノード３１の電位となりＮＭＯ
Ｓ ５０５のゲート電位はＨレベルとなる。これにより
ノード３２はＬレベル、ノード３３はＨレベルとなり、
５０２は導通し端子３にはエージング時の３の電位−３
ＶBEが出力される。
合、ノード３４の電位＞ノード３１の電位となりＮＭＯ
Ｓ ５０５のゲート電位はＨレベルとなる。これにより
ノード３２はＬレベル、ノード３３はＨレベルとなり、
５０２は導通し端子３にはエージング時の３の電位−３
ＶBEが出力される。
【００２５】図４は、図１の電流源回路６００の一例を
示している。電流源６００をNMOS５０６とし、そのゲー
ト電位を模擬回路２０５，１１３，５０７と差動増幅器
６０６で発生する。抵抗２０５，トランジスタ１１３，
ＮＭＯＳ５０７はカレントスイッチの模擬回路を構成し
ている。差動増幅器６０６の反転入力端子６は基準電圧
端子で通常動作時とエージング時とで異なる電位とな
り、通常動作時の電位よりエージング時の電圧が低くな
るよう制御する。端子６の電位の発生は図３の回路６０
４と同様の回路で発生することができる。この端子６の
電位とトランジスタ１１３のコレクタ電位を差動増幅器
６０６で比較して、６の電位と113のコレクタ電位が等
しくなるよう負帰還制御しゲート端子３５の電位を発生
する。端子６の電位に端子３の電位と同様の電源電圧依
存性を持たせているので、図２の特性が実現できる。
示している。電流源６００をNMOS５０６とし、そのゲー
ト電位を模擬回路２０５，１１３，５０７と差動増幅器
６０６で発生する。抵抗２０５，トランジスタ１１３，
ＮＭＯＳ５０７はカレントスイッチの模擬回路を構成し
ている。差動増幅器６０６の反転入力端子６は基準電圧
端子で通常動作時とエージング時とで異なる電位とな
り、通常動作時の電位よりエージング時の電圧が低くな
るよう制御する。端子６の電位の発生は図３の回路６０
４と同様の回路で発生することができる。この端子６の
電位とトランジスタ１１３のコレクタ電位を差動増幅器
６０６で比較して、６の電位と113のコレクタ電位が等
しくなるよう負帰還制御しゲート端子３５の電位を発生
する。端子６の電位に端子３の電位と同様の電源電圧依
存性を持たせているので、図２の特性が実現できる。
【００２６】図５は図１の回路の入力１０をエージング
時にレベルシフトする回路の一例を示している。図１の
説明で端子１０に、エージング時には通常動作時より低
い電位の入力信号を加えることを説明したが、図５のよ
うな回路を用いれば外部信号を入力する端子１１の電位
をエージング時にのみレベルシフトすることが可能で通
常動作時と同様に測定が可能となる。３３は図３の端子
３３に接続する。通常動作時には、端子３３はＬレベル
で、ＣＭＯＳアナログ・スイッチのＰＭＯＳ４０５，Ｎ
ＭＯＳ ５０８が導通、ＮＭＯＳ ５０９は非導通とな
り、外部信号１１がそのまま１０に伝達される。一方エ
ージング時には、３３がＨレベルとなりＣＭＯＳアナロ
グ・スイッチのＰＭＯＳ ４０５，ＮＭＯＳ ５０８が
非導通、ＮＭＯＳ ５０９は導通となり、端子１０には
外部信号１１がエミッタフォロワトランジスタ１１３に
よってＶBEレベルシフトされた信号が出力される。
時にレベルシフトする回路の一例を示している。図１の
説明で端子１０に、エージング時には通常動作時より低
い電位の入力信号を加えることを説明したが、図５のよ
うな回路を用いれば外部信号を入力する端子１１の電位
をエージング時にのみレベルシフトすることが可能で通
常動作時と同様に測定が可能となる。３３は図３の端子
３３に接続する。通常動作時には、端子３３はＬレベル
で、ＣＭＯＳアナログ・スイッチのＰＭＯＳ４０５，Ｎ
ＭＯＳ ５０８が導通、ＮＭＯＳ ５０９は非導通とな
り、外部信号１１がそのまま１０に伝達される。一方エ
ージング時には、３３がＨレベルとなりＣＭＯＳアナロ
グ・スイッチのＰＭＯＳ ４０５，ＮＭＯＳ ５０８が
非導通、ＮＭＯＳ ５０９は導通となり、端子１０には
外部信号１１がエミッタフォロワトランジスタ１１３に
よってＶBEレベルシフトされた信号が出力される。
【００２７】
【発明の効果】以上説明したように本発明によれば、従
来のレベル変換回路の定常電流が流れない特性を損なう
ことなくエージングが可能となる。
来のレベル変換回路の定常電流が流れない特性を損なう
ことなくエージングが可能となる。
【図１】本発明の実施例を示すレベル変換回路、カレン
トスイッチの図である。
トスイッチの図である。
【図２】本発明に用いられる電流源回路の電流−電源電
圧特性，基準電圧発生回路の基準電圧−電源電圧特性の
一例を示す図である。
圧特性，基準電圧発生回路の基準電圧−電源電圧特性の
一例を示す図である。
【図３】本発明に用いられる基準電圧発生回路の一例を
示す図である。
示す図である。
【図４】本発明に用いられる電流源回路の一例を示す図
である。
である。
【図５】本発明に用いられる入力レベルシフト回路の一
例を示す図である。
例を示す図である。
１…ＧＮＤ端子、２…負の電源端子、３，６…基準電圧
端子、４，５…一定電圧端子、１０，１１…信号入力端
子、２０…信号出力端子、３４，３１，３２，３３…内
部の端子、３０…エミッタフォロワ端子、１００番台…
バイポーラトランジスタ、２００番台…抵抗、３００番
台…電流源、４００番台…ＰＭＯＳトランジスタ、５０
０番台…ＮＭＯＳトランジスタ、６００…電流源回路、
６０１…基準電圧発生回路、６０２，６０３，６０４…
回路ブロック、６０５，６０７…インバータ回路、６０
６…差動増幅器。
端子、４，５…一定電圧端子、１０，１１…信号入力端
子、２０…信号出力端子、３４，３１，３２，３３…内
部の端子、３０…エミッタフォロワ端子、１００番台…
バイポーラトランジスタ、２００番台…抵抗、３００番
台…電流源、４００番台…ＰＭＯＳトランジスタ、５０
０番台…ＮＭＯＳトランジスタ、６００…電流源回路、
６０１…基準電圧発生回路、６０２，６０３，６０４…
回路ブロック、６０５，６０７…インバータ回路、６０
６…差動増幅器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 (72)発明者 大久保 教夫 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐々木 勝朗 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (3)
- 【請求項１】エミッタ結合論理回路と、該エミッタ結合
論理回路によって駆動されるエミッタホロワ回路と、該
エミッタホロワ回路によって駆動されるＣＭＯＳ回路
と、該ＣＭＯＳ回路のＮチャネルＭＯＳトランジスタの
ソースに一定電圧を供給する電源回路からなり、 上記ＣＭＯＳ回路の上記ＮチャネルＭＯＳトランジスタ
のソースにエミッタホロワ信号の低レベルの電位よりし
きい値電圧分，低い電位を与える半導体集積回路であっ
て、 上記エミッタ結合論理回路の電流源の電流値および上記
エミッタ結合論理回路の基準電圧を通常動作時と加速試
験時で異なる値とし、通常動作時の上記エミッタホロワ
回路の信号振幅より加速試験時の上記エミッタホロワ回
路の信号振幅を大きくし、加速試験時には上記Ｎチャネ
ルＭＯＳトランジスタのソースに、加速試験時の上記エ
ミッタホロワ回路の信号の低レベルの電位よりしきい値
電圧分，低い電位を与えることを特徴とする半導体集積
回路。 - 【請求項２】上記エミッタ結合論理回路の基準電圧を発
生する回路は、通常動作時用の第１の基準電圧を発生す
る回路と加速試験時用の第２の基準電圧を発生する回路
およびこれら第１，第２の基準電圧のどちらかを電源電
圧の大きさによって選択する電源電圧検出回路からなる
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路。 - 【請求項３】上記エミッタ結合論理回路の電流源回路
は、通常動作時用の第３の基準電圧を発生する回路と加
速試験時用の第４の基準電圧を発生する回路を有し、こ
れら第３，第４の基準電圧のどちらかを電源電圧の大き
さによって選択する回路により第５の基準電圧を出力
し、この第５の基準電圧と上記エミッタ結合論理回路の
模擬回路の出力を比較回路で比較し、上記模擬回路の電
流値制御信号を負帰還制御することで上記第５の基準電
圧と上記模擬回路の出力を一致させ、上記模擬回路の電
流値制御信号により上記エミッタ結合論理回路の電流源
回路の電流値を制御することを特徴とする特許請求の範
囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295473A JPH05136680A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295473A JPH05136680A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136680A true JPH05136680A (ja) | 1993-06-01 |
Family
ID=17821056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295473A Pending JPH05136680A (ja) | 1991-11-12 | 1991-11-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486052B2 (en) | 2006-11-08 | 2009-02-03 | Mitsubishi Electric Corporation | Controller for vehicle AC generator |
| US7859322B2 (en) | 2007-08-09 | 2010-12-28 | Fujitsu Semiconductor Limited | Internal power-supply circuit |
-
1991
- 1991-11-12 JP JP3295473A patent/JPH05136680A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7486052B2 (en) | 2006-11-08 | 2009-02-03 | Mitsubishi Electric Corporation | Controller for vehicle AC generator |
| US7859322B2 (en) | 2007-08-09 | 2010-12-28 | Fujitsu Semiconductor Limited | Internal power-supply circuit |
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