KR20000027229A - 코어 접지 전압 발생 회로 - Google Patents
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Abstract
본 발명은 코어 접지 전압 발생 회로에 관한 것으로, 종래 내부 전원전압 발생기와 기준전압 발생기를 사용함에 있어서 전원전압이 변동됨에 따라 노이즈가 발생되고, 이에 매우 작은 기준전압을 사용하는 상기 기준전압 발생기는 노이즈에 민감하게 동작하여 레이아웃 상의 노이즈를 제거할 수 없는 문제점이 있었다. 또한, 기준전압과 코어 접지 전압을 비교하여 상기 코어 접지 전압을 조절하는 전류 미러 타입인 비교기의 반응 지연 시간에 의해 상기 코어 접지 전압의 안정화의 지연을 유발되고, 이에 메모리 셀의 프리차지 동작시 상기 코어 접지 라인이 불안정해지고, 이에 워드라인이 오프되기 이전에 상기 코어 접지 라인 상의 노이즈가 셀에 저장되므로, 다음 셀 억세스 시에 비트라인 페어간의 미소 전압차의 감소에 의하여 로우 데이터에 대한 비트라인 센스앰프의 센싱이 현저히 감소되는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 센스앰프가 활성화시 비트라인 프리차지 이전에 코어 접지 라인의 전압을 기준전압이 되도록 하여 상기 코어 접지 라인에 노이즈 성분이 유입되어 발생되는 저전위 데이터의 센싱 마진 감소를 방지하는 효과가 있다.
Description
본 발명은 코어 접지 전압 발생 회로에 관한 것으로, 특히 부스티드 그라운드 센싱(Boosted Ground Sensing) 방식을 사용하는 반도체 메모리에 있어서 센스앰프가 활성화시 센스앰프가 활성화시 비트라인 프리차지 이전에 코어 접지 라인의 전압을 기준전압이 되도록 하여 상기 코어 접지 라인에 노이즈 성분이 유입되어 발생되는 저전위 데이터의 센싱 마진 감소를 방지하기 하도록 한 코어 접지 전압 발생 회로에 관한 것이다.
도 1은 종래 코어 접지 전압 발생 회로의 구성을 보인 회로도로서, 이에 도시된 바와 같이 메모리 셀(미도시)의 데이터를 입출력하는 비트라인 페어를 통해 입출력하는 센스앰프(10)와; 센스앰프 인에이블 신호(SAEN)에 의해 상기 센스앰프(10)가 활성화시 도통되는 엔모스 트랜지스터(NM1)와; 상기 센스앰프(10)에 코어 접지 전압(VBSG)을 공급하는 코어 접지 전압 발생부(20)로 구성되며, 상기 코어 접지 전압 발생부(20)는 코어 접지 전압(VBSG)과 같은 레벨의 기준전압(VREF)을 만들어 주는 기준전압 발생기(21)와; 각각 반전단자 및 비반전단자로 상기 기준전압(VREF) 및 코어 접지 전압(VBSG)을 입력받아 두 전압의 차를 비교하여 출력하는 비교기(22)와; 상기 비교기(22)의 출력전압에 의해 코어 접지 라인(BSL)에 접지전압(VSS)을 공급하는 엔모스 트랜지스터(NM2)와; 센스앰프 인에이블 신호(SE)에 의해 상기 코어 접지 라인(BSL)에 접지전압(VSS)을 공급하는 엔모스 트랜지스터(NM3)와; 드레인과 게이트가 상기 코어 접지 라인(BSL)에 연결되고 소오스가 접지된 엔모스 트랜지스터(NM4)로 구성되며, 이와 같이 구성된 종래 기술에 따른 일실시예의 동작과정을 상세히 설명한다.
우선, 코어 접지 전압 발생부(20)의 동작을 보면, 기준전압 발생기(21)의 출력전압(VREF)과 코어 접지 라인(BSL)의 전압(VBSG)을 입력받은 비교기는 양 전압을 서로 비교하여 그 결과를 엔모스 트랜지스터(NM2)의 게이트로 출력하게 된다.
이 때, 코어 접지 전압(VBSG)이 기준전압(VREF)보다 낮은 경우, 상기 엔모스 트랜지스터(NM2)가 턴온되어 내부 회로 동작에 의하여 코어 접지 라인(BSL)상에 유입된 차지를 파워 서플라이 접지 전압으로 배출된다.
이때, 상기 비교기(22)의 출력신호는 전류 미러 증폭기의 출력으로 디지탈 신호가 아니라 아날로그 신호이므로, 상기 비교기(22)는 상기 코어 접지 라인(BSL)의 전압(VBSG)을 조절하게 된다.
한편, 워드라인이 승압전압(VPP) 레벨로 활성화되고 비트라인(Bit Line)이 미소 전압차로 벌어진 후, 센스앰프(10)가 동작하여 상기 비트라인 페어 상의 데이터를 증폭하는 경우, 복수의 비트라인 센스앰프(10)가 동작하게 되므로, 상기 코어 접지 라인(BSL)의 전압(VBSG)은 상기 복수의 센스앰프(10)로 다량의 피크 전류가 흐르게 된다.
이 때, 상기 코어 접지 라인(BSL)이 원하는 코어 접지 전압(VBSG)값인 기준전압(VREF)보다 상승하게 되므로, 상기 비트라인의 증폭 속도 저하를 방지할 목적으로 비트라인 증폭 구간에 센스앰프 인에이블 신호(SE)를 고전위로 하여 사이즈가 매우 큰 엔모스 트랜지스터(NM3)를 턴온시켜 상기 코어 접지 전압(VBSG)이 상승되는 것을 방지하게 된다.
이 때, 상기 엔모스 트랜지스터(NM2)(NM3) 및 기준전압 비교기(21)는 칩 활성화 동작구간 동안만 동작하고, 스탠바이(standby) 구간에서는 상기 엔모스 트랜지스터(NM2)(NM3)를 턴오프시켜 상기 비교기(21)가 동작하지 않으므로 스탠바이 전류는 거의 없게 되므로 상기 제3 엔모스 트랜지스터(NM3)의 문턱전압이 코어 접지 전압(VBSG)이 된다.
여기서, 상기 기준전압 발생기(20)의 소오스 접지 라인과 다른 회로의 접지 라인을 분리하여 활성화시킬 경우, 센스앰프 인에이블 신호(SE)가 인에이블되어 상기 엔모스 트랜지스터(NM3)를 통해 접지전압(VSS)으로 전류가 유입되어 다른 회로에 영향을 주지 않아 안정된 센싱이 가능하게 된다.
그러나, 상기와 같이 종래 내부 전원전압 발생기와 기준전압 발생기를 사용함에 있어서 전원전압이 변동됨에 따라 노이즈가 발생되고, 이에 매우 작은 기준전압을 사용하는 상기 기준전압 발생기는 노이즈에 민감하게 동작하여 레이아웃 상의 노이즈를 제거할 수 없는 문제점이 있었다.
또한, 기준전압과 코어 접지 전압을 비교하여 상기 코어 접지 전압을 조절하는 전류 미러 타입인 비교기의 반응 지연 시간에 의해 상기 코어 접지 전압의 안정화의 지연을 유발되고, 이에 메모리 셀의 프리차지 동작시 상기 코어 접지 라인이 불안정해지고, 이에 워드라인이 오프되기 이전에 상기 코어 접지 라인 상의 노이즈가 셀에 저장되므로, 다음 셀 억세스 시에 비트라인 페어간의 미소 전압차의 감소에 의하여 로우 데이터에 대한 비트라인 센스앰프의 센싱이 현저히 감소되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 센스앰프가 활성화시 센스앰프가 활성화시 비트라인 프리차지 이전에 코어 접지 라인의 전압을 기준전압이 되도록 하여 상기 코어 접지 라인에 노이즈 성분이 유입되어 발생되는 저전위 데이터의 센싱 마진 감소를 방지하기 하도록 한 코어 접지 전압 발생 회로를 제공함에 그 목적이 있다.
도 1은 종래 코어 접지 전압 발생 회로의 구성을 보인 회로도.
도 2는 본 발명 코어 접지 전압 발생 회로의 구성을 보인 회로도.
도 3은 도 3에서 펄스발생기의 회로도.
도 4는 도 3에서 제1 비교기의 회로도.
도 5는 도 3에서 제2 비교기의 회로도.
도 6은 도 3에서 각 부의 입출력 파형도.
도 7은 도 3에서 각 부의 입출력 파형도.
도 8은 도 3에서 다른 일실시예의 입출력 파형도.
***도면의 주요 부분에 대한 부호의 설명***
10 : 센스앰프 100 : 코어 접지 전압 발생부
110 : 기준전압 발생기 120,130 : 비교부
121,131 : 비교기 122,132,142∼146,148 : 인버터
140 : 펄스발생부 141 : 펄스발생기
147 : 낸드게이트 NM1∼NM11 : 엔모스 트랜지스터
PM1∼PM9 : 피모스 트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명 코어 접지 전압 발생 회로의 구성은 코어 접지 라인의 전압 레벨과 같은 기준전압을 만들어 주는 기준전압 발생기와; 제1 제어신호에 의해 상기 기준전압과 코어 접지 라인의 전압을 입력받아 이를 비교하여 상기 코어 접지 라인의 전압을 기준전압 레벨이 되도록 접지전압을 공급하는 제1 비교부와; 제2 제어신호에 의해 상기 기준전압과 코어 접지 라인의 전압을 입력받아 이를 비교하여 상기 코어 접지 라인의 전압을 기준전압 레벨이 되도록 전원전압을 공급하는 제2 비교부와; 프리차지 신호와 센스앰프 인에이블 신호를 입력받아 센스앰프 인에이블 제어신호를 출력하는 펄스발생부와; 상기 펄스발생부의 센스앰프 인에이블 제어신호에 의해 상기 코어 접지 라인에 접지전압을 공급하는 제1 엔모스 트랜지스터와; 드레인과 게이트가 상기 코어 접지 라인에 연결되고 소오스가 접지된 제2 엔모스 트랜지스터로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명 코어 접지 전압 발생 회로의 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와 같이 메모리 셀(미도시)의 데이터를 입출력하는 비트라인 페어를 통해 입출력하는 센스앰프(10)와; 센스앰프 인에이블 신호(SAEN)에 의해 도통제어되는 엔모스 트랜지스터(NM1)와; 상기 센스앰프(10)에 코어 접지 전압(VBSG)을 공급하는 코어 접지 전압 발생부(100)로 구성하며, 상기 코어 접지 전압 발생부(100)는 상기 코어 접지 전압(VBSG) 레벨과 같은 기준전압(VREF)을 만들어 주는 기준전압 발생기(110)와; 제1 제어신호(CON1)에 의해 상기 기준전압(VREF)과 코어 접지 라인(BSL)의 전압(VBSG)을 입력받아 이를 비교하여 상기 코어 접지 전압(VBSG)을 기준전압(VREF) 레벨이 되도록 접지전압(VSS)을 공급하는 제1 비교부(120)와; 제2 제어신호(CON2)에 의해 상기 기준전압(VREF)과 코어 접지 전압(VBSG)을 입력받아 이를 비교하여 상기 코어 접지 전압(VBSG)을 기준전압(VREF) 레벨이 되도록 전원전압(VCC)을 공급하는 제2 비교부(130)와; 프리차지 신호(PRE)와 센스앰프 인에이블 신호(SE)를 입력받아 센스앰프 인에이블 제어신호(SECON)를 출력하는 펄스발생부(140)와; 상기 펄스발생부(140)의 센스앰프 인에이블 제어신호(SECON)에 의해 상기 코어 접지 라인(BSL)에 접지전압(VSS)을 공급하는 엔모스 트랜지스터(NM3)와; 드레인과 게이트가 상기 코어 접지 라인(BSL)에 연결되고 소오스가 접지된 엔모스 트랜지스터(NM4)로 구성한다.
상기 펄스발생부(140)는 프리차지 신호(PRE)를 입력받아 펄스(BLPRE)를 발생하는 펄스발생기(141)와; 상기 펄스발생기(141)의 출력신호(BLPRE)와 센스앰프 인에이블 신호(SE)를 입력받아 이를 논리합연산하여 출력하는 논리합게이트(OR)로 구성하며, 상기 펄스발생기(141)의 구성은 도 3에 도시한 바와 같이 프리차지 신호(PRE)를 반전하여 출력하는 홀수개의 인버터(142∼146)와; 상기 프리차지신호(PRE)와 상기 홀수개의 인버터(142∼146)의 출력신호를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트(147)와; 상기 부정곱게이트(147)의 출력신호를 반전하여 출력하는 인버터(148)로 구성한다.
상기 제1 비교부(120)는 제1 제어신호(CON1)에 의해 반전단자(-)로 기준전압(VREF)을 입력받고 비반전단자(+)로 코어 접지 전압(VBSG)을 입력받아 이를 비교하여 출력하는 제1 비교기(121)와; 상기 비교기(121)의 출력에 의해 코어 접지 라인(BSL)에 접지전압(VSS)을 공급하는 엔모스 트랜지스터(NM2)로 구성하며, 상기 제1 비교기(121)는 도 4에 도시한 바와 같이 제1 제어신호(CON1)를 반전하여 출력하는 인버터(122)와; 각각 게이트에 상기 코어 접지 전압(VBSG)과 기준전압(VREF)을 입력받아 도통제어되는 피모스 트랜지스터(PM2)(PM3)와; 상기 피모스 트랜지스터(PM2)(PM3)의 드레인에 연결된 엔모스 트랜지스터(NM5)(NM6)로 된 전류미러와; 상기 인버터(122)의 출력신호를 게이트에 인가받아 소오스의 전원전압(VCC)을 드레인의 상기 피모스 트랜지스터(PM2)(PM3)의 소오스로 공급하는 피모스 트랜지스터(PM4)와; 상기 제1 제어신호(CON1)를 게이트에 인가받아 접지전압(VSS)을 상기 엔모스 트랜지스터(NM5)(NM6)의 소오스로 공급하는 엔모스 트랜지스터(NM7)와; 상기 인버터(122)의 출력신호를 게이트에 인가받아 상기 피모스 트랜지스터(PM3)의 드레인을 접지시키는 엔모스 트랜지스터(NM8)로 구성한다.
상기 제2 비교부(130)는 제2 제어신호(CON2)에 의해 비반전단자(+)로 기준전압(VREF)을 입력받고 반전단자(-)로 코어 접지 전압(VBSG)을 입력받아 이를 비교하여 출력하는 비교기(131)와; 상기 비교기(131)의 출력전압에 의해 코어 접지 라인(BSL)에 전원전압(VCC)을 공급하는 피모스 트랜지스터(PM1)로 구성하며, 상기 제2 비교기(121)는 도 5에 도시한 바와 같이 상기 제2 제어신호(CON2)를 반전하여 출력하는 인버터(132)와; 각각 게이트에 코어 접지 전압(VBSG)과 기준전압(VREF)을 입력받아 도통제어되는 피모스 트랜지스터(PM5)(PM6)와; 상기 피모스 트랜지스터(PM5)(PM6)의 드레인에 연결된 엔모스 트랜지스터(NM9)(NM10)로 된 전류미러와; 상기 인버터(132)의 출력신호를 게이트에 인가받아 소오스의 전원전압(VCC)을 드레인의 상기 피모스 트랜지스터(PM5)(PM6)의 소오스에 공급하는 피모스 트랜지스터(PM7)와; 상기 제2 제어신호(CON2)를 게이트에 인가받아 소오스의 접지전압(VSS)을 드레인의 상기 엔모스 트랜지스터(NM9)(NM10)의 소오스로 공급하는 엔모스 트랜지스터(NM11)와; 게이트에 상기 제2 제어신호(CON2)를 인가받아 각각 상기 피모스 트랜지스터(PM5)(PM6)의 드레인에 전원전압(VCC)을 공급하는 피모스 트랜지스터(NM8)(NM9)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 6 내지 도 8의 입출력 파형도를 참조하여 상세히 설명한다.
우선, 센스앰프(10)가 비트라인을 증폭하는 구간(도 6의 구간(가))동안 엔모스 트랜지스터(NM3)는 고전위인 센스앰프 인에이블 신호(SE)를 게이트에 인가받아 턴온되어 코어 접지 라인(BSL)에 접지전압(VSS)을 공급하여 상기 센스앰프(10)의 비트라인 데이터의 증폭 속도를 향상시킨다.
그리고, 상기 센스앰프(10)에서 비트라인의 증폭이 완료된 후(도 6의 구간(나)), 비트라인 프리차지 신호(PRE)가 고전위로 들어오면 펄스발생기(141)를 거쳐 일정구간 고전위가 되는 펄스신호(BLPRE)를 출력하고, 이에 상기 펄스신호(BLPRE)와 센스앰프 인에이블 신호(SE)를 인가받은 논리합게이트(OR)는 이를 논리합 연산하여 고전위를 출력한다(도 6의 구간 (다)).
따라서, 상기 고전위 센스앰프 인에이블 제어신호(SECON)를 게이트에 인가받은 상기 엔모스 트랜지스터(NM3)는 턴온되어 상기 코어 접지 라인(BSL)에 접지전압(VSS)을 공급한다.
여기서, 상기 펄스발생기(141)의 펄스폭은 프리차지 명령(PRE)이 들어온 후 고전위가 되고, 이에 워드라인이 오프된 후 비트라인이 등화되기 직전에 저전위가 되도록 한다.
즉, 상기 워드라인이 비활성화되기 전에 비트라인 페어중 저전위쪽의 비트라인 전위를 코어 접지 전압(VBSG)에서 접지전위(VSS)로 만들어 줌으로써, 메모리 셀에 저장되는 저전위를 접지전위(VSS)가 되도록 한다.
여기서, 제1 비교부(120)는 제1 제어신호(CON1)가 고전위이면, 상기 고전위 제어신호(CON1)를 게이트에 인가받은 엔모스 트랜지스터(NM7)는 턴온되고, 상기 제1 제어신호(CON1)를 입력받아 이를 반전하여 출력하는 인버터(122)의 저전위 출력신호를 각각 게이트에 인가받은 피모스 트랜지스터(PM4)는 턴온되나 엔모스 트랜지스터(NM8)는 턴오프되므로, 상기 코어 접지 전압(VBSG) 및 기준전압(VREF)을 게이트에 각각 인가받은 피모스 트랜지스터(PM2)(PM3)에 의해 그 차를 증폭하여 출력단으로 출력한다.
따라서, 제1 비교기(121)는 비반전단자(+)와 반전단자(-)로 각각 상기 코어 접지 전압(VBSG) 및 기준전압(VREF)을 입력받아 그 차를 출력하고, 이에 따라 게이트에 인가되는 상기 제1 비교기(121)의 출력전압에 따라 엔모스 트랜지스터(NM2)는 상기 코어 접지 라인(BSL)에 접지전압(VSS)을 공급한다.
반면에, 상기 제1 제어신호(CON1)가 저전위이면, 상기 제1 비교기(121)는 상기 인버터(122)의 고전위 출력신호를 게이트에 인가받은 엔모스 트랜지스터(NM8)가 턴온되어 접지전압(VSS)을 출력하므로, 상기 엔모스 트랜지스터(NM2)가 턴오프되어 상기 제1 비교부(120)는 동작하지 않는다.
또한, 제2 비교부(130)는 제2 제어신호(CON2)가 고전위이면, 상기 고전위 제어신호(CON2)를 게이트에 각각 인가받은 피모스 트랜지스터(PM8)(PM9)는 턴오프되고 엔모스 트랜지스터(NM11)는 턴온되고, 상기 제어신호(CON2)를 반전한 인버터(132)의 출력신호를 게이트에 인가받은 피모스 트랜지스터(PM7)는 턴온되므로, 상기 코어 접지 전압(VBSG) 및 기준전압(VREF)을 게이트에 각각 인가받은 피모스 트랜지스터(PM5)(PM6)에 의해 그 차를 증폭하여 출력단으로 출력한다.
따라서, 제2 비교기(131)는 반전단자(-)와 비반전단자(+)로 각각 상기 코어 접지 전압(VBSG) 및 기준전압(VREF)을 입력받아 그 차를 출력하고, 이에 따라 게이트에 인가되는 상기 제2 비교기(131)의 출력전압에 따라 피모스 트랜지스터(PM2)는 상기 코어 접지 라인(BSL)에 전원전압(VCC)을 공급한다.
반면에, 상기 제2 제어신호(CON2)가 저전위이면, 상기 제2 비교기(131) 내의 상기 피모스 트랜지스터(PM8)(PM9)가 턴온되고 엔모스 트랜지스터(NM11)는 턴오프되므로, 상기 제2 비교기(131)의 전원전압(VCC)을 게이트에 인가받은 상기 피모스 트랜지스터(PM1)가 턴오프되어 상기 제2 비교부(130)는 동작하지 않는다.
따라서, 상기 제1 제어신호(CON1)가 고전위인 구간에서 상기 제1 비교부(120)가 동작하여 상기 코어 접지 라인(BSL)을 접지시켜 코어 접지 전압(VBSG)이 기준전압(VREF)이상으로 상승되는 것을 억제하고, 상기 제2 제어신호(CON2)가 고전위인 구간(도 6의 구간(라))에서 제2 비교부(130)가 동작하여 상기 코어 접지 라인(BSL)에 전원전압(VCC)을 공급하여 상기 코어 접지 전압(VBSG)이 기준전압(VREF)이 되도록 한다.
이렇게 비트라인 프리차지 이전에 저전위 데이터를 접지(VSS)전위로 다시 쓰는 동작을 함으로써, 다음 억세스(access)에서 저전위 데이터에 대한 센싱 마진(sensing margin)이 커진다.
즉, 상기 센싱 마진은 상기 비트라인 센스앰프에 걸리는 접지 전압을 코어 접지 전압에서 접지전압으로 낮춤으로서 얻어지는 것으로, 상기 센싱 마진은 셀 데이터와 비트라인간의 차지분배에 의한 미소전압차의 절대값이 증가됨에 기인하며 이를 식으로 환산하면 다음과 같다.
여기서, ΔV 는 미소전압차, C는 셀 커패시턴스이고, Cb는 비트라인의 기생(parasitic) 커패시턴스이다.
그리고, 상기 식 (1)에서 는 반도체 메모리 공정상 정해지는 값이므로, 본 발명에서 얻어지는 절대값의 증가분 ΔV 은 코어 접지 전압(VBSG)의해 정해지고, 이에 따라 상기 증가분 ΔV 만큼 저전위 데이터를 증폭하는 센스앰프의 센싱 마진은 커진다.
도 7의 ΔV1 은 종래 코어 접지 전압 발생 회로에서 코어 접지 전압(VBSG)이 기준전압 값인 저전위 데이터로 저장된 경우의 비트라인 디벨로프 전압이고, ΔV2 는 본 발명 코어 접지 전압 발생 회로에서 상기 코어 접지 전압(VBSG)이 기준전압 값인 저전위 데이터로 저장된 경우 비트라인 디벨로프 전압이다.
따라서, 최초 워드라인 활성화이후 비트라인 페어사이의 미소 전압차( ΔV1 )보다 두 번째 워드라인 활성화이후 비트라인 페어간의 미소 전압차( ΔV2 )가 더 크므로, 센스앰프의 센싱 마진은 커진다.
도 8은 본 발명의 다른 일실시 적용예로서, 접지전압(VSS)으로 하강한 코어 접지 전압(VBSG)을 프리차지 구간동안 그대로 접지전압(VSS)으로 둔 후, 로우 어드레스 스트로브바 신호(RASb)가 인가되면, 제2 제어신호(CON2)를 고전위로 인가하여 상기 제2 비교부(130)를 동작시켜 상기 코어 접지 라인(VBSG)에 전원전압(VCC)을 공급하여 기준전압(VREF)이 되도록 한다.
즉, 프리차지 구간이 아닌 활성화 동작구간에서 선택된 비트라인 등화 해제가 일어나기 전에 상기 코어 접지 전압(VBSG)에 전원전압(VCC)을 공급하여 기준전압(VREF)이 되도록 한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 센스앰프가 활성화시 비트라인 프리차지 이전에 코어 접지 라인의 전압을 기준전압이 되도록 하여 상기 코어 접지 라인에 노이즈 성분이 유입되어 발생되는 저전위 데이터의 센싱 마진 감소를 방지하는 효과가 있다.
Claims (7)
- 코어 접지 라인의 전압 레벨과 같은 기준전압을 만들어 주는 기준전압 발생기와; 제1 제어신호에 의해 상기 기준전압과 코어 접지 라인의 전압을 입력받아 이를 비교하여 상기 코어 접지 라인의 전압을 기준전압 레벨이 되도록 접지전압을 공급하는 제1 비교부와; 제2 제어신호에 의해 상기 기준전압과 코어 접지 라인의 전압을 입력받아 이를 비교하여 상기 코어 접지 라인의 전압을 기준전압 레벨이 되도록 전원전압을 공급하는 제2 비교부와; 프리차지 신호와 센스앰프 인에이블 신호를 입력받아 센스앰프 인에이블 제어신호를 출력하는 펄스발생부와; 상기 펄스발생부의 센스앰프 인에이블 제어신호에 의해 상기 코어 접지 라인에 접지전압을 공급하는 제1 엔모스 트랜지스터와; 드레인과 게이트가 상기 코어 접지 라인에 연결되고 소오스가 접지된 제2 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 코어 접지 전압 발생 회로.
- 제1항에 있어서, 상기 펄스발생부는 프리차지 신호를 입력받아 펄스를 발생하는 펄스발생기와; 상기 펄스발생기의 출력신호와 센스앰프 인에이블 신호를 입력받아 이를 논리합연산하여 출력하는 논리합게이트로 구성하여 된 것을 특징으로 하는 코어 접지 전압 발생 회로.
- 제2항에 있어서, 상기 펄스발생기는 프리차지 신호를 반전하여 출력하는 홀수개의 인버터와; 상기 프리차지신호와 상기 인버터의 출력신호를 입력받아 이를 부정곱연산하여 출력하는 부정곱게이트와; 상기 부정곱게이트의 출력신호를 반전하여 출력하는 인버터로 구성하여 된 것을 특징으로 하는 코어 접지 전압 발생 회로.
- 제1항에 있어서, 상기 제1 비교부는 제1 제어신호에 의해 반전단자로 기준전압을 입력받고 비반전단자로 코어 접지 라인의 전압을 입력받아 이를 비교하여 출력하는 비교기와; 상기 비교기의 출력에 의해 코어 접지 라인에 접지전압을 공급하는 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 코어 접지 전압 발생 회로.
- 제4항에 있어서, 상기 비교기는 제1 제어신호를 반전하여 출력하는 인버터와; 각각 게이트에 코어 접지 전압과 기준전압을 입력받아 도통제어되는 제1,제2 피모스 트랜지스터와; 상기 제1,제2 피모스 트랜지스터의 드레인에 연결된 제1,제2 엔모스 트랜지스터로 된 전류미러와; 상기 인버터의 출력신호를 게이트에 인가받아 전원전압을 상기 제1,제2 피모스 트랜지스터의 소오스에 공급하는 제3 피모스 트랜지스터와; 상기 제1 제어신호를 게이트에 인가받아 상기 제1,제2 엔모스 트랜지스터의 소오스에 접지전압을 공급하는 제3 엔모스 트랜지스터와; 상기 인버터의 출력신호를 게이트에 인가받아 상기 제2 피모스 트랜지스터의 드레인을 접지시키는 제4 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 코어 접지 전압 발생 회로.
- 제1항에 있어서, 상기 제2 비교부는 제2 제어신호에 의해 비반전단자로 기준전압을 입력받고 반전단자로 코어 접지 라인의 전압을 입력받아 이를 비교하여 출력하는 비교기와; 상기 비교기의 출력에 의해 코어 접지 라인에 전원전압을 공급하는 피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 코어 접지 전압 발생 회로.
- 제6항에 있어서, 상기 비교기는 제2 제어신호를 반전하여 출력하는 인버터와; 각각 게이트에 코어 접지 전압과 기준전압을 입력받아 도통제어되는 제1,제2 피모스 트랜지스터와; 상기 제1,제2 피모스 트랜지스터의 드레인에 연결된 제1,제2 엔모스 트랜지스터로 된 전류미러와; 상기 인버터의 출력신호를 게이트에 인가받아 전원전압을 상기 제1,제2 피모스 트랜지스터의 소오스에 공급하는 제3 피모스 트랜지스터와; 상기 제2 제어신호를 게이트에 인가받아 상기 제1,제2 엔모스 트랜지스터의 소오스에 접지전압을 공급하는 제3 엔모스 트랜지스터와; 게이트에 상기 제2 제어신호를 인가받아 각각 상기 제1,제2 피모스 트랜지스터의 드레인에 전원전압을 공급하는 제4,제5 피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 코어 접지 전압 발생 회로.
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