KR970017606A - 반도체 메모리 장치 - Google Patents

Abstract

리던던시 선택 신호가 출력될 때 어드레스 신호가 타임 인스턴스에 입력될 때 타임 인스턴스로부터의 시간의 증가를 제한하고 또한 칩의 전류 소모를 감소시키기 위해서, 어드레스 버스에 접속된 대치 어드레스 프로그램 회로의 게이트 용량의 증가를 제한하고 또한 래치 어드레스 프로그램 회로의 충전/방전 전류를 감소시킬 수 있는 반도체 메모리 장치가 제공되었다. 결함을 포함한 어드레스는 퓨즈(2)에 의해 프로그램되고, 노드(PRE)는 제1전위와 제2전위 사이에서 변동되는 전위를 가지며, 제1전위는 전원 전위보다는 낮고 전원 전위와 접지 전위 사이의 중간 전원에 설정된 기준전위(VREF)보다는 높으며, 제2전위는 기준 전위보다는 낮고 접지 전위보다는 높다. 차동 증폭기(10)는 노즈(PRE)의 전위와 기준 전위를 비교하므로써 입력 어드레스와 프로그램 어드레스의 일치 또는 불일치를 결정하고, 그에 대응하여 리던던시 결정 신호(RED)를 발생시킨다.

Description

반도체 메모리 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 실시예의 구성을 도시하는 회로도,

제2A 내지 제2B는 제1도의 실시예의 동작의 타이밍 차트,

제3도는 제1도의 차동 증폭기의 실시예의 구성을 도시하는 회로도.

Claims (16)

1. 입력 어드레스가 프로그램된 어드레스와 일치되는지를 나타내는 리던던시 선택 신호를 발생시키는 리던던시 회로가 장착된 반도체 메모리 장치에 있어서, 상기 리던던시 회로는, 상기 프로그램된 어드레스를 갖고, 상기 입력 어드레스가 공급되며, 상기 입력 어드레스가 상기 프로그램된 어드레스와 일치될 때 출력 노드에서 제1전압 레벨을 발생시키고 상기 입력 어드레스가 상기 프로그램된 어드레스와 일치되지 않을 때 상기 출력 노드에서 제2전압 레벨을 발생시키는 어드레스 검출 회로와, 상기 어드레스 검출 회로의 상기 출력 노드에 접속된 제1입력 단자와, 기준 전압이 공급된 제2입력 단자와, 상기 리던던시 선택 신호가 도출되는 출력 단자를 가진 차동 회로를 포함하며, 상기 기준 전압은 상기 제1전압 레벨과 상기 제2전압 레벨 사이의 중간 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 기준 전압 레벨은 상기 메모리 장치내에 조립된 MOS 트랜지스터의 임계 전압보다 큰 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 차동 회로는, 전원 공급 라인과 상기 제1입력 단자 사이에 커플링되고, 상기 입력 어드레스가 상기 프로그램된 어드레스와 일치되지 않는 것을 나타내는 상기 리던던시 선택 신호에 의해 턴온되고 상기 입력 어드레스가 상기 프로그램된 어드레스와 일치되는 것을 나타내는 상기 리던던시 선택신호에 의해 턴 오프되도록 제어되는 스위칭 소자를 포함하며, 상기 스위칭 소자는 또한 상기 입력 어드레스가 그 내용을 변경시킬 때 턴 오프되도록 제어되는 것을 특징으로 하는 반도체 메모리 장치.
4. 제1항에 있어서, 상기 차동 회로는, 상기 제1입력 단자에 접속된 게이트를 가진 공통 소스 형태의 제1MOS 트랜지스터와, 상기 제2입력 단자에 접속된 게이트를 가진 공통 소스 형태의 제2MOS 트랜지스터와, 상기 제1 및 제2MOS 트랜지스터의 드레인들 사이에 커플링된 전류 미러 회로와, 상기 제1 및 제2MOS 트랜지스터의 드레인들 중의 하나를 상기 출력 단자에 커플링 하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서, 상기 차동 회로는 상기 제1MOS 트랜지스터에 직렬로 커플링된 제3MOS 트랜지스터와, 상기 제2MOS 트랜지스터에 직렬로 커플링된 제4MOS 트랜지스터를 부가로 포함하고, 상기 제3MOS 트랜지스터와 제4MOS 트랜지스터 각각은 상기 차동 회로를 활성화시키기 위해서 활성화 제어 신호에 의해 전도 상태로 되는 것을 특징으로 하는 반도체 메모리 장치.
6. 제3항에 있어서, 상기 스위칭 소자는 상기 전원 공급 라인에 접속된 드레인과, 상기 제1입력 단자에 접속된 소스와, 상기 출력 단자에 접속된 게이트를 가진 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
7. 제5항에 있어서, 상기 차동 회로는 상기 제2트랜지스터에 병렬로 커플링되고 상기 활성 신호에 의해 제어되는 제5MOS 트랜지스터를 부가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
8. 대치 어드레스 프로그램 회로를 포함하는 반도체 메모리 장치에 있어서, 상기 제1 및 제2노드를 가지며, 어드레스 검출 회로에 앞서 프로그램된 어드레스와 일치되는 입력 어드레스를 상기 어드레스 검출 회로가 수신할 때 상기 제1노드에 제1전압 레벨을 출력하고 또한 상기 어드레스 검출 회로에 앞서 프로그램된 어드레스와 일치되는 입력 어드레스를 상기 어드레스 검출 회로가 수신할 때 상기 제1노드에 제2전압 레벨을 출력하는 상기 어드레스 검출 회로와, 상기 입력 어드레스가 상기 어드레스 검출 회로에 입력되기 전에 상기 어드레스 검출 회로의 제1노드를 상기 제1전압 레벨로 프리차지 하기 위해, 전압 전원과 상기 어드레스 검출 회로의 제1노드 사이에 접속된 N채널 프리차지 트랜지스터와, 상기 어드레스 검출 회로의 제2노드와 접지 레벨 사이에 접속되고, 상기 입력 어드레스가 상기 어드레스 검출 회로에 입력되기 전에 오프상태로 설정되며 상기 입력 어드레스가 상기 어드레스 검출 회로에 입력된 후에 온 상태로 설정되는 N채널 트랜지스터와, 상기 어드레스 검출 회로의 제1노드에 접속된 제1입력 단자와 기준 전압 레벨에 접속된 제2입력 단자를 가지며, 상기 기준 전압 레벨은 제1전압 레벨과 제2전압 레벨 사이에 있는 차동 증폭기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
9. 제8항에 있어서, 상기 기준 전압 레벨은 상기 메모리 장치내에 조립된 N채널 MOS 트랜지스터의 임계전압보다 크고 상기 제1전압 레벨보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
10. 제9항에 있어서, 상기 기준 증폭기는 활성 신호가 제1레벨로 변경되는 것에 응답하여 상기 제1 및 제2입력 단자들 사이에 나타타는 차동 신호를 증폭하고 또한 상기 어드레스 검출 회로에 앞서 프로그램된 상기 어드레스와 일치되는 어드레스가 입력되었는지를 나타내는 리던던시 선택 신호를 출력하기 위해 활성화되고, 상기 활성 신호가 상기 제2레벨일 때 예정된 레벨을 상기 리던던시 선택신호로서 출력하기 위해 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
11. 제10항에 있어서, 상기 차동 증폭기는, 상기 전원 전압에 접속된 소스와, 상기 활성 신호에 접속된 게이트와, 드레인을 포함하는 제1P채널 트랜지스터와, 상호 접속된 게이트 및 드레인과, 상기 제1P채널 트랜지스터의 상기 드레인에 접속된 소스를 가진 제2P채널 트랜지스터와, 상기 제2P채널 트랜지스터의 드레인에 접속된 드레인과, 상기 어드레스 검출 회로의 출력 노드에 접속된 게이트와, 접지된 소스를 가진 제1N채널 트랜지스터와, 상기 전원 전압에 접속된 소스와, 활성 신호에 접속된 게이트와, 드레인을 가진 제3P채널 트랜지스터와, 상기 제3P채널 트랜지스터의 드레인에 접속된 소스와, 상기 제2P채널 트랜지스터의 드레인에 접속된 게이트와, 드레인을 가진 제4P채널 트랜지스터와, 상기 제4P채널 트랜지스터의 드레인에 접속된 드레인과, 상기 기준 전압 레벨에 접속된 게이트와, 접지된 소스를 가진 제2N채널 트랜지스터와, 상기 제2N채널 트랜지스터의 드레인과, 상기 활성 신호에 접속된 게이트와, 접지된 소스를 가진 제3N채널 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
12. 제11항에 있어서, 상기 활성 신호는 상기 어드레스 검출 회로에 앞에서 프로그램된 어드레스와 일치되지 않는 입력 어드레스를 상기 어드레스 검출 회로가 수신할 때 상기 출력 레벨이 상기 제3전압 레벨로부터 제2전압 레벨까지 변경되는 동안에 상기 어드레스 검출 회로의 출력 레벨이 상기 기준 전압을 교차하는데 요구되는 시간 기간 후에 제1레벨에 설정되는 것을 특징으로 하는 반도체 메모리 장치.
13. 제8항에 있어서, 상기 차동 증폭기의 출력 신호를 래칭하기 위한 래치 회로를 부가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
14. 제12항에 있어서, 상기 어드레스 검출 회로는 퓨즈와 N채널 트렌지스터의 다수의 직렬 접속을 포함하고, 각각의 직렬 접속은 상호 병렬 접속되며 상기 제1노드와 제2드노드 사이에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
15. 전원 전위가 공급되는 전원 라인과, 제1 및 제2노드와, 상기 전원 라인과 상기 제1 및 제2노드에 커플링되고, 프리차지 제어 신호에 응답하며, 상기 제1드를 상기 전원 전위보다 낫은 제1전압으로 프리차지하고 상기 제2노드를 기준 전위로 프리차지하는 프리차지 회로와, 상기 제1 및 제2노드 사이에 커플링되고, 입력 어드레스가 프로그램된 어드레스와 일치될 때 상기 제1 및 제2노드 사이엔 전기 경로를 형성하며, 입력 어드레스가 프로그램된 어드레스와 일치되지 않을 때 상기 제1 및 제2노드 사이에 전기적 차단을 유지하는 어드레스 검출회로와, 상기 제1노드에 커플링되고, 상기 전원 전위와 기준 전위 사이의 중간 전위를 갖는 제2전압이 공급되며, 상기 제1노드에서의 전위를 제2전압과 비교하는 비교기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
16. 제15항에 있어서, 상기 프리차지 회로는 상기 전원 라인에 접속된 드레인과, 상기 제1노드에 접속된 소스와, 상기 프리차지 제어 신호를 수신하기 위해 접속된 게이트를 가진 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.