CN116758963A - 用于非易失性存储器的写电压驱动电路及非易失性存储器 - Google Patents

Abstract

公开了一种用于非易失性存储器的写电压驱动电路及非易失性存储器，所述写电压驱动电路包括：写电压产生模块，用于产生写电压；开关模块，根据第二控制信号和第三控制信号将所述写电压提供至所述存储电路；补偿模块，在第一控制信号变为无效状态开始的预设时间内，根据所述第一控制信号产生补偿电流，以下拉所述写电压。本申请提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，可以降低控制信号切换时写电压不必要的高压状态，从而减少非目标存储单元的编程干扰。

Description

用于非易失性存储器的写电压驱动电路及非易失性存储器

技术领域

本发明涉及集成电路技术领域，特别涉及一种用于非易失性存储器的写电压驱动电路及非易失性存储器。

背景技术

目前，在汽车电子、工业控制等高端应用领域，对芯片的工作可靠性要求越来越高，Flash存储器（非易失性存储器）的数据写入速度和写入可靠性具有重要意义。

Flash存储器的数据写入主要是由写电压驱动电路和驱动电路实现，写电压驱动电路产生的控制信号和驱动电路产生的驱动信号均提供给存储电路，而控制信号控制驱动电流与存储电路的路径是否导通，即在控制信号有效的情况下，才能进行数据的擦写。在数据擦写过程中，要求目标存储单元的字线WL电压为高电压，非目标存储单元的字线WL电压为低电压。

但是，在目前的存储器中，为了减小面积降低成本，存储阵列的位线上存储单元（Bit Cell）都是紧密排列在一起的，相邻存储单元都是共用某些控制线的，比如共用字线（Word Line）和共用源端线（Source Line）。 由于这种共用控制线的方式，带来了一些不利的影响，需要将不利影响降低到最小。具体不利影响包括：在存储器擦写操作过程中，需要对选中的目标存储单元施加高电压进行擦写，与此同时，相邻或相近的非目标存储单元在共用端也会接收这些高电压，从而对这些非目标存储单元产生有害干扰（Disturb），造成非预期的数据变化。

发明内容

鉴于上述问题，本发明的目的在于提供一种用于非易失性存储器的写电压驱动电路及非易失性存储器，可以降低共用源极控制线的非易失性存储器中，与目标存储单元相邻的非目标存储单元在目标存储单元进行擦写过程中的受到的编程干扰。

根据本发明的一方面，提供一种用于非易失性存储器的写电压驱动电路，所述非易失性存储器包括存储电路，其中，所述写电压驱动电路包括：写电压产生模块，用于产生写电压；开关模块，根据第二控制信号和第三控制信号将所述写电压提供至所述存储电路；补偿模块，在第一控制信号变为无效状态开始的预设时间内，根据所述第一控制信号产生补偿电流，以下拉所述写电压。

可选地，补偿模块连接在所述写电压产生模块和所述开关模块之间。

可选地，补偿模块连接在所述开关模块和所述存储电路之间。

可选地，所述补偿模块包括：延时单元，其输入端与第一控制信号连接，用于输出延迟信号；第一反相单元，其输入端与第一控制信号连接，用于输出反相信号；第一逻辑单元，用于根据所述延迟信号和所述第一反相信号产生脉冲信号；第二反相单元，用于根据所述脉冲信号产生所述补偿信号，第三开关管，根据所述补偿信号导通或关断以产生补偿电流，其中，所述延时单元对所述第一控制信号进行预设时间的延迟后获得所述延迟信号；所述补偿信号的有效时间为所述预设时间，在所述第一控制信号从有效切换到无效时所述补偿信号开始有效。

可选地，所述第三开关管的控制端接收所述补偿信号，第一通路端与所述写电压产生模块的输出端连接，第二通路端接地。

可选地，所述第一反相单元和/或所述第二反相单元包括非门。

可选地，所述写电压产生模块包括电荷泵。

可选地，所述第一逻辑单元包括与非门。

可选地，所述开关模块包括：串联连接的第一开关管和第二开关管，所述第一开关管的第一通路端与所述写电压产生模块的输出端连接，所述第二开关管的第二通路端输出写电压。

可选地，开关管的第一通路端和第二通路端为源极和漏极或漏极和源极，控制端为栅极。

根据本发明的另一方面，提供一种非易失性存储器，包括驱动电路，存储电路和上述的写电压驱动电路。

本发明提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块根据第一控制信号从有效切换到无效时的下降沿产生预设时间的补偿电流，通过补偿节点K处的电流，使得第一控制信号无效时，写电压不会升高产生过冲阶段，从而降低第一控制信号切换时非目标存储单元受到的编程干扰，进而提高产品的良率和可靠性。

本发明提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块对第一控制信号进行反相和预设时间的延迟，并产生预设时间的补偿电流，以使节点K仅在接收到预设时间的补偿电流时对节点K进行补偿，从而避免了其他时间补偿模块对写电压的影响。

进一步地，本发明提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块产生预设时间的补偿电流，其预设时间可以根据具体电路情况进行适应性调节，以使节点K处的电流可以降低到较低范围。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了一种非易失性存储器的结构示意图；

图2示出了一种非易失性存储器中相邻目标存储单元和非目标存储单元的控制信号和写电压的电压波形图；

图3示出了根据本发明实施例的一种非易失性存储器的结构示意图；

图4示出了根据本发明实施例的一种非易失性存储器中相邻目标存储单元和非目标存储单元的控制信号和写电压的电压波形图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图1示出了一种非易失性存储器的结构示意图。参考图1，非易失性存储器100包括驱动电路110，存储电路120和写电压驱动电路130。非易失性存储器100为共用源极控制线的Flash非易失性存储器。

其中，驱动电路110用于产生阵列驱动电流，以驱动存储电路120的位线。写电压驱动电路130用于产生写电压VSL。存储电路120的存储单元根据驱动电流、字线电压和写电压VSL进行数据的擦写。

具体地，驱动电路110包括多个电流源，多个电流源的第一通路端互相连接，第二通路端分别与存储电路120连接，用于为存储电路120提供多路驱动电流。

写电压驱动电路130用于产生写电压VSL，以提供给存储电路120。其中，写电压驱动电路130包括写电压产生模块131和位于写电压产生模块131与存储电路120之间的开关模块132。写电压产生模块131用于产生写电压VSL，开关模块132用于根据控制信号将写电压VSL提供至存储电路120。在该实施例中，写电压产生模块131例如为一个电荷泵CP，用于产生5V的写电压VSL，开关模块132为两个串联的第一开关管NM1和第二开关管NM2，写电压VSL经过开关模块132后产生压降。

存储电路120包括多个存储单元串121，多个存储单元串121组成存储阵列。以图1中的一个存储单元串121为例，存储单元串121包括位线BL和多个晶体管，位线BL的第一通路端连接至驱动电路110的驱动电流，第二通路端与其他位线BL的第二通路端连接。多个晶体管连接在位线BL的第一通路端和第二通路端之间，包括选择晶体管NS和多个存储晶体管M1至Mm。其中，选择晶体管NS位于驱动电路110与多个存储晶体管M之间，选择晶体管NS的控制端连接至第一控制信号PROG，存储晶体管M1至Mm的控制端分别连接至字线WL1至WLm的相应字线，相邻两个存储晶体管组成一组，每组的两个存储晶体管共用源极线，其漏极连接至位线BL。第一控制信号PROG控制选择晶体管NS的导通与关断。具体地，第一控制信号PROG用于控制数据擦写路径的导通与关断，当第一控制信号PROG有效时，存储电路120根据驱动电流、字线电压和写电压VSL进行数据的擦写；当第一控制信号PROG无效时，存储电路120不能进行数据的擦写。

在该实施例中，驱动电路110产生多路驱动电流，并提供给存储电路120中的存储单元串121，当存储单元串121中的选择晶体管NS控制端连接的第一控制信号PROG有效时，选择晶体管NS导通，若需要对目标存储单元M1进行擦写时，还需要提供目标存储单元的字线电压以及写电压VSL。但与此同时，由于非目标存储单元M2与目标存储单元M1共用源极控制线，因此非目标存储单元M2的源极也接收到了写电压VSL。虽然非目标存储单元M2的字线端的电压为0，但是由于非目标存储单元M2的源漏之间存在漏电流；并且在非目标存储单元M2源端与栅端存在一些界面态以及隧穿效应，这两点会导致非目标存储单元M2处于弱写状态，如果此状态累计时间足够长，就会造成非目标存储单元M2非预期的写成功，即编程干扰或写干扰。

具体地，参考图1和图2，一个决定编程干扰的因素是，非目标存储单元写电压VSL的高低，写电压VSL越高越容易产生编程干扰。因此在保证正常擦写目标存储单元的同时，应该尽量减少写电压VSL的不必要的高压状态，以减小对非目标存储单元的干扰。

在一个写周期过程中（即第一控制信号PROG为高的过程中），因为写电压VSL到达存储电路120经过开关模块132，在开关模块132上存在一个电压降，所以写电压VSL产生约0.2-0.3V的压差。在写周期结束时（即PORG下降沿），写所需要的电流已经撤去，因此从开关模块132无电流流过，也就不存在电压差，所以在第一控制信号PORG下降沿，写电压VSL在开关模块132的前后电压会趋近相同，也就是说开关模块132前的写电压VSL会下降，开关模块132后的写电压VSL会上升，最终两者相等维持在一个中间值。在此过程中，会发现开关模块132后的写电压VSL与写过程相比会有出现一个上升阶段，这一点对非目标存储单元存在编程干扰。

本申请的发明人注意到上述问题，提出了一种用于非易失性存储器的写电压驱动电路及非易失性存储器，以降低第一控制信号PROG切换中非目标存储单元受到的编程干扰。

图3示出了根据本发明实施例的一种用于非易失性存储器的写电压驱动电路的结构示意图。参考图3，本申请的非易失性存储器200包括写电压驱动电路230，驱动电路110和存储电路120。非易失性存储器200为共用源极控制线的非易失性存储器。

其中，驱动电路110用于产生阵列驱动电流，以驱动存储电路120的位线。写电压驱动电路230用于产生写电压VSL。存储电路120的存储单元根据驱动电流、字线电压和写电压VSL进行数据的擦写。

具体地，驱动电路110包括多个电流源，多个电流源的第二通路端互相连接并接地GND，第一通路端分别与存储电路120连接，用于为存储电路120提供多路驱动电流。

存储电路120包括多个存储单元串121，多个存储单元串121组成存储阵列。以图3中的一个存储单元串121为例，存储单元串121包括位线BL和多个晶体管，位线BL的第一通路端连接至驱动电路110的驱动电流，第二通路端与其他位线BL连接。多个晶体管连接在位线BL的第一通路端和第二通路端之间，包括选择晶体管NS和多个存储晶体管M1至Mm。其中，选择晶体管NS位于驱动电路110与多个存储晶体管之间，选择晶体管NS的控制端连接至第一控制信号PROG，存储晶体管M1至Mm的控制端分别连接至字线WL1至WLm的相应字线，相邻两个存储晶体管组成一组，每组的两个存储晶体管共用源极线，其漏极连接至位线BL。第一控制信号PROG控制选择晶体管NS的导通与关断。具体地，第一控制信号PROG用于控制数据擦写路径的导通与关断，当第一控制信号PROG有效时，存储电路120根据驱动电流、字线电压VWL和写电压VSL进行数据的擦写；当第一控制信号PROG无效时，存储电路120不能进行数据的擦写。

写电压驱动电路230用于产生写电压VSL，以提供给存储电路120。其中，写电压驱动电路230包括写电压产生模块131、位于写电压产生模块131与存储电路120之间的开关模块132，以及补偿模块233。

写电压产生模块131用于产生写电压VSL。在该实施例中，写电压产生模块131例如为一个电荷泵CP，用于产生5V的写电压VSL。

开关模块132为两个串联的第一开关管NM1和第二开关管NM2，用于根据第二控制信号CTRL1和第三控制信号CTRL2将写电压产生模块131产生的写电压VSL提供至存储电路120，写电压VSL经过开关模块132产生压降。在该实施例中，开关模块132存在一个电压降，因此写电压VSL在开关模块前后之间存在电压差。在该实施例中，第二控制信号CTRL1和第三控制信号CTRL2与第一控制信号PROG的电压幅度不同，第二控制信号CTRL1和第三控制信号CTRL2是高压控制信号，第一控制信号PROG是低压控制信号。

补偿模块233用于根据第一控制信号PROG产生补偿电流，补偿模块233连接在写电压产生模块131和开关模块132之间。具体地，补偿模块233包括延时单元DLY，第一反相单元INV，第一逻辑单元N1，第二反相单元INV和第三开关管NM3。

其中，参考图3和图4，延时单元DLY用于将第一控制信号PROG延迟预设时间T1从而获得延迟信号PROG_DLY；第一反相单元INV用于将第一控制信号PROG反相并产生反相信号PROG_INV，第一逻辑单元N1用于根据延迟信号PROG_DLY和反相信号PROG_INV产生脉冲信号PULSE；第二反相单元INV用于将脉冲信号PULSE反相并产生补偿信号PULSE_INV；第三开关管NM3的栅极与补偿信号PULSE-INV连接，并根据补偿信号PULSE-INV导通或关闭。

在该实施例中，延时单元DLY例如为一个延时器，其输入端与第一控制信号PROG连接，输出信号为延迟信号PROG_DLY；第一反相单元INV和第二反相单元INV例如为反相器，用于将电平的高低进行翻转；第一逻辑单元N1例如为一个与非门，其第一输入端与延时单元DLY的输出端连接，第二输入端与第一反相单元INV的输出端连接，输出信号为脉冲信号；第二反相单元INV例如为一个非门，其输入端与逻辑单元N1的输出端连接，用于将逻辑单元N1输出的脉冲信号进行反相，输出信号为补偿信号PULSE-INV。第三开关管NM3的控制端接收补偿信号PULSE-INV，第一通路端与写电压产生模块131的输出端（节点K）连接，第二通路端接地。

进一步地，延时单元DLY对第一控制信号PROG进行预设时间T1的延迟，该预设时间T例如不小于在第一控制信号PROG无效时开关模块132前后的写电压VSL变化到相等所需的时间。在其他实施例中，预设时间T1也可以根据具体情况进行调节。

在该实施例中，当第一控制信号PROG进行有效到无效的切换时，补偿模块233根据第一控制信号PROG从有效切换到无效时的下降沿产生预设时间T1的补偿电流，补偿电流改变节点K的电流值，从而对节点K的电压进行补偿。

在该实施例中，当第一控制信号PROG从有效切换到无效后，节点K的电压和写电压VSL变成相同需要的时间为T1，而本申请的补偿模块233可以根据第一控制信号PROG产生一个预设时间T1的补偿电流，通过降低节点K的电流进而调节节点K的电压，从而保证第一控制信号PROG从有效切换到无效后，节点K的电压和开关模块132后的写电压VSL变成相同的过程中，写电压VSL不会升高，避免产生写电压VSL升高过冲的阶段，从而改善编程干扰。

具体地，第一控制信号PROG从有效切换到无效时，补偿模块233中的第三开关管NM3在补偿信号PULSE-INV的控制下导通，由于第三开关NM3的第二通路端接地，从而在第三开关管NM3导通的情况下，节点K经由第三开关管NM3接地，在此期间，节点K经由第三开关管NM3放电。因此，在补偿信号有效期间，节点K产生预设时间T1的放电，以降低节点K处的写电压VSL，进而保证开关模块132后的写电压VSL再此期间不会升高，避免产生写电压VSL升高过冲的阶段，从而改善编程干扰。

本申请的用于非易失性存储器的写电压驱动电路，补偿模块233根据第一控制信号产生预设时间的补偿电流，通过补偿电流调节节点K的电流值从而对节点K的电压进行补偿，以降低在第一控制信号PROG的开关操作中非目标存储单元受到的干扰，从而提高数据擦写的可靠性。

在该实施例中，开关模块232中的第一开关管NM1和第二开关管NM 2，以及补偿模块233中的第三开关管NM3例如为N型晶体管。

在其他实施例中，非易失性存储器100可以将补偿模块233中的第一逻辑单元N1和第二反相单元INV用第二逻辑单元N2代替。其中，第二逻辑单元N2例如为一个与门，其第一输入端与第一反相单元INV的输出端连接，第二输入端与延时单元DLY的输出端连接，输出端与第三开关管NM3的控制端连接。第二逻辑单元N2用于根据延迟信号PROG_DLY和反相信号PROG_INV产生补偿信号PULSE_INV。

在另一个实施例中，补偿模块233连接在开关模块132与存储电路120之间，此时，节点K例如为开关模块132的输出端。

本申请还提供一种非易失性存储器，包括写电压驱动电路230，驱动电路110以及存储电路120。写电压驱动电路230用于产生写电压VSL，驱动电路210用于产生多路驱动电流，存储电路120用于根据第一控制信号PROG、字线WL电压、写电压以及多路驱动电流进行数据的擦写。

本发明提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块根据第一控制信号从有效切换到无效时的下降沿产生预设时间的补偿电流，通过补偿节点K处的电流，使得第一控制信号无效时，写电压不会升高产生过冲阶段，从而降低第一控制信号切换时非目标存储单元受到的编程干扰，进而提高产品的良率和可靠性。

本发明提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块对第一控制信号进行反相和预设时间的延迟，并产生预设时间的补偿电流，以使节点K仅在接收到预设时间的补偿电流时对节点K进行补偿，从而避免了其他时间补偿模块对写电压的影响。

进一步地，本发明提供的用于非易失性存储器的写电压驱动电路及非易失性存储器，补偿模块产生预设时间的补偿电流，其预设时间可以根据具体电路情况进行适应性调节，以使节点K处的电流可以降低到较低范围。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种用于非易失性存储器的写电压驱动电路，所述非易失性存储器包括存储电路，其中，所述写电压驱动电路包括：

写电压产生模块，用于产生写电压；

开关模块，根据第二控制信号和第三控制信号将所述写电压提供至所述存储电路；

补偿模块，在第一控制信号变为无效状态开始的预设时间内，根据所述第一控制信号产生补偿电流，以下拉所述写电压。

2.根据权利要求1所述的写电压驱动电路，其中，补偿模块连接在所述写电压产生模块和所述开关模块之间。

3.根据权利要求1所述的写电压驱动电路，其中，补偿模块连接在所述开关模块和所述存储电路之间。

4.根据权利要求1所述的写电压驱动电路，其中，所述补偿模块包括：

延时单元，其输入端与第一控制信号连接，用于输出延迟信号；

第一反相单元，其输入端与第一控制信号连接，用于输出反相信号；

第一逻辑单元，用于根据所述延迟信号和所述反相信号产生脉冲信号；

第二反相单元，用于根据所述脉冲信号产生所述补偿信号，

第三开关管，根据所述补偿信号导通或关断以产生补偿电流，

其中，所述延时单元对所述第一控制信号进行预设时间的延迟后获得所述延迟信号；

所述补偿信号的有效时间为所述预设时间，在所述第一控制信号从有效切换到无效时所述补偿信号开始有效。

5.根据权利要求4所述的写电压驱动电路，其中，所述第三开关管的控制端接收所述补偿信号，第一通路端与所述写电压产生模块的输出端连接，第二通路端接地。

6.根据权利要求4所述的写电压驱动电路，其中，所述第一反相单元和/或所述第二反相单元包括非门。

7.根据权利要求4所述的写电压驱动电路，其中，所述写电压产生模块包括电荷泵。

8.根据权利要求4所述的写电压驱动电路，其中，所述第一逻辑单元包括与非门。

9.根据权利要求2所述的写电压驱动电路，其中，所述开关模块包括：

串联连接的第一开关管和第二开关管，所述第一开关管的第一通路端与所述写电压产生模块的输出端连接，所述第二开关管的第二通路端输出写电压。

10.根据权利要求1-9中任一项所述的写电压驱动电路，其中，开关管的第一通路端和第二通路端为源极和漏极或漏极和源极，控制端为栅极。

11.一种非易失性存储器，包括驱动电路，存储电路和如权利要求1-9中任一项所述的写电压驱动电路。