JP2003092365A - 読み出し専用不揮発性メモリ - Google Patents
読み出し専用不揮発性メモリInfo
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- JP2003092365A JP2003092365A JP2001282613A JP2001282613A JP2003092365A JP 2003092365 A JP2003092365 A JP 2003092365A JP 2001282613 A JP2001282613 A JP 2001282613A JP 2001282613 A JP2001282613 A JP 2001282613A JP 2003092365 A JP2003092365 A JP 2003092365A
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Abstract
(57)【要約】
【課題】 マスクＲＯＭの非選択メモリセルトランジス
タに流れる電流を抑制する。 【解決手段】 メモリセルトランジスタＭ11〜Ｍmnは、
隣接メモリセルトランジスタどうしがドレイン線Ｄ1 ，
Ｄ2 ，・・・に共通接続され、他方の隣接メモリセルト
ランジスタどうしがソース線Ｓ1 ，Ｓ2 ，・・・に共通
接続される。同一行のゲートは、ワード線Ｗ1 ，Ｗ2 ，
・・・に共通接続される。各メモリセルトランジスタ
は、ドレイン側にオフセット構造が形成され、ソース側
に非オフセット構造が形成される。このため、各メモリ
セルトランジスタは、ドレイン線が活性化されたときは
ドレイン領域−チャネル領域間に空乏層が発生するが、
ドレイン線がハイインピーダンス状態のときはドレイン
領域直下の空乏層がチャネル領域に達しない。このた
め、非選択メモリセルトランジスタには電流が流れな
い。
タに流れる電流を抑制する。 【解決手段】 メモリセルトランジスタＭ11〜Ｍmnは、
隣接メモリセルトランジスタどうしがドレイン線Ｄ1 ，
Ｄ2 ，・・・に共通接続され、他方の隣接メモリセルト
ランジスタどうしがソース線Ｓ1 ，Ｓ2 ，・・・に共通
接続される。同一行のゲートは、ワード線Ｗ1 ，Ｗ2 ，
・・・に共通接続される。各メモリセルトランジスタ
は、ドレイン側にオフセット構造が形成され、ソース側
に非オフセット構造が形成される。このため、各メモリ
セルトランジスタは、ドレイン線が活性化されたときは
ドレイン領域−チャネル領域間に空乏層が発生するが、
ドレイン線がハイインピーダンス状態のときはドレイン
領域直下の空乏層がチャネル領域に達しない。このた
め、非選択メモリセルトランジスタには電流が流れな
い。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばマスクＲ
ＯＭ(Read Only Memory)等の読み出し専用不揮発性メモ
リに関する。
ＯＭ(Read Only Memory)等の読み出し専用不揮発性メモ
リに関する。
【０００２】
【従来の技術】読み出し専用不揮発性メモリとしては、
例えばマスクＲＯＭが知られている。マスクＲＯＭと
は、製造段階でデータが書き込まれた、読み出し専用不
揮発性メモリの一種である。マスクＲＯＭのメモリセル
構造としては、例えばＮＯＲ型の構造が知られている。
例えばマスクＲＯＭが知られている。マスクＲＯＭと
は、製造段階でデータが書き込まれた、読み出し専用不
揮発性メモリの一種である。マスクＲＯＭのメモリセル
構造としては、例えばＮＯＲ型の構造が知られている。
【０００３】図８は、従来のＮＯＲ型マスクＲＯＭの一
構成例を示す回路図である。
構成例を示す回路図である。
【０００４】図８に示したように、このマスクＲＯＭ
は、マトリクス状に配置されたメモリセルトランジスタ
Ｍ11，・・・，Ｍmnと、ワード線Ｗ1 ，Ｗ2 ，・・・
と、ドレイン線Ｄ1 ，Ｄ2 ，・・・と、ソース線Ｓ1 ，
Ｓ2 ，・・・と、ドレイン線選択用のトランジスタＴd
1，Ｔd2，Ｔd3，・・・と、ソース線選択用のトランジ
スタＴs1，Ｔs2，・・・と、ドレイン選択線ＤＳ0 ，Ｄ
Ｓ1 と、ソース選択線ＳＳ0とを備えている。
は、マトリクス状に配置されたメモリセルトランジスタ
Ｍ11，・・・，Ｍmnと、ワード線Ｗ1 ，Ｗ2 ，・・・
と、ドレイン線Ｄ1 ，Ｄ2 ，・・・と、ソース線Ｓ1 ，
Ｓ2 ，・・・と、ドレイン線選択用のトランジスタＴd
1，Ｔd2，Ｔd3，・・・と、ソース線選択用のトランジ
スタＴs1，Ｔs2，・・・と、ドレイン選択線ＤＳ0 ，Ｄ
Ｓ1 と、ソース選択線ＳＳ0とを備えている。
【０００５】従来のマスクＲＯＭでは、これらのメモリ
セルトランジスタＭ11〜Ｍmnとして、ソースとドレイン
とを逆にしても特性が変わらないものが、使用されてい
た。各メモリセルトランジスタＭ11，・・・，Ｍmnは、
同一行の隣接トランジスタと共通のソース線に接続され
且つ他方の隣接トランジスタと共通のドレイン線に接続
されている。したがって、各メモリセルトランジスタＭ
11，・・・，Ｍmnは、同一行の一方の隣接トランジスタ
とソースどうしが接続され且つ他方の隣接トランジスタ
とドレインどうしが接続されていることになる。
セルトランジスタＭ11〜Ｍmnとして、ソースとドレイン
とを逆にしても特性が変わらないものが、使用されてい
た。各メモリセルトランジスタＭ11，・・・，Ｍmnは、
同一行の隣接トランジスタと共通のソース線に接続され
且つ他方の隣接トランジスタと共通のドレイン線に接続
されている。したがって、各メモリセルトランジスタＭ
11，・・・，Ｍmnは、同一行の一方の隣接トランジスタ
とソースどうしが接続され且つ他方の隣接トランジスタ
とドレインどうしが接続されていることになる。
【０００６】各メモリセルトランジスタＭ11〜Ｍmnに
は、製造段階で２値化データが書き込まれる。２値化デ
ータは、各メモリセルトランジスタＭ11〜Ｍmnの動作し
きい値Ｖt の高低の形で、書き込まれる。トランジスタ
の動作しきい値は、例えば、チャネル形成領域の不純物
濃度の高低によって、制御することができる。以下の説
明では、動作しきい値Ｖt が低い場合を「１」とし、高
い場合を「０」とする。
は、製造段階で２値化データが書き込まれる。２値化デ
ータは、各メモリセルトランジスタＭ11〜Ｍmnの動作し
きい値Ｖt の高低の形で、書き込まれる。トランジスタ
の動作しきい値は、例えば、チャネル形成領域の不純物
濃度の高低によって、制御することができる。以下の説
明では、動作しきい値Ｖt が低い場合を「１」とし、高
い場合を「０」とする。
【０００７】かかるマスクＲＯＭから記憶データを読み
出す場合には、ワード線、ドレイン選択線を選択的に活
性化するとともに、ソース選択線ＳＳ0 を活性化する。
出す場合には、ワード線、ドレイン選択線を選択的に活
性化するとともに、ソース選択線ＳＳ0 を活性化する。
【０００８】例えば、ドレイン選択線ＤＳ0 を活性化す
ると、奇数番目のドレイン選択用トランジスタＴd1，Ｔ
d3，・・・がオンし、したがって、奇数番目のドレイン
線Ｄ1 ，Ｄ3 ，・・・に接続されたメモリセルトランジ
スタ（図８では１列目のメモリセルトランジスタＭ11，
Ｍ21，Ｍ31および４列目のメモリセルトランジスタＭ1
4，Ｍ24，Ｍ34）にドレイン電圧が供給される。また、
すべてのソース線Ｓ1 ，Ｓ2 ，・・・には、低いソース
電圧が印加される。そして、例えばワード線Ｗ1が活性
化された場合、第１列のメモリセルトランジスタＭ11，
Ｍ12，Ｍ13，Ｍ14，・・・にゲート電圧が供給される。
以上により、メモリセルトランジスタＭ11，Ｍ14が、選
択されたことになる。メモリセルトランジスタＭ11，Ｍ
14は、記憶値が「１」の場合（すなわち動作しきい値Ｖ
t が低く設定されている場合）はオンし、対応するソー
ス線にドレイン電流を供給する。一方、記憶値が「０」
のメモリセルトランジスタ（すなわち動作しきい値Ｖt
が高く設定されたメモリセルトランジスタ）はオンせ
ず、したがって、ドレイン電流がソース線に流出しな
い。例えば、メモリセルトランジスタＭ11の記憶値が
「０」でメモリセルトランジスタＭ14の記憶値が「１」
の場合、ソース線Ｓ1 にはドレイン電流が流出しない
が、ソース線Ｓ２にはドレイン電流が流出する。このよ
うにして、ドレイン電流の値によって、記憶値を読み出
すことができる。
ると、奇数番目のドレイン選択用トランジスタＴd1，Ｔ
d3，・・・がオンし、したがって、奇数番目のドレイン
線Ｄ1 ，Ｄ3 ，・・・に接続されたメモリセルトランジ
スタ（図８では１列目のメモリセルトランジスタＭ11，
Ｍ21，Ｍ31および４列目のメモリセルトランジスタＭ1
4，Ｍ24，Ｍ34）にドレイン電圧が供給される。また、
すべてのソース線Ｓ1 ，Ｓ2 ，・・・には、低いソース
電圧が印加される。そして、例えばワード線Ｗ1が活性
化された場合、第１列のメモリセルトランジスタＭ11，
Ｍ12，Ｍ13，Ｍ14，・・・にゲート電圧が供給される。
以上により、メモリセルトランジスタＭ11，Ｍ14が、選
択されたことになる。メモリセルトランジスタＭ11，Ｍ
14は、記憶値が「１」の場合（すなわち動作しきい値Ｖ
t が低く設定されている場合）はオンし、対応するソー
ス線にドレイン電流を供給する。一方、記憶値が「０」
のメモリセルトランジスタ（すなわち動作しきい値Ｖt
が高く設定されたメモリセルトランジスタ）はオンせ
ず、したがって、ドレイン電流がソース線に流出しな
い。例えば、メモリセルトランジスタＭ11の記憶値が
「０」でメモリセルトランジスタＭ14の記憶値が「１」
の場合、ソース線Ｓ1 にはドレイン電流が流出しない
が、ソース線Ｓ２にはドレイン電流が流出する。このよ
うにして、ドレイン電流の値によって、記憶値を読み出
すことができる。
【０００９】
【発明が解決しようとする課題】上述したように、メモ
リセルトランジスタＭ11，・・・，Ｍmnは、同一行の一
方の隣接トランジスタとソースどうしが接続され且つ他
方の隣接トランジスタとドレインどうしが接続されてい
る。これにより、選択されたメモリセルトランジスタの
ドレイン電流が同一行の他のメモリセルトランジスタに
流入することを抑制できる。例えば、図８に示されたマ
スクＲＯＭの場合、ソース線Ｓ1 ，Ｓ2 には同じ電圧が
印加されるので、メモリセルトランジスタＭ12，Ｍ13の
ソース電圧はほぼ同じになり、したがって、メモリセル
トランジスタＭ12，Ｍ13には電流は流れ難い。
リセルトランジスタＭ11，・・・，Ｍmnは、同一行の一
方の隣接トランジスタとソースどうしが接続され且つ他
方の隣接トランジスタとドレインどうしが接続されてい
る。これにより、選択されたメモリセルトランジスタの
ドレイン電流が同一行の他のメモリセルトランジスタに
流入することを抑制できる。例えば、図８に示されたマ
スクＲＯＭの場合、ソース線Ｓ1 ，Ｓ2 には同じ電圧が
印加されるので、メモリセルトランジスタＭ12，Ｍ13の
ソース電圧はほぼ同じになり、したがって、メモリセル
トランジスタＭ12，Ｍ13には電流は流れ難い。
【００１０】しかしながら、従来のマスクＲＯＭでは、
各メモリセルトランジスタに書き込まれる値によって
は、非選択メモリセルトランジスタに流れる電流が無視
できなくなる場合があった。例えば、図８のマスクＲＯ
Ｍにおいて、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」である場合、以下のような理由に
より、メモリセルトランジスタＭ12，Ｍ13に流れる電流
が無視できなくなる。
各メモリセルトランジスタに書き込まれる値によって
は、非選択メモリセルトランジスタに流れる電流が無視
できなくなる場合があった。例えば、図８のマスクＲＯ
Ｍにおいて、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」である場合、以下のような理由に
より、メモリセルトランジスタＭ12，Ｍ13に流れる電流
が無視できなくなる。
【００１１】メモリセルトランジスタＭ11は、記憶値が
「０」であるため、ゲート電圧が印加されてもオンしな
い。したがって、ソース線Ｓ1 の電圧は変動しない。こ
れに対して、メモリセルトランジスタＭ14は、記憶値が
「１」なのでゲート電圧が印加されたときにオンする。
したがって、メモリセルトランジスタＭ14からソース線
Ｓ2 にドレイン電流が流れるので、このソース線Ｓ2 の
電位が上昇する。このような理由により、メモリセルト
ランジスタＭ11，Ｍ14の一方が「１」で他方が「０」の
場合には、ソース線Ｓ1 ，Ｓ2 間（すなわちメモリセル
トランジスタＭ12，Ｍ13のソース間）に電位差が発生す
る。ここで、メモリセルトランジスタＭ12，Ｍ13の記憶
値が「０」である場合（すなわち動作しきい値Ｖt が高
く設定されている場合）は、元々メモリセルトランジス
タＭ12，Ｍ13には電流が流れにくいので、問題は生じな
い。これに対して、メモリセルトランジスタＭ12，Ｍ13
の記憶値が「１」である場合（すなわち動作しきい値Ｖ
t が低く設定されている場合）は、メモリセルトランジ
スタＭ12，Ｍ13に電流が流れやすいので、無視できない
漏れ電流が発生する（図８の矢印参照）。この漏れ電流
は、ソース線Ｓ1 に流れ込む。したがって、メモリセル
トランジスタＭ11の記憶値が「０」であるにも拘わら
ず、ソース線Ｓ1 には電流が流れることになる。すなわ
ち、メモリセルトランジスタＭ12，Ｍ13に流れる電流
は、ソース線Ｓ1 の読み出しマージンを低下させること
になる。
「０」であるため、ゲート電圧が印加されてもオンしな
い。したがって、ソース線Ｓ1 の電圧は変動しない。こ
れに対して、メモリセルトランジスタＭ14は、記憶値が
「１」なのでゲート電圧が印加されたときにオンする。
したがって、メモリセルトランジスタＭ14からソース線
Ｓ2 にドレイン電流が流れるので、このソース線Ｓ2 の
電位が上昇する。このような理由により、メモリセルト
ランジスタＭ11，Ｍ14の一方が「１」で他方が「０」の
場合には、ソース線Ｓ1 ，Ｓ2 間（すなわちメモリセル
トランジスタＭ12，Ｍ13のソース間）に電位差が発生す
る。ここで、メモリセルトランジスタＭ12，Ｍ13の記憶
値が「０」である場合（すなわち動作しきい値Ｖt が高
く設定されている場合）は、元々メモリセルトランジス
タＭ12，Ｍ13には電流が流れにくいので、問題は生じな
い。これに対して、メモリセルトランジスタＭ12，Ｍ13
の記憶値が「１」である場合（すなわち動作しきい値Ｖ
t が低く設定されている場合）は、メモリセルトランジ
スタＭ12，Ｍ13に電流が流れやすいので、無視できない
漏れ電流が発生する（図８の矢印参照）。この漏れ電流
は、ソース線Ｓ1 に流れ込む。したがって、メモリセル
トランジスタＭ11の記憶値が「０」であるにも拘わら
ず、ソース線Ｓ1 には電流が流れることになる。すなわ
ち、メモリセルトランジスタＭ12，Ｍ13に流れる電流
は、ソース線Ｓ1 の読み出しマージンを低下させること
になる。
【００１２】また、従来のマスクＲＯＭでは、各メモリ
セルトランジスタに書き込まれる値によっては、非選択
のドレイン線やソース線の寄生容量に蓄積された電荷の
影響が無視できなくなる場合があった。
セルトランジスタに書き込まれる値によっては、非選択
のドレイン線やソース線の寄生容量に蓄積された電荷の
影響が無視できなくなる場合があった。
【００１３】例えば、図８のマスクＲＯＭにおいて、メ
モリセルトランジスタＭ12の記憶値が「１」であり且つ
メモリセルトランジスタＭ13の記憶値が「０」である場
合には、メモリセルトランジスタＭ12は電流が流れやす
く且つメモリセルトランジスタＭ13は電流が流れにくい
ので、ドレイン線Ｄ2 の寄生容量に蓄積した電荷がソー
ス線Ｓ1 に流れ出す。このため、予め寄生容量に蓄積さ
れた電荷をディスチャージしてから記憶値の読み出しを
行わなければならないので、読み出し時のアクセススピ
ードが遅くなってしまう。この問題は、２個の選択メモ
リセルトランジスタの間にある非選択メモリセルトラン
ジスタ数が多いほど、顕著となる。例えば、図９に示し
たような３本のドレイン選択線ＤＳ0 ，ＤＳ1 ，ＤＳ2
と２本のソース選択線ＳＳ0 ，ＳＳ1 を有するマスクＲ
ＯＭの場合、例えばメモリセルトランジスタＭ11，Ｍ1
5，Ｍ16が同時に選択される。この場合、これらのメモ
リセルトランジスタＭ11，Ｍ16の記憶値が「０」でメモ
リセルトランジスタＭ12，Ｍ13，Ｍ14の記憶値が「１」
であるとすると、ドレイン線Ｄ2 ，Ｄ3 およびソース線
Ｓ2 の寄生容量がソース線Ｓ1 に悪影響を及ぼすことに
なる。
モリセルトランジスタＭ12の記憶値が「１」であり且つ
メモリセルトランジスタＭ13の記憶値が「０」である場
合には、メモリセルトランジスタＭ12は電流が流れやす
く且つメモリセルトランジスタＭ13は電流が流れにくい
ので、ドレイン線Ｄ2 の寄生容量に蓄積した電荷がソー
ス線Ｓ1 に流れ出す。このため、予め寄生容量に蓄積さ
れた電荷をディスチャージしてから記憶値の読み出しを
行わなければならないので、読み出し時のアクセススピ
ードが遅くなってしまう。この問題は、２個の選択メモ
リセルトランジスタの間にある非選択メモリセルトラン
ジスタ数が多いほど、顕著となる。例えば、図９に示し
たような３本のドレイン選択線ＤＳ0 ，ＤＳ1 ，ＤＳ2
と２本のソース選択線ＳＳ0 ，ＳＳ1 を有するマスクＲ
ＯＭの場合、例えばメモリセルトランジスタＭ11，Ｍ1
5，Ｍ16が同時に選択される。この場合、これらのメモ
リセルトランジスタＭ11，Ｍ16の記憶値が「０」でメモ
リセルトランジスタＭ12，Ｍ13，Ｍ14の記憶値が「１」
であるとすると、ドレイン線Ｄ2 ，Ｄ3 およびソース線
Ｓ2 の寄生容量がソース線Ｓ1 に悪影響を及ぼすことに
なる。
【００１４】近年、読み出し専用不揮発性メモリの高集
積化に伴って、記憶値が「１」のときの電流値が小さく
なっており、したがって、読み出しマージンが低下する
傾向にある。また、読み出し専用不揮発性メモリに要求
される動作速度も高速化の傾向にある。このため、上述
のような欠点は、ますます顕著になっている。
積化に伴って、記憶値が「１」のときの電流値が小さく
なっており、したがって、読み出しマージンが低下する
傾向にある。また、読み出し専用不揮発性メモリに要求
される動作速度も高速化の傾向にある。このため、上述
のような欠点は、ますます顕著になっている。
【００１５】以上のような理由から、非選択トランジス
タに流れる電流を抑えることができる読み出し専用不揮
発性メモリが嘱望されていた。
タに流れる電流を抑えることができる読み出し専用不揮
発性メモリが嘱望されていた。
【００１６】
【課題を解決するための手段】この発明に係る読み出し
専用不揮発性メモリは、マトリクス状に配置され、且
つ、同一行内でソース拡散領域どうしおよびドレイン拡
散領域どうしがそれぞれ対向するように配置された、複
数個のメモリセルトランジスタと、同一行に属する前記
メモリセルトランジスタのゲート電極に共通接続され
た、複数本の行選択線と、対向する２列の前記ドレイン
拡散領域にそれぞれ共通接続された、複数本のドレイン
線と、対向する２列の前記ソース拡散領域にそれぞれ共
通接続された、複数本のソース線と、それぞれの前記メ
モリセルトランジスタの前記ゲート電極と前記ドレイン
拡散領域との間にそれぞれ形成された、オフセット構造
と、それぞれの前記メモリセルトランジスタの前記ゲー
ト電極と前記ソース拡散領域との間にそれぞれ形成され
た、非オフセット構造とを備える。
専用不揮発性メモリは、マトリクス状に配置され、且
つ、同一行内でソース拡散領域どうしおよびドレイン拡
散領域どうしがそれぞれ対向するように配置された、複
数個のメモリセルトランジスタと、同一行に属する前記
メモリセルトランジスタのゲート電極に共通接続され
た、複数本の行選択線と、対向する２列の前記ドレイン
拡散領域にそれぞれ共通接続された、複数本のドレイン
線と、対向する２列の前記ソース拡散領域にそれぞれ共
通接続された、複数本のソース線と、それぞれの前記メ
モリセルトランジスタの前記ゲート電極と前記ドレイン
拡散領域との間にそれぞれ形成された、オフセット構造
と、それぞれの前記メモリセルトランジスタの前記ゲー
ト電極と前記ソース拡散領域との間にそれぞれ形成され
た、非オフセット構造とを備える。
【００１７】この発明によれば、各メモリセルトランジ
スタのドレイン拡散領域側にオフセット構造を設けたこ
とにより、ドレイン電圧が印加されていないときの電流
発生を無くすることができ、且つ、ソース拡散領域から
ドレイン拡散領域への電流が流れないようにすることが
できる。そして、これにより、各メモリセルトランジス
タのドレイン電流が、対応しないソース線に流出するこ
とを防止することができる。
スタのドレイン拡散領域側にオフセット構造を設けたこ
とにより、ドレイン電圧が印加されていないときの電流
発生を無くすることができ、且つ、ソース拡散領域から
ドレイン拡散領域への電流が流れないようにすることが
できる。そして、これにより、各メモリセルトランジス
タのドレイン電流が、対応しないソース線に流出するこ
とを防止することができる。
【００１８】ここで、この発明において、オフセット構
造とは、拡散領域に所定電圧が印加されたときには当該
拡散領域直下の空乏層がチャネルまで広がるが、拡散領
域がハイインピーダンス状態のときには当該拡散領域直
下の空乏層がチャネルまで達しないような構造を言う。
造とは、拡散領域に所定電圧が印加されたときには当該
拡散領域直下の空乏層がチャネルまで広がるが、拡散領
域がハイインピーダンス状態のときには当該拡散領域直
下の空乏層がチャネルまで達しないような構造を言う。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、本発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎない。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、本発明が理解できる
程度に概略的に示してあるにすぎず、また、以下に説明
する数値的条件は単なる例示にすぎない。
【００２０】第１の実施の形態
以下、第１の実施の形態に係る読み出し専用不揮発性メ
モリについて、マスクＲＯＭの場合を例に採り、図１〜
図３を用いて説明する。
モリについて、マスクＲＯＭの場合を例に採り、図１〜
図３を用いて説明する。
【００２１】図１（Ａ）は、この実施の形態に係るマス
クＲＯＭの回路図である。また、図１（Ｂ）は、図１
（Ａ）で用いたトランジスタ記号の意味を説明するため
の図である。
クＲＯＭの回路図である。また、図１（Ｂ）は、図１
（Ａ）で用いたトランジスタ記号の意味を説明するため
の図である。
【００２２】図１（Ａ）に示したように、マスクＲＯＭ
１００は、メモリセルトランジスタＭ11，・・・，Ｍmn
と、ワード線Ｗ1 ，Ｗ2 ，・・・と、ドレイン線Ｄ1 ，
Ｄ2，・・・と、ソース線Ｓ1 ，Ｓ2 ，・・・と、ドレ
イン線選択用トランジスタＴd1，Ｔd2，Ｔd3，・・・
と、ドレイン選択線ＤＳ0 ，ＤＳ1 と、ソース選択線Ｓ
Ｓ0 と、ソース線選択用トランジスタＴs1，Ｔs2，・・
・とを備えている。
１００は、メモリセルトランジスタＭ11，・・・，Ｍmn
と、ワード線Ｗ1 ，Ｗ2 ，・・・と、ドレイン線Ｄ1 ，
Ｄ2，・・・と、ソース線Ｓ1 ，Ｓ2 ，・・・と、ドレ
イン線選択用トランジスタＴd1，Ｔd2，Ｔd3，・・・
と、ドレイン選択線ＤＳ0 ，ＤＳ1 と、ソース選択線Ｓ
Ｓ0 と、ソース線選択用トランジスタＴs1，Ｔs2，・・
・とを備えている。
【００２３】メモリセルトランジスタＭ11，・・・，Ｍ
mnは、マトリクス状に配置され、メモリセルブロック１
１０を構成する。また、メモリセルトランジスタＭ11，
・・・，Ｍmnは、一方の端子側にのみオフセット構造が
形成され、他方の端子側には非オフセット構造が形成さ
れている。図１（Ｂ）に示したように、各メモリセルト
ランジスタＭ11，・・・，Ｍmnにおいて、太線で表した
端部はオフセット構造が形成された側を示しており、且
つ、細線で表した端部は非オフセット構造が形成された
側を示している。各メモリセルトランジスタＭ11，・・
・，Ｍmnは、オフセット構造側の端子が、隣接メモリセ
ルトランジスタのオフセット構造側の端子と接続され、
且つ、非オフセット構造側の端子が、他方の隣接メモリ
セルトランジスタの非オフセット構造側の端子と接続さ
れている。後述するように、オフセット構造側の端子は
ドレイン端子として使用され（すなわちドレイン線に接
続され）、且つ、非オフセット構造側の端子はソース端
子として使用される（すなわちソース線に接続され
る）。
mnは、マトリクス状に配置され、メモリセルブロック１
１０を構成する。また、メモリセルトランジスタＭ11，
・・・，Ｍmnは、一方の端子側にのみオフセット構造が
形成され、他方の端子側には非オフセット構造が形成さ
れている。図１（Ｂ）に示したように、各メモリセルト
ランジスタＭ11，・・・，Ｍmnにおいて、太線で表した
端部はオフセット構造が形成された側を示しており、且
つ、細線で表した端部は非オフセット構造が形成された
側を示している。各メモリセルトランジスタＭ11，・・
・，Ｍmnは、オフセット構造側の端子が、隣接メモリセ
ルトランジスタのオフセット構造側の端子と接続され、
且つ、非オフセット構造側の端子が、他方の隣接メモリ
セルトランジスタの非オフセット構造側の端子と接続さ
れている。後述するように、オフセット構造側の端子は
ドレイン端子として使用され（すなわちドレイン線に接
続され）、且つ、非オフセット構造側の端子はソース端
子として使用される（すなわちソース線に接続され
る）。
【００２４】ワード線Ｗ1 ，Ｗ2 ，・・・は、ｎチャネ
ル型のメモリセルトランジスタＭ11，・・・，Ｍmnの行
毎に設けられている。同一行の各メモリセルトランジス
タは、対応するワード線に共通接続されている。
ル型のメモリセルトランジスタＭ11，・・・，Ｍmnの行
毎に設けられている。同一行の各メモリセルトランジス
タは、対応するワード線に共通接続されている。
【００２５】ドレイン線Ｄ1 は、第１列のメモリセルト
ランジスタＭ11，Ｍ21，Ｍ31，・・・のオフセット側端
子に共通接続される。また、ドレイン線Ｄ2 は、第２列
のメモリセルトランジスタＭ12，Ｍ22，Ｍ32，・・・の
オフセット側端子と第３列のメモリセルトランジスタＭ
13，Ｍ23，Ｍ33，・・・のオフセット側端子との各接続
点に、共通接続される。同様に、他のドレイン線Ｄ3 ，
・・・も、対応する２列のオフセット側端子の接続点
に、共通接続される。
ランジスタＭ11，Ｍ21，Ｍ31，・・・のオフセット側端
子に共通接続される。また、ドレイン線Ｄ2 は、第２列
のメモリセルトランジスタＭ12，Ｍ22，Ｍ32，・・・の
オフセット側端子と第３列のメモリセルトランジスタＭ
13，Ｍ23，Ｍ33，・・・のオフセット側端子との各接続
点に、共通接続される。同様に、他のドレイン線Ｄ3 ，
・・・も、対応する２列のオフセット側端子の接続点
に、共通接続される。
【００２６】ソース線Ｓ1 は、第１列のメモリセルトラ
ンジスタＭ11，Ｍ21，Ｍ31，・・・の非オフセット側端
子と第２列のメモリセルトランジスタＭ12，Ｍ22，Ｍ3
2，・・・の非オフセット側端子との各接続点に、共通
接続される。同様に、他のソース線Ｓ2 ，Ｓ3 ，・・・
も、対応する２列の非オフセット側端子の接続点に、共
通接続される。
ンジスタＭ11，Ｍ21，Ｍ31，・・・の非オフセット側端
子と第２列のメモリセルトランジスタＭ12，Ｍ22，Ｍ3
2，・・・の非オフセット側端子との各接続点に、共通
接続される。同様に、他のソース線Ｓ2 ，Ｓ3 ，・・・
も、対応する２列の非オフセット側端子の接続点に、共
通接続される。
【００２７】ドレイン線選択用トランジスタＴd1，Ｔd
2，Ｔd3，・・・は、それぞれ、対応するドレイン線に
一端が接続され、且つ、電源ＶD に他端が接続される。
奇数番目のドレイン線選択用トランジスタＴd1，Ｔd3，
・・・のゲートは、ドレイン選択線ＤＳ0 に接続され
る。また、偶数番目のドレイン線選択用トランジスタＴ
d2，Ｔd4，・・・のゲートは、ドレイン選択線ＤＳ1 に
接続される。
2，Ｔd3，・・・は、それぞれ、対応するドレイン線に
一端が接続され、且つ、電源ＶD に他端が接続される。
奇数番目のドレイン線選択用トランジスタＴd1，Ｔd3，
・・・のゲートは、ドレイン選択線ＤＳ0 に接続され
る。また、偶数番目のドレイン線選択用トランジスタＴ
d2，Ｔd4，・・・のゲートは、ドレイン選択線ＤＳ1 に
接続される。
【００２８】ソース線選択用トランジスタＴs1，Ｔs2，
Ｔs3，・・・は、それぞれ、対応するソース線に一端が
接続され、対応する電源Ｖs1，Ｖs2，・・・に他端が接
続され、且つ、ソース選択線ＳＳ0 にゲートが接続され
る。
Ｔs3，・・・は、それぞれ、対応するソース線に一端が
接続され、対応する電源Ｖs1，Ｖs2，・・・に他端が接
続され、且つ、ソース選択線ＳＳ0 にゲートが接続され
る。
【００２９】図２は、マスクＲＯＭ１００の構造を概念
的に示す平面図である。また、図３は、図２のＡ−Ａ断
面図である。
的に示す平面図である。また、図３は、図２のＡ−Ａ断
面図である。
【００３０】半導体基板１０１には、ｎ+ 型拡散領域Ｎ
11〜Ｎpq（図２ではＮ11〜Ｎ42のみ示す）が形成されて
いる。図２に示したように、これらのｎ+ 型拡散領域Ｎ
11〜Ｎpqは、Ｘ字状に配列される。これらのｎ+ 型拡散
領域Ｎ11〜Ｎpqは、ＭＯＳトランジスタのソースもしく
はドレインとして機能する。
11〜Ｎpq（図２ではＮ11〜Ｎ42のみ示す）が形成されて
いる。図２に示したように、これらのｎ+ 型拡散領域Ｎ
11〜Ｎpqは、Ｘ字状に配列される。これらのｎ+ 型拡散
領域Ｎ11〜Ｎpqは、ＭＯＳトランジスタのソースもしく
はドレインとして機能する。
【００３１】ｎ+ 型拡散領域Ｎ11〜Ｎpqは、それぞれ、
隣接する４個のｎ+ 型拡散領域と対になってｎチャネル
型のメモリセルトランジスタＭ11〜Ｍmn（図２ではＭ11
〜Ｍ33のみ示す）を構成する。例えば、図２のｎ+ 型拡
散領域Ｎ21の場合、Ｎ11，Ｎ12，Ｎ31，Ｎ32と対になっ
て、４個のメモリセルトランジスタＭ11，Ｍ12，Ｍ21，
Ｍ22を構成する。但し、メモリセルブロックの周縁部に
配置されたｎ+ 型拡散領域は、近接するｎ+ 型拡散領域
が１個のみまたは２個のみとなるので、１個または２個
のＭＯＳトランジスタのみを構成することになる。
隣接する４個のｎ+ 型拡散領域と対になってｎチャネル
型のメモリセルトランジスタＭ11〜Ｍmn（図２ではＭ11
〜Ｍ33のみ示す）を構成する。例えば、図２のｎ+ 型拡
散領域Ｎ21の場合、Ｎ11，Ｎ12，Ｎ31，Ｎ32と対になっ
て、４個のメモリセルトランジスタＭ11，Ｍ12，Ｍ21，
Ｍ22を構成する。但し、メモリセルブロックの周縁部に
配置されたｎ+ 型拡散領域は、近接するｎ+ 型拡散領域
が１個のみまたは２個のみとなるので、１個または２個
のＭＯＳトランジスタのみを構成することになる。
【００３２】半導体基板１０１の表面には、ゲート絶縁
膜１０２を介して、ワード線Ｗ1 〜Ｗm （図２ではＷ1
〜Ｗ3 のみ示す）が形成される。これらのワード線Ｗ1
〜Ｗm は、そのまま、各ＭＯＳトランジスタのゲート電
極として機能する。上述したように、ｎ+ 型拡散領域Ｎ
11〜ＮpqはＸ字状に配列されるので、ワード線Ｗ1 〜Ｗ
m はＭ字状に形成されることになる。
膜１０２を介して、ワード線Ｗ1 〜Ｗm （図２ではＷ1
〜Ｗ3 のみ示す）が形成される。これらのワード線Ｗ1
〜Ｗm は、そのまま、各ＭＯＳトランジスタのゲート電
極として機能する。上述したように、ｎ+ 型拡散領域Ｎ
11〜ＮpqはＸ字状に配列されるので、ワード線Ｗ1 〜Ｗ
m はＭ字状に形成されることになる。
【００３３】各メモリセルトランジスタＭ11〜Ｍmnにお
いて、ドレインとして使用されるｎ + 型拡散領域（図２
ではＮ11，Ｎ12，Ｎ31，Ｎ32）と、ワード線Ｗ1 〜Ｗm
との間には、所定幅の隙間１０３が設けられる（図３参
照）。一方、ソースとして使用されるｎ+ 型拡散領域
（図２ではＮ21，Ｎ22，Ｎ41，Ｎ42）と、ワード線Ｗ1
〜Ｗm との間には、隙間１０３は設けられない。すなわ
ち、この実施の形態では、ｎ+ 型拡散領域とワード線と
の間に所定幅の隙間１０３を設けることによってオフセ
ット構造が形成され、この隙間１０３を設けないことに
よって非オフセット構造が形成される。
いて、ドレインとして使用されるｎ + 型拡散領域（図２
ではＮ11，Ｎ12，Ｎ31，Ｎ32）と、ワード線Ｗ1 〜Ｗm
との間には、所定幅の隙間１０３が設けられる（図３参
照）。一方、ソースとして使用されるｎ+ 型拡散領域
（図２ではＮ21，Ｎ22，Ｎ41，Ｎ42）と、ワード線Ｗ1
〜Ｗm との間には、隙間１０３は設けられない。すなわ
ち、この実施の形態では、ｎ+ 型拡散領域とワード線と
の間に所定幅の隙間１０３を設けることによってオフセ
ット構造が形成され、この隙間１０３を設けないことに
よって非オフセット構造が形成される。
【００３４】ワード線Ｗ1 〜Ｗm 直下の半導体領域１０
４および隙間１０３には、書き込みデータが「１」の場
合には不純物イオンが注入され、書き込みデータが
「０」の場合には不純物が注入されない。不純物注入が
なされたメモリセルトランジスタは動作しきい値が低く
なり、不純物注入がなされないメモリセルトランジスタ
は動作しきい値が高くなる。不純物イオンとしては、例
えば、リンイオン、ヒ素イオン、アンチモンイオンなど
が使用される。
４および隙間１０３には、書き込みデータが「１」の場
合には不純物イオンが注入され、書き込みデータが
「０」の場合には不純物が注入されない。不純物注入が
なされたメモリセルトランジスタは動作しきい値が低く
なり、不純物注入がなされないメモリセルトランジスタ
は動作しきい値が高くなる。不純物イオンとしては、例
えば、リンイオン、ヒ素イオン、アンチモンイオンなど
が使用される。
【００３５】半導体基板１０１の表面には、絶縁酸化膜
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成される。ソース線およびドレイン
線は、コンタクトホールＣ11〜Ｃmnを介して、対応する
各ｎ+ 型拡散領域に接続される。
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成される。ソース線およびドレイン
線は、コンタクトホールＣ11〜Ｃmnを介して、対応する
各ｎ+ 型拡散領域に接続される。
【００３６】次に、マスクＲＯＭ１００の動作につい
て、説明する。
て、説明する。
【００３７】以下、メモリセルトランジスタＭ11，Ｍ14
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
【００３８】メモリセルトランジスタＭ11，Ｍ14から記
憶データを読み出す場合、ワード線Ｗ1 、ドレイン選択
線ＤＳ0 を活性化し、且つ、ソース選択線ＳＳ0 を活性
化する。
憶データを読み出す場合、ワード線Ｗ1 、ドレイン選択
線ＤＳ0 を活性化し、且つ、ソース選択線ＳＳ0 を活性
化する。
【００３９】ドレイン選択線ＤＳ0 を活性化することに
より、奇数番目のドレイン選択用トランジスタＴd1，Ｔ
d3，・・・がオンし、したがって、奇数番目のドレイン
線Ｄ1 ，Ｄ3 ，・・・が活性化される。このため、これ
ら奇数番目のドレイン線Ｄ1，Ｄ3 ，・・・に接続され
たメモリセルトランジスタ（図１では１列目のメモリセ
ルトランジスタＭ11，Ｍ21，Ｍ31および４列目のメモリ
セルトランジスタＭ14，Ｍ24，Ｍ34）にドレイン電圧が
供給される。
より、奇数番目のドレイン選択用トランジスタＴd1，Ｔ
d3，・・・がオンし、したがって、奇数番目のドレイン
線Ｄ1 ，Ｄ3 ，・・・が活性化される。このため、これ
ら奇数番目のドレイン線Ｄ1，Ｄ3 ，・・・に接続され
たメモリセルトランジスタ（図１では１列目のメモリセ
ルトランジスタＭ11，Ｍ21，Ｍ31および４列目のメモリ
セルトランジスタＭ14，Ｍ24，Ｍ34）にドレイン電圧が
供給される。
【００４０】また、ソース選択線ＳＳ0 を活性化するこ
とにより、ソース選択用トランジスタＴs1，Ｔs2，・・
・がオンし、したがって、すべてのソース線Ｓ1 ，Ｓ2
，・・・には、低いソース電圧が印加される。
とにより、ソース選択用トランジスタＴs1，Ｔs2，・・
・がオンし、したがって、すべてのソース線Ｓ1 ，Ｓ2
，・・・には、低いソース電圧が印加される。
【００４１】さらに、ワード線Ｗ1 を活性化することに
より、第１列のメモリセルトランジスタＭ11，Ｍ12，Ｍ
13，Ｍ14，・・・にゲート電圧が供給される。
より、第１列のメモリセルトランジスタＭ11，Ｍ12，Ｍ
13，Ｍ14，・・・にゲート電圧が供給される。
【００４２】このように、ワード線Ｗ1 、ドレイン選択
線ＤＳ0 およびソース選択線ＳＳ0が活性化された場
合、メモリセルトランジスタＭ11，Ｍ14が選択される。
選択されたメモリセルトランジスタＭ11，Ｍ14には、所
定のゲート電圧、ドレイン電圧およびソース電圧が印加
されることになる。
線ＤＳ0 およびソース選択線ＳＳ0が活性化された場
合、メモリセルトランジスタＭ11，Ｍ14が選択される。
選択されたメモリセルトランジスタＭ11，Ｍ14には、所
定のゲート電圧、ドレイン電圧およびソース電圧が印加
されることになる。
【００４３】ここで、メモリセルトランジスタＭ11は、
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでも導通せず、このため、ドレイン電
流は流れない。
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでも導通せず、このため、ドレイン電
流は流れない。
【００４４】また、メモリセルトランジスタＭ14は、記
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分を超えてドレイン直下からチャネルへと広がる。一
方、ソースには低い電圧しか印加されていないが、非オ
フセット構造なので、ソース直下の空乏層はチャネルに
達する。このため、メモリセルトランジスタＭ14は、ソ
ース・ドレイン間に電流が流れる状態、すなわち導通状
態になる。
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分を超えてドレイン直下からチャネルへと広がる。一
方、ソースには低い電圧しか印加されていないが、非オ
フセット構造なので、ソース直下の空乏層はチャネルに
達する。このため、メモリセルトランジスタＭ14は、ソ
ース・ドレイン間に電流が流れる状態、すなわち導通状
態になる。
【００４５】一方、メモリセルトランジスタＭ12，Ｍ13
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
【００４６】このように、この実施の形態では、メモリ
セルトランジスタにオフセット構造（すなわち隙間１０
３の部分）を設けたので、ドレイン電圧が印加されたと
きにはドレイン直下の空乏層がチャネルまで広がるが、
ドレインがハイインピーダンス状態のときにはドレイン
直下の空乏層がチャネルまで達しない。すなわち、この
実施の形態では、このような空乏層の振る舞いが得られ
るように、隙間１０３の幅が設定される。
セルトランジスタにオフセット構造（すなわち隙間１０
３の部分）を設けたので、ドレイン電圧が印加されたと
きにはドレイン直下の空乏層がチャネルまで広がるが、
ドレインがハイインピーダンス状態のときにはドレイン
直下の空乏層がチャネルまで達しない。すなわち、この
実施の形態では、このような空乏層の振る舞いが得られ
るように、隙間１０３の幅が設定される。
【００４７】この実施の形態に係るマスクＲＯＭ１００
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、非選択メモリセルトランジスタＭ1
2，Ｍ13を介してソース線Ｓ1に流入することはない。こ
れにより、ソース線Ｓ1 の読み出しマージンの低下を防
止することができる。
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、非選択メモリセルトランジスタＭ1
2，Ｍ13を介してソース線Ｓ1に流入することはない。こ
れにより、ソース線Ｓ1 の読み出しマージンの低下を防
止することができる。
【００４８】また、非選択メモリセルトランジスタＭ1
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
【００４９】第２の実施の形態
次に、第２の実施の形態に係る読み出し専用不揮発性メ
モリについて、マスクＲＯＭの場合を例に採り、図４を
用いて説明する。
モリについて、マスクＲＯＭの場合を例に採り、図４を
用いて説明する。
【００５０】この実施の形態に係るマスクＲＯＭ４００
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ４００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ４００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
【００５１】この実施の形態に係るマスクＲＯＭ４００
は、ＬＤＤ(Lightly Doped Drain)構造の有無によって
非オフセット構造／オフセット構造を形成している点
で、上述の第１の実施の形態と異なる。
は、ＬＤＤ(Lightly Doped Drain)構造の有無によって
非オフセット構造／オフセット構造を形成している点
で、上述の第１の実施の形態と異なる。
【００５２】図４は、この実施の形態に係るマスクＲＯ
Ｍ４００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
Ｍ４００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
【００５３】各メモリセルトランジスタＭ11〜Ｍmnにお
いて、ソースとして使用されるｎ+型拡散領域（図２の
Ｎ21，Ｎ22，Ｎ41，Ｎ42参照）とワード線Ｗ1 〜Ｗm と
の間、および、ドレインとして使用されるｎ+ 型拡散領
域（図２のＮ11，Ｎ12，Ｎ31，Ｎ32参照）とワード線Ｗ
1 〜Ｗm との間には、それぞれ、所定幅の隙間が形成さ
れる。そして、ソース側の隙間にはＬＤＤ４０１が形成
され、ドレイン側の隙間４０２には何も形成されない。
すなわち、この実施の形態では、ｎ+ 型拡散領域Ｎ11〜
Ｎpqとワード線Ｗ1 〜Ｗm との間の隙間にＬＤＤ４０１
を設けないことによってオフセット構造が形成され、こ
の隙間にＬＤＤ４０１を設けることによって非オフセッ
ト構造が形成される。
いて、ソースとして使用されるｎ+型拡散領域（図２の
Ｎ21，Ｎ22，Ｎ41，Ｎ42参照）とワード線Ｗ1 〜Ｗm と
の間、および、ドレインとして使用されるｎ+ 型拡散領
域（図２のＮ11，Ｎ12，Ｎ31，Ｎ32参照）とワード線Ｗ
1 〜Ｗm との間には、それぞれ、所定幅の隙間が形成さ
れる。そして、ソース側の隙間にはＬＤＤ４０１が形成
され、ドレイン側の隙間４０２には何も形成されない。
すなわち、この実施の形態では、ｎ+ 型拡散領域Ｎ11〜
Ｎpqとワード線Ｗ1 〜Ｗm との間の隙間にＬＤＤ４０１
を設けないことによってオフセット構造が形成され、こ
の隙間にＬＤＤ４０１を設けることによって非オフセッ
ト構造が形成される。
【００５４】ワード線Ｗ1 〜Ｗm 直下の半導体領域１０
４および隙間４０１には、書き込みデータが「１」の場
合には、第１の実施の形態と同様の不純物イオンが注入
され、書き込みデータが「０」の場合には不純物が注入
されない。不純物注入がなされたメモリセルトランジス
タは動作しきい値が低くなり、不純物注入がなされない
メモリセルトランジスタは動作しきい値が高くなる。
４および隙間４０１には、書き込みデータが「１」の場
合には、第１の実施の形態と同様の不純物イオンが注入
され、書き込みデータが「０」の場合には不純物が注入
されない。不純物注入がなされたメモリセルトランジス
タは動作しきい値が低くなり、不純物注入がなされない
メモリセルトランジスタは動作しきい値が高くなる。
【００５５】半導体基板１０１の表面には、絶縁酸化膜
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
【００５６】次に、マスクＲＯＭ４００の動作につい
て、説明する。
て、説明する。
【００５７】以下、メモリセルトランジスタＭ11，Ｍ14
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
【００５８】第１の実施の形態と同様、ワード線Ｗ1 、
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
【００５９】ここで、メモリセルトランジスタＭ11は、
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
【００６０】また、メモリセルトランジスタＭ14は、記
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（隙間４０２）を超えてドレイン直下からチャネル
へと広がる。一方、ソースには低い電圧しか印加されて
いないが、非オフセット構造なので（すなわちＬＤＤ４
０１が形成されているので）、ソース直下の空乏層はチ
ャネルに達する。このため、メモリセルトランジスタＭ
14は、ソース・ドレイン間に電流が流れる状態、すなわ
ち導通状態になる。
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（隙間４０２）を超えてドレイン直下からチャネル
へと広がる。一方、ソースには低い電圧しか印加されて
いないが、非オフセット構造なので（すなわちＬＤＤ４
０１が形成されているので）、ソース直下の空乏層はチ
ャネルに達する。このため、メモリセルトランジスタＭ
14は、ソース・ドレイン間に電流が流れる状態、すなわ
ち導通状態になる。
【００６１】一方、メモリセルトランジスタＭ12，Ｍ13
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
【００６２】このように、この実施の形態でも、第１の
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわち隙間４０２）を設けたので、ドレイン
電圧が印加されたときにはドレイン直下の空乏層がチャ
ネルまで広がるが、ドレインがハイインピーダンス状態
のときにはドレイン直下の空乏層がチャネルまで達しな
い。
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわち隙間４０２）を設けたので、ドレイン
電圧が印加されたときにはドレイン直下の空乏層がチャ
ネルまで広がるが、ドレインがハイインピーダンス状態
のときにはドレイン直下の空乏層がチャネルまで達しな
い。
【００６３】この実施の形態に係るマスクＲＯＭ４００
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
【００６４】また、非選択メモリセルトランジスタＭ1
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
【００６５】第３の実施の形態
次に、第３の実施の形態に係る読み出し専用不揮発性メ
モリについて、マスクＲＯＭの場合を例に採り、図５を
用いて説明する。
モリについて、マスクＲＯＭの場合を例に採り、図５を
用いて説明する。
【００６６】この実施の形態に係るマスクＲＯＭ５００
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ５００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ５００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
【００６７】この実施の形態に係るマスクＲＯＭ５００
は、トレンチの有無によってオフセット構造／非オフセ
ット構造を形成している点で、上述の第１の実施の形態
と異なる。
は、トレンチの有無によってオフセット構造／非オフセ
ット構造を形成している点で、上述の第１の実施の形態
と異なる。
【００６８】図５は、この実施の形態に係るマスクＲＯ
Ｍ５００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
Ｍ５００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
【００６９】各メモリセルトランジスタＭ11〜Ｍmnにお
いて、ドレインとして使用されるｎ + 型拡散領域（図２
のＮ11，Ｎ12，Ｎ31，Ｎ32参照）には、ワード線Ｗ1 〜
Ｗmとの対向面に、トレンチ５０１が形成される。一
方、ソースとして使用されるｎ + 型拡散領域（図２のＮ
21，Ｎ22，Ｎ41，Ｎ42参照）には、トレンチは形成され
ない。すなわち、この実施の形態では、トレンチ５０１
を設けることによってオフセット構造が形成され、トレ
ンチを設けないことによって非オフセット構造が形成さ
れる。なお、ソースとして使用されるｎ+ 型拡散領域と
ワード線との間、および、ドレインとして使用されるｎ
+ 型拡散領域とワード線との間には、隙間は形成されな
い。
いて、ドレインとして使用されるｎ + 型拡散領域（図２
のＮ11，Ｎ12，Ｎ31，Ｎ32参照）には、ワード線Ｗ1 〜
Ｗmとの対向面に、トレンチ５０１が形成される。一
方、ソースとして使用されるｎ + 型拡散領域（図２のＮ
21，Ｎ22，Ｎ41，Ｎ42参照）には、トレンチは形成され
ない。すなわち、この実施の形態では、トレンチ５０１
を設けることによってオフセット構造が形成され、トレ
ンチを設けないことによって非オフセット構造が形成さ
れる。なお、ソースとして使用されるｎ+ 型拡散領域と
ワード線との間、および、ドレインとして使用されるｎ
+ 型拡散領域とワード線との間には、隙間は形成されな
い。
【００７０】ワード線Ｗ1 〜Ｗm 直下の半導体領域１０
４には、書き込みデータが「１」の場合には、第１の実
施の形態と同様の不純物イオンが注入され、書き込みデ
ータが「０」の場合には不純物が注入されない。不純物
注入がなされたメモリセルトランジスタは動作しきい値
が低くなり、不純物注入がなされないメモリセルトラン
ジスタは動作しきい値が高くなる。
４には、書き込みデータが「１」の場合には、第１の実
施の形態と同様の不純物イオンが注入され、書き込みデ
ータが「０」の場合には不純物が注入されない。不純物
注入がなされたメモリセルトランジスタは動作しきい値
が低くなり、不純物注入がなされないメモリセルトラン
ジスタは動作しきい値が高くなる。
【００７１】半導体基板１０１の表面には、絶縁酸化膜
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
【００７２】次に、マスクＲＯＭ５００の動作につい
て、説明する。
て、説明する。
【００７３】以下、メモリセルトランジスタＭ11，Ｍ14
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
【００７４】第１の実施の形態と同様、ワード線Ｗ1 、
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
【００７５】ここで、メモリセルトランジスタＭ11は、
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
【００７６】また、メモリセルトランジスタＭ14は、記
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（トレンチ５０１）を超えてドレイン直下からチャ
ネルへと広がる。一方、ソースには低い電圧しか印加さ
れていないが、非オフセット構造なので（すなわちトレ
ンチが形成されていないので）、ソース直下の空乏層は
チャネルに達する。このため、メモリセルトランジスタ
Ｍ14は、ソース・ドレイン間に電流が流れる状態、すな
わち導通状態になる。
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（トレンチ５０１）を超えてドレイン直下からチャ
ネルへと広がる。一方、ソースには低い電圧しか印加さ
れていないが、非オフセット構造なので（すなわちトレ
ンチが形成されていないので）、ソース直下の空乏層は
チャネルに達する。このため、メモリセルトランジスタ
Ｍ14は、ソース・ドレイン間に電流が流れる状態、すな
わち導通状態になる。
【００７７】一方、メモリセルトランジスタＭ12，Ｍ13
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
【００７８】このように、この実施の形態でも、第１の
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわちトレンチ５０１）を設けたので、ドレ
イン電圧が印加されたときにはドレイン直下の空乏層が
チャネルまで広がるが、ドレインがハイインピーダンス
状態のときにはドレイン直下の空乏層がチャネルまで達
しない。
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわちトレンチ５０１）を設けたので、ドレ
イン電圧が印加されたときにはドレイン直下の空乏層が
チャネルまで広がるが、ドレインがハイインピーダンス
状態のときにはドレイン直下の空乏層がチャネルまで達
しない。
【００７９】この実施の形態に係るマスクＲＯＭ５００
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
【００８０】また、非選択メモリセルトランジスタＭ1
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
【００８１】第４の実施の形態
次に、第４の実施の形態に係る読み出し専用不揮発性メ
モリについて、マスクＲＯＭの場合を例に採り、図６を
用いて説明する。
モリについて、マスクＲＯＭの場合を例に採り、図６を
用いて説明する。
【００８２】この実施の形態に係るマスクＲＯＭ６００
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ６００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ６００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
【００８３】この実施の形態に係るマスクＲＯＭ６００
は、ｐ+ 不純物注入領域の有無によってオフセット構造
／非オフセット構造を形成している点で、上述の第１の
実施の形態と異なる。
は、ｐ+ 不純物注入領域の有無によってオフセット構造
／非オフセット構造を形成している点で、上述の第１の
実施の形態と異なる。
【００８４】図６は、この実施の形態に係るマスクＲＯ
Ｍ６００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
Ｍ６００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
【００８５】各メモリセルトランジスタＭ11〜Ｍmnにお
いて、ドレインとして使用されるｎ + 型拡散領域（図２
のＮ11，Ｎ12，Ｎ31，Ｎ32参照）には、ワード線Ｗ1 〜
Ｗmとの対向面に、ｐ+ 不純物注入領域６０１が形成さ
れる。一方、ソースとして使用されるｎ+ 型拡散領域
（図２のＮ21，Ｎ22，Ｎ41，Ｎ42参照）には、ｐ+ 不純
物注入領域は形成されない。すなわち、この実施の形態
では、ｐ+ 不純物注入領域６０１を設けることによって
オフセット構造が形成され、ｐ+ 不純物注入領域を設け
ないことによって非オフセット構造が形成される。な
お、ソースとして使用されるｎ+ 型拡散領域とワード線
との間、および、ドレインとして使用されるｎ+ 型拡散
領域とワード線との間には、隙間は形成されない。
いて、ドレインとして使用されるｎ + 型拡散領域（図２
のＮ11，Ｎ12，Ｎ31，Ｎ32参照）には、ワード線Ｗ1 〜
Ｗmとの対向面に、ｐ+ 不純物注入領域６０１が形成さ
れる。一方、ソースとして使用されるｎ+ 型拡散領域
（図２のＮ21，Ｎ22，Ｎ41，Ｎ42参照）には、ｐ+ 不純
物注入領域は形成されない。すなわち、この実施の形態
では、ｐ+ 不純物注入領域６０１を設けることによって
オフセット構造が形成され、ｐ+ 不純物注入領域を設け
ないことによって非オフセット構造が形成される。な
お、ソースとして使用されるｎ+ 型拡散領域とワード線
との間、および、ドレインとして使用されるｎ+ 型拡散
領域とワード線との間には、隙間は形成されない。
【００８６】ワード線Ｗ1 〜Ｗm 直下の半導体領域１０
４には、書き込みデータが「１」の場合には、第１の実
施の形態と同様の不純物イオンが注入され、書き込みデ
ータが「０」の場合には不純物が注入されない。不純物
注入がなされたメモリセルトランジスタは動作しきい値
が低くなり、不純物注入がなされないメモリセルトラン
ジスタは動作しきい値が高くなる。
４には、書き込みデータが「１」の場合には、第１の実
施の形態と同様の不純物イオンが注入され、書き込みデ
ータが「０」の場合には不純物が注入されない。不純物
注入がなされたメモリセルトランジスタは動作しきい値
が低くなり、不純物注入がなされないメモリセルトラン
ジスタは動作しきい値が高くなる。
【００８７】半導体基板１０１の表面には、絶縁酸化膜
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
【００８８】次に、マスクＲＯＭ６００の動作につい
て、説明する。
て、説明する。
【００８９】以下、メモリセルトランジスタＭ11，Ｍ14
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
【００９０】第１の実施の形態と同様、ワード線Ｗ1 、
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
【００９１】ここで、メモリセルトランジスタＭ11は、
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
【００９２】また、メモリセルトランジスタＭ14は、記
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（ｐ+ 不純物注入領域６０１）を超えてドレイン直
下からチャネルへと広がる。一方、ソースには低い電圧
しか印加されていないが、非オフセット構造なので（す
なわちｐ+ 不純物注入領域が形成されていないので）、
ソース直下の空乏層はチャネルに達する。このため、メ
モリセルトランジスタＭ14は、ソース・ドレイン間に電
流が流れる状態、すなわち導通状態になる。
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（ｐ+ 不純物注入領域６０１）を超えてドレイン直
下からチャネルへと広がる。一方、ソースには低い電圧
しか印加されていないが、非オフセット構造なので（す
なわちｐ+ 不純物注入領域が形成されていないので）、
ソース直下の空乏層はチャネルに達する。このため、メ
モリセルトランジスタＭ14は、ソース・ドレイン間に電
流が流れる状態、すなわち導通状態になる。
【００９３】一方、メモリセルトランジスタＭ12，Ｍ13
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
【００９４】このように、この実施の形態でも、第１の
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわちｐ+ 不純物注入領域６０１）を設けた
ので、ドレイン電圧が印加されたときにはドレイン直下
の空乏層がチャネルまで広がるが、ドレインがハイイン
ピーダンス状態のときにはドレイン直下の空乏層がチャ
ネルまで達しない。
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわちｐ+ 不純物注入領域６０１）を設けた
ので、ドレイン電圧が印加されたときにはドレイン直下
の空乏層がチャネルまで広がるが、ドレインがハイイン
ピーダンス状態のときにはドレイン直下の空乏層がチャ
ネルまで達しない。
【００９５】この実施の形態に係るマスクＲＯＭ６００
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
【００９６】また、非選択メモリセルトランジスタＭ1
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
【００９７】第５の実施の形態
次に、第５の実施の形態に係る読み出し専用不揮発性メ
モリについて、マスクＲＯＭの場合を例に採り、図７を
用いて説明する。
モリについて、マスクＲＯＭの場合を例に採り、図７を
用いて説明する。
【００９８】この実施の形態に係るマスクＲＯＭ７００
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ７００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
の回路構成は、第１の実施の形態（図１（Ａ）参照）と
同様である。また、マスクＲＯＭ７００の平面的な構造
も、第１の実施の形態（図２参照）とほぼ同様である。
【００９９】この実施の形態に係るマスクＲＯＭ７００
は、データ書き込みの際に高抵抗領域を設けることによ
ってオフセット構造を形成する点で、上述の第１の実施
の形態と異なる。
は、データ書き込みの際に高抵抗領域を設けることによ
ってオフセット構造を形成する点で、上述の第１の実施
の形態と異なる。
【０１００】図７は、この実施の形態に係るマスクＲＯ
Ｍ７００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
Ｍ７００の構造を概念的に示す断面図であり、図２のＡ
−Ａ断面に相当する。
【０１０１】第１〜第４の実施の形態と同様、ワード線
Ｗ1 〜Ｗm 直下の半導体領域１０４には、書き込みデー
タが「１」の場合には不純物イオンが注入される。この
実施の形態では、領域１０４に不純物を注入する際に、
ドレイン近傍の所定幅の領域には不純物を注入しない。
これにより、ドレイン近傍に、高抵抗領域７０１が形成
される。一方、ソース近傍の領域には不純物が注入さ
れ、したがって、高抵抗領域は形成されない。すなわ
ち、この実施の形態では、高抵抗領域７０１を設けるこ
とによってオフセット構造が形成され、高抵抗領域を設
けないことによって非オフセット構造が形成される。
Ｗ1 〜Ｗm 直下の半導体領域１０４には、書き込みデー
タが「１」の場合には不純物イオンが注入される。この
実施の形態では、領域１０４に不純物を注入する際に、
ドレイン近傍の所定幅の領域には不純物を注入しない。
これにより、ドレイン近傍に、高抵抗領域７０１が形成
される。一方、ソース近傍の領域には不純物が注入さ
れ、したがって、高抵抗領域は形成されない。すなわ
ち、この実施の形態では、高抵抗領域７０１を設けるこ
とによってオフセット構造が形成され、高抵抗領域を設
けないことによって非オフセット構造が形成される。
【０１０２】なお、第１〜第４の実施の形態と同様、書
き込みデータが「０」の場合には、不純物は注入されな
い。したがって、半導体領域１０４の全域が、高抵抗に
なる。
き込みデータが「０」の場合には、不純物は注入されな
い。したがって、半導体領域１０４の全域が、高抵抗に
なる。
【０１０３】半導体基板１０１の表面には、絶縁酸化膜
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
１０５が形成される。さらに、絶縁酸化膜１０５の表面
には、ソース線Ｓ1 ，Ｓ2 ，・・・、ドレイン線Ｄ1 ，
Ｄ2，・・・等が形成され、コンタクトホールＣ11〜Ｃm
nを介して、対応する各ｎ+型拡散領域に接続される。
【０１０４】次に、マスクＲＯＭ７００の動作につい
て、説明する。
て、説明する。
【０１０５】以下、メモリセルトランジスタＭ11，Ｍ14
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
の記憶値を読み出す場合を例に採って説明する。以下の
説明では、メモリセルトランジスタＭ11の記憶値が
「０」であり且つメモリセルトランジスタＭ12，Ｍ13，
Ｍ14の記憶値が「１」であるとする。
【０１０６】第１の実施の形態と同様、ワード線Ｗ1 、
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
ドレイン選択線ＤＳ0 およびソース選択線ＳＳ0 が活性
化された場合には、メモリセルトランジスタＭ11，Ｍ14
が選択される。選択されたメモリセルトランジスタＭ1
1，Ｍ14には、所定のゲート電圧、ドレイン電圧および
ソース電圧が印加されることになる。
【０１０７】ここで、メモリセルトランジスタＭ11は、
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
記憶値が「０」であり、したがって、動作しきい値Ｖt
が高い。このため、このメモリセルトランジスタＭ11
は、所定のゲート電圧、ドレイン電圧およびソース電圧
が印加されたときでもオンせず、このため、ドレイン電
流は流れない。
【０１０８】また、メモリセルトランジスタＭ14は、記
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（高抵抗領域７０１）を超えてドレイン直下からチ
ャネルへと広がる。一方、ソースには低い電圧しか印加
されていないが、非オフセット構造なので（すなわち高
抵抗領域が形成されていないので）、ソース直下の空乏
層はチャネルに達する。このため、メモリセルトランジ
スタＭ14は、ソース・ドレイン間に電流が流れる状態、
すなわち導通状態になる。
憶値が「１」であり、したがって、動作しきい値Ｖt が
低い。この場合、所定のゲート電圧およびドレイン電圧
が印加されると、ドレイン近傍の空乏層は、オフセット
部分（高抵抗領域７０１）を超えてドレイン直下からチ
ャネルへと広がる。一方、ソースには低い電圧しか印加
されていないが、非オフセット構造なので（すなわち高
抵抗領域が形成されていないので）、ソース直下の空乏
層はチャネルに達する。このため、メモリセルトランジ
スタＭ14は、ソース・ドレイン間に電流が流れる状態、
すなわち導通状態になる。
【０１０９】一方、メモリセルトランジスタＭ12，Ｍ13
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
も、記憶値が「１」であり、したがって、動作しきい値
Ｖt が低い。但し、メモリセルトランジスタＭ12，Ｍ13
は、所定のゲート電圧およびソース電圧は印加されてい
るものの、ドレインはハイインピーダンス状態になって
いる。この場合、ドレイン近傍の空乏層は、オフセット
部分を超えてチャネルへ達することができない。このた
め、メモリセルトランジスタＭ12，Ｍ13は、ソース・ド
レイン間に電流が流れない状態、すなわち非導通状態に
なる。
【０１１０】このように、この実施の形態でも、第１の
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわち高抵抗領域７０１）を設けたので、ド
レイン電圧が印加されたときにはドレイン直下の空乏層
がチャネルまで広がるが、ドレインがハイインピーダン
ス状態のときにはドレイン直下の空乏層がチャネルまで
達しない。
実施の形態と同様、メモリセルトランジスタにオフセッ
ト構造（すなわち高抵抗領域７０１）を設けたので、ド
レイン電圧が印加されたときにはドレイン直下の空乏層
がチャネルまで広がるが、ドレインがハイインピーダン
ス状態のときにはドレイン直下の空乏層がチャネルまで
達しない。
【０１１１】この実施の形態に係るマスクＲＯＭ７００
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
では、非選択メモリセルトランジスタＭ12，Ｍ13が完全
にオフする。したがって、メモリセルトランジスタＭ14
のドレイン電流が、メモリセルトランジスタＭ12，Ｍ13
を介してソース線Ｓ1 に流入することはない。これによ
り、ソース線Ｓ1 の読み出しマージンの低下を防止する
ことができる。
【０１１２】また、非選択メモリセルトランジスタＭ1
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
2，Ｍ13が完全にオフすることにより、非選択のドレイ
ン線Ｄ2 の寄生容量に蓄積された電荷がソース線Ｓ1 に
流入することもない。したがって、メモリセルトランジ
スタＭ11の記憶値を読み出す際に、予め寄生容量に蓄積
された電荷をディスチャージする必要がないので、読み
出し速度を向上させることができる。
【０１１３】以上説明した第１〜第５の実施の形態で
は、それぞれの選択メモリセルトランジスタＭ11，Ｍ14
の間に２個の非選択メモリセルトランジスタＭ12，Ｍ13
が配置される場合を例に採って説明した。しかしなが
ら、非選択メモリセルトランジスタが１個である場合や
３個以上である場合にも、この発明を適用することがで
きる。
は、それぞれの選択メモリセルトランジスタＭ11，Ｍ14
の間に２個の非選択メモリセルトランジスタＭ12，Ｍ13
が配置される場合を例に採って説明した。しかしなが
ら、非選択メモリセルトランジスタが１個である場合や
３個以上である場合にも、この発明を適用することがで
きる。
【０１１４】また、第１〜第５の実施の形態では、ｐ型
半導体基板にｎチャネル型のメモリセルトランジスタを
形成した場合を例に採って説明した。しかし、ｎ型半導
体基板にｐチャネル型のメモリセルトランジスタを形成
してなる読み出し専用不揮発性メモリにも、この発明を
適用することができる。さらに、ｐ型半導体基板に設け
られたｎウェルにｐチャネル型のメモリセルトランジス
タを形成した場合や、ｎ型半導体基板に設けられたｐウ
ェルにｎチャネル型のメモリセルトランジスタを形成し
た場合にも、この発明を適用することができる。
半導体基板にｎチャネル型のメモリセルトランジスタを
形成した場合を例に採って説明した。しかし、ｎ型半導
体基板にｐチャネル型のメモリセルトランジスタを形成
してなる読み出し専用不揮発性メモリにも、この発明を
適用することができる。さらに、ｐ型半導体基板に設け
られたｎウェルにｐチャネル型のメモリセルトランジス
タを形成した場合や、ｎ型半導体基板に設けられたｐウ
ェルにｎチャネル型のメモリセルトランジスタを形成し
た場合にも、この発明を適用することができる。
【０１１５】加えて、第１〜第５の実施の形態では、通
常のバルク型トランジスタを採用した場合を説明した
が、ＳＯＩ(Silicon On Insulater)型のトランジスタを
採用した場合にも、この発明を適用することができる。
常のバルク型トランジスタを採用した場合を説明した
が、ＳＯＩ(Silicon On Insulater)型のトランジスタを
採用した場合にも、この発明を適用することができる。
【０１１６】
【発明の効果】以上詳細に説明したように、この発明に
よれば、非選択トランジスタに流れる電流を抑えること
ができる読み出し専用不揮発性メモリを提供することが
できる。
よれば、非選択トランジスタに流れる電流を抑えること
ができる読み出し専用不揮発性メモリを提供することが
できる。
【図１】（Ａ）は、第１の実施の形態に係る読み出し専
用不揮発性メモリの回路図である。（Ｂ）は（Ａ）で用
いたトランジスタ記号の意味を説明するための図であ
る。
用不揮発性メモリの回路図である。（Ｂ）は（Ａ）で用
いたトランジスタ記号の意味を説明するための図であ
る。
【図２】第１の実施の形態に係る読み出し専用不揮発性
メモリの構造を概念的に示す平面図である。
メモリの構造を概念的に示す平面図である。
【図３】第１の実施の形態に係る読み出し専用不揮発性
メモリの構造を概念的に示す断面図である。
メモリの構造を概念的に示す断面図である。
【図４】第２の実施の形態に係る読み出し専用不揮発性
メモリの構造を概念的に示す断面図である。
メモリの構造を概念的に示す断面図である。
【図５】第３の実施の形態に係る読み出し専用不揮発性
メモリの構造を概念的に示す断面図である。
メモリの構造を概念的に示す断面図である。
【図６】第４の実施の形態に係る読み出し専用不揮発性
メモリの構造を概念的に示す断面図である。
メモリの構造を概念的に示す断面図である。
【図７】第５の実施の形態に係る読み出し専用不揮発性
メモリの構造を概念的に示す断面図である。
メモリの構造を概念的に示す断面図である。
【図８】従来の読み出し専用不揮発性メモリの回路図で
ある。
ある。
【図９】従来の読み出し専用不揮発性メモリの回路図で
ある。
ある。
１００ マスクＲＯＭ
１１０ メモリセルブロック
Ｗ1 ，Ｗ2 ，・・・ ワード線
Ｄ1 ，Ｄ2 ，・・・ ドレイン線
Ｓ1 ，Ｓ2 ，・・・ ソース線
Ｔd1，Ｔd2，Ｔd3，・・・ ドレイン線選択用トランジ
スタ ＤＳ0 ，ＤＳ1 ドレイン選択線 ＳＳ0 ソース選択線 Ｔs1，Ｔs2，・・・ ソース線選択用トランジスタ
スタ ＤＳ0 ，ＤＳ1 ドレイン選択線 ＳＳ0 ソース選択線 Ｔs1，Ｔs2，・・・ ソース線選択用トランジスタ
Claims (6)
- 【請求項１】 マトリクス状に配置され、且つ、同一行
内でソース拡散領域どうしおよびドレイン拡散領域どう
しがそれぞれ対向するように配置された、複数個のメモ
リセルトランジスタと、 同一行に属する前記メモリセルトランジスタのゲート電
極に共通接続された、複数本の行選択線と、 対向する２列の前記ドレイン拡散領域にそれぞれ共通接
続された、複数本のドレイン線と、 対向する２列の前記ソース拡散領域にそれぞれ共通接続
された、複数本のソース線と、 それぞれの前記メモリセルトランジスタの前記ゲート電
極と前記ドレイン拡散領域との間にそれぞれ形成され
た、オフセット構造と、 それぞれの前記メモリセルトランジスタの前記ゲート電
極と前記ソース拡散領域との間にそれぞれ形成された、
非オフセット構造と、 を備えることを特徴とする読み出し専用不揮発性メモ
リ。 - 【請求項２】 前記ドレイン拡散領域と前記ゲート電極
との間に所定間隔の隙間を形成することによって前記オ
フセット構造が形成され、且つ、前記ソース拡散領域と
前記ゲート電極との間の前記隙間を形成しないことによ
って前記非オフセット構造が形成されたことを特徴とす
る請求項１に記載の読み出し専用不揮発性メモリ。 - 【請求項３】 前記ドレイン拡散領域と前記ゲート電極
との間にＬＤＤ領域を設けないことによって前記オフセ
ット構造が形成され、且つ、前記ソース拡散領域と前記
ゲート電極との間にＬＤＤ領域を設けることによって前
記非オフセット構造が形成されたことを特徴とする請求
項１に記載の読み出し専用不揮発性メモリ。 - 【請求項４】 前記ドレイン拡散領域と前記ゲート電極
との間にトレンチを設けることによって前記オフセット
構造が形成され、且つ、前記ソース拡散領域と前記ゲー
ト電極との間にトレンチを設けないことによって前記非
オフセット構造が形成されたことを特徴とする請求項１
に記載の読み出し専用不揮発性メモリ。 - 【請求項５】 前記ドレイン拡散領域と前記ゲート電極
との対向面近傍に逆導電型の不純物を拡散させることに
よって前記オフセット構造が形成され、且つ、前記ソー
ス拡散領域と前記ゲート電極との対向面近傍に逆導電型
の不純物を拡散させないことによって前記非オフセット
構造が形成されたことを特徴とする請求項１に記載の読
み出し専用不揮発性メモリ。 - 【請求項６】 前記ドレイン拡散領域と前記ゲート電極
との対向面近傍にデータ書き込みのためのイオン導入を
行わないことによって前記オフセット構造が形成され、
且つ、前記ソース拡散領域と前記ゲート電極との対向面
近傍にデータ書き込みのためのイオン導入を行うことに
よって前記非オフセット構造が形成されたことを特徴と
する請求項１に記載の読み出し専用不揮発性メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001282613A JP2003092365A (ja) | 2001-09-18 | 2001-09-18 | 読み出し専用不揮発性メモリ |
| US10/077,957 US6611457B2 (en) | 2001-09-18 | 2002-02-20 | Read-only nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001282613A JP2003092365A (ja) | 2001-09-18 | 2001-09-18 | 読み出し専用不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092365A true JP2003092365A (ja) | 2003-03-28 |
Family
ID=19106242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001282613A Withdrawn JP2003092365A (ja) | 2001-09-18 | 2001-09-18 | 読み出し専用不揮発性メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6611457B2 (ja) |
| JP (1) | JP2003092365A (ja) |
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| JP5028007B2 (ja) * | 2005-12-01 | 2012-09-19 | ラピスセミコンダクタ株式会社 | 不揮発性記憶装置およびその書込み方法 |
| US7345917B2 (en) * | 2005-12-05 | 2008-03-18 | Macronix International Co., Ltd. | Non-volatile memory package and method of reading stored data from a non-volatile memory array |
| US8667604B2 (en) * | 2007-09-13 | 2014-03-04 | Microsoft Corporation | Protection of software on portable medium |
| CN105374402A (zh) * | 2014-08-29 | 2016-03-02 | 展讯通信（上海）有限公司 | 降低存储阵列功耗的方法及装置、存储阵列的外围电路 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5320777A (en) | 1976-08-10 | 1978-02-25 | Matsushita Electric Ind Co Ltd | Insulated gate field effect transistor |
| JPS62194662A (ja) | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH02355A (ja) | 1987-12-15 | 1990-01-05 | Seiko Epson Corp | 半導体記憶装置 |
| JPH031396A (ja) | 1989-05-29 | 1991-01-08 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書込み及び消去方法 |
| JPH0319372A (ja) | 1989-06-16 | 1991-01-28 | Seiko Epson Corp | 半導体装置 |
| JP2612969B2 (ja) | 1991-02-08 | 1997-05-21 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH0555560A (ja) | 1991-08-23 | 1993-03-05 | Fujitsu Ltd | 半導体装置 |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
| JP3426424B2 (ja) | 1994-09-09 | 2003-07-14 | 新日本製鐵株式会社 | 半導体記憶装置及びその製造方法 |
| JP3337578B2 (ja) | 1994-11-29 | 2002-10-21 | 三菱電機システムエル・エス・アイ・デザイン株式会社 | 半導体装置およびその製造方法 |
| JP2679673B2 (ja) | 1995-04-20 | 1997-11-19 | 日本電気株式会社 | 半導体記憶装置 |
| KR100207504B1 (ko) | 1996-03-26 | 1999-07-15 | 윤종용 | 불휘발성 메모리소자, 그 제조방법 및 구동방법 |
| JP4004103B2 (ja) * | 1997-07-01 | 2007-11-07 | 日本テキサス・インスツルメンツ株式会社 | マスクｒｏｍ |
| US5889711A (en) * | 1997-10-27 | 1999-03-30 | Macronix International Co., Ltd. | Memory redundancy for high density memory |
| JP3506668B2 (ja) * | 2000-11-17 | 2004-03-15 | 沖電気工業株式会社 | 読み出し専用不揮発性メモリの製造方法 |
-
2001
- 2001-09-18 JP JP2001282613A patent/JP2003092365A/ja not_active Withdrawn
-
2002
- 2002-02-20 US US10/077,957 patent/US6611457B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US20030053336A1 (en) | 2003-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20081202 |