CN105374402A - 降低存储阵列功耗的方法及装置、存储阵列的外围电路 - Google Patents

降低存储阵列功耗的方法及装置、存储阵列的外围电路 Download PDF

Info

Publication number
CN105374402A
CN105374402A CN201410437688.XA CN201410437688A CN105374402A CN 105374402 A CN105374402 A CN 105374402A CN 201410437688 A CN201410437688 A CN 201410437688A CN 105374402 A CN105374402 A CN 105374402A
Authority
CN
China
Prior art keywords
transistor
bit line
storage array
control module
ground connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410437688.XA
Other languages
English (en)
Inventor
于跃
王林
黄瑞锋
吴守道
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spreadtrum Communications Shanghai Co Ltd
Original Assignee
Spreadtrum Communications Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spreadtrum Communications Shanghai Co Ltd filed Critical Spreadtrum Communications Shanghai Co Ltd
Priority to CN201410437688.XA priority Critical patent/CN105374402A/zh
Publication of CN105374402A publication Critical patent/CN105374402A/zh
Pending legal-status Critical Current

Links

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种降低存储阵列功耗的方法及装置、存储阵列的外围电路，所述方法包括：判断位线是否被位线解码电路选中；当确定所述位线是所述位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元打开；当确定所述位线非位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元断开。上述的方案可以有效降低只读存储单元的静态功耗和动态功耗。

Description

降低存储阵列功耗的方法及装置、存储阵列的外围电路
技术领域
本发明涉及存储技术领域，特别是涉及一种降低存储阵列功耗的方法及装置、存储阵列的外围电路。
背景技术
只读存储器(Read-OnlyMemory，ROM)，是一种只能读出事先所存数据的固态半导体存储阵列，其特性是一旦储存资料就无法再将之改变或删除。通常用在不需经常变更资料的电子或电脑系统中，并且资料不会因为电源关闭而丢失ROM所存数据，一般是装入整机前事先写好的，整机工作过程中只能读出，而不像随机存储阵列那样能快速地、方便地加以改写。ROM所存数据稳定，断电后所存数据也不会改变；其结构较简单，读出较方便，因而常用于存储各种固定程序和数据。
现有技术中，存储阵列中同一列中的晶体管的漏端与同一位线连接，同一行中的晶体管的栅端均与同一字线连接，且各个晶体管的源端均直接与地线相接，在对位线进行预充电时和打开相应的待读取的只读存储单元的字线时，会导致产生较大的静态功耗和动态功耗。
发明内容
本发明实施例解决的是如何降低只读存储单元的静态功耗和动态功耗的问题。
为解决上述问题，本发明实施例提供了一种降低存储阵列功耗的方法，所述存储阵列包括多个晶体管，所述存储中同行晶体管的栅端与同一字线连接，不同行晶体管的栅端分别与不同的字线连接；同列晶体管的漏端与同一位线连接，不同列晶体管的漏端分别与不同的位线连接；同列晶体管的源端均通过同一接地控制单元与地线连接，不同列晶体管的源端均通过不同的接地控制单元与地线连接，所述方法包括：
判断所述位线是否被位线解码电路选中；
当确定所述位线是所述位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元打开；
当确定所述位线非位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元断开。
本发明实施例还提供了一种降低存储阵列功耗的装置，所述存储阵列包括多个晶体管，所述存储中同行晶体管的栅端与同一字线连接，不同行晶体管的栅端分别与不同的字线连接；同列晶体管的漏端与同一位线连接，不同列晶体管的漏端分别与不同的位线连接；同列晶体管的源端均通过同一接地控制单元与地线连接，不同列晶体管的源端均通过不同的接地控制单元与地线连接，其特征在于，所述降低存储阵列功耗的装置包括：
判断单元，适于判断所述位线是否被位线解码电路选中；
第一控制单元，当确定所述位线是位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元打开；
第二控制单元，当确定所述位线非位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元断开。
本发明实施例还提供一种存储阵列的外围电路，所述外围电路包括：上述的降低存储阵列功耗的装置、位线解码电路和接地控制单元，所述降低存储阵列功耗的装置分别与所述位线解码电路和所述接地控制单元连接。
可选地，所述接地控制单元为控制晶体管，所述控制晶体管的栅端与所述降低存储阵列功耗的装置连接，所述控制晶体管的漏端与同列晶体管的源端均连接，所述控制晶体管的源端与所述地线连接。
可选地，所述存储阵列中的晶体管为金氧半场效晶体管。
可选地，所述控制晶体管为金氧半场效晶体管。
与现有技术相比，本发明的技术方案具有以下的优点：
由于在确定位线为所述位线解码电路选中的位线时，将存储阵列中同列晶体管的漏端均与所述位线连接的只读存储单元的源端与地线连接，反之，则只读存储单元的源端与地线断开连接，因此，可以有效降低只读存储单元的静态功耗和动态功耗。
附图说明
图1是现有技术中的一种存储阵列与地线之间的连接关系示意图；
图2是本发明实施例中的一种存储阵列的外围电路与存储阵列的连接关系示意图；
图3是本发明实施例中的降低存储阵列功耗的方法的流程图。
具体实施方式
图1是现有技术中的一种存储阵列与地线之间的连接关系示意图。图1中示出的存储阵列可以包括由8个晶体管100，其中：
第一行、第二行、第三行和第四行晶体管100的栅端分别与第一字线WL1、第二字线WL2、第三字线WL3和第四字线WL4分别连接，第一列和第二列晶体管100的漏端分别与第一位线BL1和第二位线BL2连接，且第一列和第二列晶体管100的源端均与地线101连接。
图1所示的存储阵列会存在着较大的静态功耗和动态功耗，具体地：
为了提高读取速度，在存储阵列不工作时，第一位线BL1和第二位线BL2均预充电至高电平状态。由于第一列晶体管100的漏端均与第一位线BL1连接，第二列晶体管100均与第二位线BL2连接，使得第一列和第二列中的晶体管100分别构成从第一位线BL1或第二位线BL2的高电平到地线101的低电平的漏电通路，产生漏电电流。虽然所述漏电电流较小，但是，当存储阵列中的晶体管的数量较多时，也会产生较大的静态功耗。
再如，当将第一字线WL1开启时，由于第一字线WL1与第二行中的晶体管100的栅端均连接，所有和第一字线WL1连接的第一行中的晶体管100均打开，使得所有与第一字线WL1连接的第一行中的晶体管100分别构成从第一位线BL1或者第二位线BL2的高电平到地线101的低电平的直流通路。并且，当第一字线WL1打开时，使得栅端均与第一字线WL1连接的第一行中的晶体管100的阻值急剧降低，进而使得从第一位线BL1或者第二位线BL2的高电平到地线101的低电平的直流通路中产生较大的放电电流，造成了较大的动态功耗。
同理，在将第二字线WL2、第三字线WL3和第四字线WL4开启时，第二行、第三行和第四行中的晶体管100也会分别构成从第一位线BL1或者第二位线BL2的高电平到地线101上的直流通路，进行放电，产生了较大的动态功耗。
为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过在确定位线为所述位线解码电路选中的位线时，将存储阵列中同列晶体管的漏端均与所述位线连接的晶体管的源端连接的接地控制单元开启，反之，则将相应的接地控制单元关闭，可以有效降低存储阵列的静态功耗和动态功耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参见图2所示，其中示出的存储阵列可以包括4行*2列的晶体管，在所述存储阵列中：第一行晶体管2001j的栅端均与第一字线WL21连接，第二行晶体管2002j的栅端均与第二字线WL22连接，第三行晶体管2003j的栅端均与第三字线WL23连接，第四行晶体管2004j的栅端均与第四字线WL24连接。第一列晶体管200i1的漏端均与第一位线BL21连接，第二列晶体管200i2的漏端均与第二位线BL22连接。
如图2所示的存储阵列的外围电路可以包括：降低存储阵列功耗的装置201、位线解码电路202、第一接地控制单元和第二接地控制单元，其中：
降低存储阵列功耗的装置201分别与位线解码电路202、第一接地控制单元和第二接地控制单元相连接。同时，第一接地控制单元、第二接地控制单元还分别连接在所述存储阵列中第一列晶体管200i1的源端、第二列晶体管200i2的源端和地线205之间。
在具体实施中，所述降低存储阵列功耗的装置201可以包括判断单元2011、第一控制单元2012和第二控制单元2013，其中，判断单元2011分别所述第一控制单元2012和第二控制单元2013相连接。
在具体实施中，第一接地控制单元和第二接地控制单元可以分别为第一控制晶体管203和第二控制晶体管204，其中：
第一控制晶体管203的漏端、第二控制晶体管204的漏端分别与存储阵列中第一列晶体管200i1的源端、第二列晶体管200i2的源端连接，第一控制晶体管203的源端、第二控制晶体管204的源端分别与地线205连接，第一控制晶体管203的栅端、第二控制晶体管204的栅端分别与降低存储阵列功耗的装置201连接。
这里需要指出的是，为了便于描述，图2中以存储阵列中包括4行*2列的晶体管示出了本发明实施例中的存储阵列的外围电路与存储阵列之间的连接关系示意图。本领域的技术人员可以理解的是，存储阵列可以应用于多种器件中，例如存储器等。存储阵列也可以包括更多的晶体管，当存储阵列中的存储阵列可以包括更多的晶体管时，本发明实施例中的存储阵列的外围电路与存储阵列的连接关系可以做适应性地改变，在此不再赘述。
图3示出了本发明实施例中的一种降低存储阵列功耗的方法的流程图。下面结合图3所示的降低存储阵列功耗的方法对图2所示的外围电路的工作原理做进一步详细的介绍。
如图3所示的降低存储阵列功耗的方法，可以包括：
步骤S301：判断位线是否被位线解码电路选中。
当判断结果为是时，可以执行步骤S302，反之，则可以执行步骤S303。
步骤S302：将漏端与所述位线连接的晶体管的源端连接的接地控制单元开启。
在具体实施中，当确定位线是位线解码电路选中的位线时，可以将漏端与所述位线连接的晶体管的源端连接的接地控制单元开启。
步骤S303：当确定所述位线不是位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元关断。
在具体实施中，当确定所述位线不是位线解码电路选中的位线时，可以将漏端与所述位线连接的晶体管的源端连接的接地控制单元关断。
在具体实施中，所述接地控制单元可以为控制晶体管。
请参见图2所示，当将第一位线BL21和第二位线BL22均预充电至高电平状态时，由于第一列晶体管200i1的漏端均与第一位线BL21连接，第二列晶体管200i2的漏端均与第二位线BL22连接，使得第一列晶体管200i1的漏端、第二列晶体管200i2的漏端均达到高电平的状态。
例如，当位线解码电路202根据读取数据的需要而选中第一位线BL21时，判断单元2011便会将选中第一位线BL21的信息发送至第一控制单元2012和第二控制单元2013，第一控制单元2012便会将第一控制晶体管203的栅端打开，而第二控制单元2013便会将第二控制晶体管204的栅端关闭。那么，第二控制控制晶体管204对应的第二列中的晶体管200i2便不会构成从第二位线BL22高电平到地线204的低电平的漏电通路。
因此，采用降低存储阵列功耗的装置2011对第一控制晶体管203或者第二控制晶体管204的开启或者关断进行控制，可以有效降低存储阵列所产生的静态功耗。
类似地，若确定第二行中的晶体管20022所属的只读存储单元为待读取只读存储单元时，第二字线WL22打开，使得栅端均与第二字线WL22连接的第二列中的晶体管200i2中的阻值急剧减小。但是，由于只有第二控制晶体管204被第一控制单元2012开启，而第一控制晶体管203被第二控制单元2013关闭。因此，漏端分别与第一控制晶体管203连接的第二行中的晶体管20012将不会构成从高电平的第二位线BL22到低电平的地线204的直流放电通路。
同时，由于第一字线WL21、第三字线WL23和第四字线WL24均未开启，栅端分别与第一字线WL21、第三字线WL23和第四字线WL24连接的晶体管20011、20012、20021、20031、20032、20041、20042均不会构成从第一位线BL21或者第二位线BL22到地线204的直流放电通路。
因此，采用降低存储阵列功耗的装置2011对第一控制晶体管203和第二控制晶体管204的开启或者关断进行控制，可以有效降低存储阵列所产生的动态功耗。
在具体实施中，本发明实施例中的所述晶体管与所述控制晶体管均可以为金氧半场效晶体管。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
以上对本发明实施例的方法及系统做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (6)

1.一种降低存储阵列功耗的方法，所述存储阵列包括多个晶体管，所述存储中同行晶体管的栅端与同一字线连接，不同行晶体管的栅端分别与不同的字线连接；同列晶体管的漏端与同一位线连接，不同列晶体管的漏端分别与不同的位线连接；同列晶体管的源端均通过同一接地控制单元与地线连接，不同列晶体管的源端均通过不同的接地控制单元与地线连接，其特征在于，所述降低存储阵列功耗的方法包括：
判断所述位线是否被位线解码电路选中；
当确定所述位线是所述位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元打开；
当确定所述位线非位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元断开。
2.一种降低存储阵列功耗的装置，所述存储阵列包括多个晶体管，所述存储中同行晶体管的栅端与同一字线连接，不同行晶体管的栅端分别与不同的字线连接；同列晶体管的漏端与同一位线连接，不同列晶体管的漏端分别与不同的位线连接；同列晶体管的源端均通过同一接地控制单元与地线连接，不同列晶体管的源端均通过不同的接地控制单元与地线连接，其特征在于，所述降低存储阵列功耗的装置包括：
判断单元，适于判断所述位线是否被位线解码电路选中；
第一控制单元，当确定所述位线是位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元打开；
第二控制单元，当确定所述位线非位线解码电路选中的位线时，将漏端与所述位线连接的晶体管的源端连接的接地控制单元断开。
3.一种存储阵列的外围电路，其特征在于，包括权利要求2所述的降低存储阵列功耗的装置、位线解码电路和接地控制单元，所述降低存储阵列功耗的装置分别与所述位线解码电路和所述接地控制单元连接。
4.根据权利要求3所述的存储阵列的外围电路，其特征在于，所述接地控制单元为控制晶体管，所述控制晶体管的栅端与所述降低存储阵列功耗的装置连接，所述控制晶体管的漏端与同列晶体管的源端均连接，所述控制晶体管的源端与所述地线连接。
5.根据权利要求4所述的存储阵列的外围电路，其特征在于，所述存储阵列中的晶体管为金氧半场效晶体管。
6.根据权利要求5所述的存储阵列的外围电路，其特征在于，所述控制晶体管为金氧半场效晶体管。
CN201410437688.XA 2014-08-29 2014-08-29 降低存储阵列功耗的方法及装置、存储阵列的外围电路 Pending CN105374402A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410437688.XA CN105374402A (zh) 2014-08-29 2014-08-29 降低存储阵列功耗的方法及装置、存储阵列的外围电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410437688.XA CN105374402A (zh) 2014-08-29 2014-08-29 降低存储阵列功耗的方法及装置、存储阵列的外围电路

Publications (1)

Publication Number Publication Date
CN105374402A true CN105374402A (zh) 2016-03-02

Family

ID=55376518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410437688.XA Pending CN105374402A (zh) 2014-08-29 2014-08-29 降低存储阵列功耗的方法及装置、存储阵列的外围电路

Country Status (1)

Country Link
CN (1) CN105374402A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105869666A (zh) * 2016-03-25 2016-08-17 上海华虹宏力半导体制造有限公司 存储器控制电路及存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793666A (en) * 1996-03-28 1998-08-11 Nec Corporation Single-chip memory system having an array of read-only memory cells
US5844839A (en) * 1995-07-19 1998-12-01 Texas Instruments Incorporated Programmable and convertible non-volatile memory array
US5999443A (en) * 1997-02-01 1999-12-07 Holtek Semiconductor Inc. Low-voltage triple-well non-volatile semiconductor memory
US6125057A (en) * 1999-06-21 2000-09-26 Lucent Technologies Inc. Segmented source memory array
US20030053336A1 (en) * 2001-09-18 2003-03-20 Noboru Egawa Read-only nonvolatile memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5844839A (en) * 1995-07-19 1998-12-01 Texas Instruments Incorporated Programmable and convertible non-volatile memory array
US5793666A (en) * 1996-03-28 1998-08-11 Nec Corporation Single-chip memory system having an array of read-only memory cells
US5999443A (en) * 1997-02-01 1999-12-07 Holtek Semiconductor Inc. Low-voltage triple-well non-volatile semiconductor memory
US6125057A (en) * 1999-06-21 2000-09-26 Lucent Technologies Inc. Segmented source memory array
US20030053336A1 (en) * 2001-09-18 2003-03-20 Noboru Egawa Read-only nonvolatile memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105869666A (zh) * 2016-03-25 2016-08-17 上海华虹宏力半导体制造有限公司 存储器控制电路及存储器
CN105869666B (zh) * 2016-03-25 2019-10-22 上海华虹宏力半导体制造有限公司 存储器控制电路及存储器

Similar Documents

Publication Publication Date Title
CN102543166B (zh) 包括写辅助电路的sram和操作该sram的方法
US9208878B2 (en) Non-volatile memory based on retention modulation
US9741410B2 (en) Memory circuitry using write assist voltage boost
KR20180080003A (ko) 반도체 장치, 그 동작 방법 및 메모리 시스템
CN101877243B (zh) 静态随机存取存储器
US10147470B2 (en) Semiconductor memory device capable of performing read operation and write operation simultaneously
US8964486B2 (en) Semiconductor device and operating method thereof
CN107591178B (zh) 静态随机存储器阵列的字线抬升方法及装置
US10510406B1 (en) Soft-verify write assist circuit of resistive memory and operating method thereof
JP2012018718A (ja) 半導体記憶装置
CN105374402A (zh) 降低存储阵列功耗的方法及装置、存储阵列的外围电路
CN102855930A (zh) 存储器、存储阵列的编程控制方法及装置
US9064555B2 (en) Secondary bit line equalizer
US9076501B2 (en) Apparatuses and methods for reducing current leakage in a memory
CN106297880B (zh) 存储器装置及其编程方法
US20070019461A1 (en) Methods and apparatus for accessing memory
CN105427883A (zh) 用于三维与非门高速缓存的预读方法及写入方法
CN105336372B (zh) Rom存储单元、存储阵列、存储器及读取方法
CN107481754A (zh) 一种多路选择电路、静态随机存取存储器以及电子装置
US9236096B2 (en) Initializing dummy bits of an SRAM tracking circuit
CN102446555B (zh) 一种存储器及其使用方法
CN107731255B (zh) 用于对存储器设备进行自动校正写入的方法及相应设备
CN105788643A (zh) Rom单元及其读取方法和装置、存储器
CN105448342B (zh) Rom存储单元、存储阵列、存储器及读取方法
US9460779B2 (en) Memory sensing method using one-time sensing table and associated memory device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160302