CN102855930A - 存储器、存储阵列的编程控制方法及装置 - Google Patents

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Abstract

一种存储器、存储阵列的编程控制方法及装置，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线；所述编程控制方法包括：施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线；施加源线编程电压至与目标存储单元连接的源线，施加源线偏置电压至剩余源线；施加编程电流以在与目标存储单元连接的位线上产生位线编程电压，施加位线预编程电压至剩余位线。本发明技术方案提供了一种存储器、存储阵列的编程控制方法及装置，减小了存储阵列的功率损耗。

Description

存储器、存储阵列的编程控制方法及装置
技术领域
本发明涉及存储器技术领域，尤其涉及一种存储器、存储阵列的编程控制方法及装置。
背景技术
非易失性存储器（NVM,Nonvolatile memory）作为一种集成电路存储器件，由于其具有高速、高密度、可微缩、断电后仍然能够保持数据等诸多优点，被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常，依据构成存储单元的晶体管栅极结构的不同，非易失性存储器存储单元结构分为两种：堆叠栅极和分裂栅极结构，其中分裂栅极存储单元因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。
图1为分裂栅极存储阵列的一种结构示意图，所述分裂栅极存储阵列包括多个呈阵列排布的存储单元（包括存储晶体管），以及用于选择所述存储单元并提供驱动信号的多条字线、位线以及源线。具体地，该分裂栅极存储阵列包含k+1条字线（WL0，WL1，WL2，WL3，…，WLk-1，WLk）、n+1条位线（BL0，BL1，…，BLn）以及m+1条源线（SL0，SL1，…，SLm）。每个分裂栅极存储单元的栅极、漏极、源极分别与字线、位线、源线连接，其中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行的存储单元共用一条源线，例如，从第一行存储单元开始，第一行与第二行存储单元共用源线SL0，第三行与第四行存储单元共用源线SL1，以此类推。
现有技术中，以对图1所述的分裂栅极存储阵列中的一个存储单元a（简称为目标存储单元）进行编程为例，对各信号线的电压控制过程包括：施加字线编程电压Vgp至与存储单元a所连接的字线WL0；施加源线编程电压Vsp至与存储单元a所连接的源线SL0；施加编程电流Id至与存储单元a所连接的位线BL1，同时在位线BL1上产生位线编程电压Vdp；施加0V电压至除WL0外的剩余所有字线（WL1，WL2，WL3，…，WLk-1，WLk）；施加源线偏置电压Vsbs至除SL0外的剩余所有源线（SL1，…，SLm）；施加位线预编程电压Vinh至除BL1外的剩余所有位线（BL0，…，BLn）。在实际应用中，可根据电路结构和器件特性等确定所述字线编程电压、源线编程电压、编程电流、源线偏置电压、位线预编程电压的取值。
然而，对于不进行编程的存储单元（简称为非目标存储单元），例如图1所示的存储单元d，使用所述现有技术编程方法将会产生栅极感生的漏极泄露（GIDL，Gate-Induced Drain Leakage）电流，增大分裂栅极存储阵列的功耗。此外，所述位线预编程电压Vinh是通过电荷泵电路由电源电压产生，在对分裂栅极存储阵列进行编程时，所述电荷泵电路由于包含功率器件（例如电阻等），也将产生功率损耗。
发明内容
本发明解决的问题是提供一种分裂栅极存储阵列的编程控制方法及装置，减小存储阵列的功率损耗。
为解决上述问题，本发明提供了一种分裂栅极存储阵列的编程控制方法，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，所述编程方法包括：施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线；施加源线编程电压至与目标存储单元连接的源线，施加源线偏置电压至剩余源线；施加编程电流以在与目标存储单元连接的位线上产生位线编程电压，施加位线预编程电压至剩余位线；其中，所述字线偏置电压小于所述源线偏置电压且与所述源线偏置电压相差预定值；所述字线偏置电压小于所述位线编程电压。
可选的，所述字线编程电压的取值范围为1.2V至2V，所述字线偏置电压的取值范围为0.1V至0.5V。
可选的，所述源线编程电压的取值范围为7V至9V，所述源线偏置电压的取值范围为0.4V至0.8V。
可选的，所述编程电流的取值范围为1μA至20μA，所述位线编程电压的取值范围为0.1V至0.6V，所述位线预编程电压的取值范围为2V至3.6V。
可选的，所述预定值的取值范围为0.1V至0.3V。
为解决上述问题，本发明还提供了一种分裂栅极存储阵列的编程控制装置，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，所述编程控制装置包括：字线控制单元，用于施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线；源线控制单元，用于施加源线编程电压至与目标存储单元连接的源线，施加源线偏置电压至剩余源线；位线控制单元，用于施加编程电流以在与目标存储单元连接的位线上产生位线编程电压，施加位线预编程电压至剩余位线；其中，所述字线偏置电压小于所述源线偏置电压且与所述源线偏置电压相差预定值；所述字线偏置电压小于所述位线编程电压。所述编程控制装置还包括偏置电压提供单元，用于提供所述源线偏置电压和所述字线偏置电压。
可选的，所述偏置电压提供单元包括：基准电压产生单元，用于输出基准电压；分压单元，用于对所述基准电压产生单元输出的基准电压进行分压，以输出第一分压电压和第二分压电压；输出缓冲单元，用于放大所述分压单元输出的第一分压电压以获得所述源线偏置电压，以及放大所述第二分压电压以获得所述字线偏置电压。
与现有技术相比，本发明的技术方案具有以下优点：对分裂栅极存储阵列的目标存储单元进行编程时，施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线，通过施加的字线偏置电压减弱与目标存储单元不共用字线也不共用源线的存储单元的栅极和漏极之间的电场，减小GIDL电流，从而降低存储阵列的功率损耗。
对于产生预编程电压的电荷泵电路，由于存储阵列功耗的减小，使得所述电荷泵电路的负载减小，从而在编程过程中所述电荷泵电路中的功率器件的损耗也将得到减小。
对于与目标存储单元共用源线的存储单元连接的字线，施加0V电压，避免了在编程过程中产生列串扰。
附图说明
图1是一种分裂栅极存储阵列的结构示意图；
图2是本发明实施方式的存储阵列的编程控制方法的流程示意图；
图3是本发明实施方式的存储阵列的编程控制装置的结构示意图；
图4是本发明实施例的存储阵列的编程控制装置的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术中所描述的，采用现有的一种编程方法对分裂栅极存储阵列中的目标存储单元进行编程时，对于不进行编程的非目标存储单元所连接的字线和位线，分别施加0V电压和位线预编程电压，所述施加的0V电压和位线预编程电压在存储单元的漏极和栅极内部产生一个电场，能带发电子流向漏极，空穴流向衬底，形成GIDL电流，产生功率损耗。因此，发明人考虑，通过减弱所述电场减小GIDL电流，进而实现降低存储阵列的功率损耗。
图2是本发明实施方式的存储阵列的编程控制方法的流程示意图，本方法用于对所述存储阵列中的目标存储单元进行编程，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线；所述存储阵列的编程控制方法包括：
步骤S21：施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线；
步骤S22：施加源线编程电压至与目标存储单元连接的源线，施加源线偏置电压至剩余源线，所述字线偏置电压小于所述源线偏置电压且与所述源线偏置电压相差预定值；
步骤S23：施加编程电流以在与目标存储单元连接的位线上产生位线编程电压，施加位线预编程电压至剩余位线，所述字线偏置电压小于所述位线编程电压。
其中，所述字线偏置电压小于所述源线偏置电压，是为了防止所述字线偏置电压高于所述源线偏置电压时，非目标存储单元中的晶体管产生亚阈值电流，反而增加了存储阵列的功率损耗。所述字线偏置电压小于所述位线编程电压，是为了防止所述字线偏置电压高于所述位线编程电压时，非目标存储单元中的晶体管误导通，影响正常编程。
需要说明的是，上述步骤中对各信号线的电压施加是在对存储阵列进行编程操作时，按编程的操作时序将各电压或电流施加到相应的信号线上，一般来说，上述各步骤可以同时执行。
对应于本发明实施方式的存储阵列的编程控制方法，本发明实施方式还提供一种存储阵列的编程控制装置，请参见图3所示的本发明实施方式的存储阵列编程控制装置的结构示意图，所述存储阵列30中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线；所述存储阵列的编程控制装置包括：
字线控制单元31，用于施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线；
源线控制单元32，用于施加源线编程电压至与目标存储单元连接的源线，施加源线偏置电压至剩余源线；
位线控制单元33，用于施加编程电流以在与目标存储单元连接的位线上产生位线编程电压，施加位线预编程电压至剩余位线；
其中，所述字线偏置电压小于所述源线偏置电压且与所述源线偏置电压相差预定值；所述字线偏置电压小于所述位线编程电压。
以下结合附图和实施例对本发明技术方案进行详细的说明，本实施例中，存储阵列的结构可以如图1所示，以对存储单元a编程为例进行说明。
对于目标存储单元，即存储单元a，施加字线编程电压至与存储单元a连接的字线，施加源线编程电压至与存储单元a连接的源线，施加编程电流以在与存储单元a连接的位线上产生位线编程电压。具体地，可以由字线控制单元31控制，在与存储单元a连接的字线WL0上施加字线编程电压Vgp；由源线控制单元32控制，在与存储单元a连接的源线SL0上施加源线编程电压Vsp；由位线控制单元33控制，在与存储单元a连接的位线BL1上施加编程电流Id，以在位线BL1上产生位线编程电压Vdp。
对于与目标存储单元共用源线但不共用字线和位线的非目标存储单元，以存储单元b为例，施加0V电压至与存储单元b连接的字线，施加位线预编程电压至与存储单元b连接的位线。具体地，可以由字线控制单元31控制，在与存储单元b连接的字线WL1上施加0V电压；由位线控制单元33控制，在与存储单元b连接的位线BLn上施加位线预编程电压Vinh。在与目标存储单元共用源线但不共用字线的非目标存储单元连接的字线上施加0V电压，可以避免列串扰。
对于与目标存储单元共用位线但不共用字线和源线的非目标存储单元，以存储单元c为例，施加字线偏置电压至与存储单元c连接的字线，施加源线偏置电压至与存储单元c连接的源线。具体地，可以由字线控制单元31控制，在与存储单元c连接的字线WL2上施加字线偏置电压Vc；由源线控制单元32控制，在与存储单元c连接的源线SL1上施加源线偏置电压Vb。在与目标存储单元不共用字线也不共用源线的非目标存储单元连接的字线上施加字线偏置电压，减小所述非目标存储单元的栅极和漏极间的电场，有效地减小了GIDL电流，从而降低了存储阵列的功率损耗。
对于与目标存储单元不共用源线且不共用字线和位线的存储单元，以存储单元d为例，施加字线偏置电压至与存储单元d连接的字线，施加源线偏置电压至与存储单元d连接的源线，施加位线预编程电压至与存储单元d连接的位线。具体地，可以由字线控制单元31控制，在与存储单元d连接的字线WL3上施加字线偏置电压Vc；由源线控制单元32控制，在与存储单元d连接的源线SL1上施加源线偏置电压Vb；由位线控制单元33控制，在与存储单元d连接的位线BL0上施加位线预编程电压Vinh。在与目标存储单元不共用字线也不共用源线的非目标存储单元连接的字线上施加字线偏置电压，减小所述非目标存储单元的栅极和漏极间的电场，有效地减小了GIDL电流，从而降低了存储阵列的功率损耗。
所述字线编程电压Vgp、字线偏置电压Vc、源线编程电压Vsp、源线偏置电压Vb、编程电流Id和位线预编程电压Vinh可以根据电路结构和器件特性等预先设定。其中，字线编程电压Vgp、源线编程电压Vsp、编程电流Id和位线预编程电压Vinh与现有技术相同，而字线偏置电压Vc和源线偏置电压Vb需满足：Vc=Vb-Vx，Vc<Vdp，Vx为所述预定值。本实施例中，所述字线编程电压Vgp的取值范围为1.2V至2V，所述源线编程电压Vsp的取值范围为7V至9V，所述编程电流Id的取值范围为1μA至20μA，所述位线编程电压Vdp的取值范围为0.1V至0.6V，所述位线预编程电压Vinh的取值范围为2V至3.6V，所述字线偏置电压Vc的取值范围为0.1V至0.5V，所述源线偏置电压Vb的取值范围为0.4V至0.8V，所述预定值Vx的取值范围为0.1V至0.3V。
进一步，如图4所示，本实施例的字线偏置电压Vc和源线偏置电压Vb还可以由偏置电压提供单元34提供。
具体地，所述偏置电压提供单元34包括：基准电压产生单元341，用于输出基准电压；分压单元342，用于对所述基准电压产生单元输出的基准电压进行分压，以输出第一分压电压Vb-p和第二分压电压Vc-p；输出缓冲单元343，用于放大所述分压单元输出的第一分压电压Vb-p以获得所述源线偏置电压Vb，以及放大所述第二分压电压Vc-p以获得所述字线偏置电压Vc。在本实施例中，由于存储单元的阈值电压是随温度升高而降低的，基准电压产生单元341输出负温度系数的基准电压，可以有效地减小字线偏置电压Vc对目标存储单元编程时的影响。在其他实施例中，可根据存储单元阈值电压的温度特性，确定基准电压产生单元341输出基准电压的温度特性。
需要说明的是，在其他实施例中，字线偏置电压Vc和源线偏置电压Vb也可以分别由两个基准电压源提供。
本发明技术方案还提供一种存储器，如图3所示，包括：字线控制单元31、源线控制单元32、位线控制单元33和存储阵列30。
综上，上述技术方案通过对与目标存储单元不共用字线也不共用源线的非目标存储单元所连接的字线施加字线偏置电压，减小所述非目标存储单元的栅极和漏极间的电场，有效地减小了GIDL电流，从而降低了存储阵列的功率损耗，并降低了产生位线预编程电压Vinh的电荷泵电路中的功率损耗。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种存储阵列的编程控制方法，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，其特征在于，包括：
施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线；
施加源线编程电压至与目标存储单元连接的源线，施加源线偏置电压至剩余源线；
施加编程电流以在与目标存储单元连接的位线上产生位线编程电压，施加位线预编程电压至剩余位线；
其中，所述字线偏置电压小于所述源线偏置电压且与所述源线偏置电压相差预定值；所述字线偏置电压小于所述位线编程电压。
2.根据权利要求1所述的存储阵列的编程控制方法，其特征在于，所述字线编程电压的取值范围为1.2V至2V，所述字线偏置电压的取值范围为0.1V至0.5V。
3.根据权利要求1所述的存储阵列的编程控制方法，其特征在于，所述源线编程电压的取值范围为7V至9V，所述源线偏置电压的取值范围为0.4V至0.8V。
4.根据权利要求1所述的存储阵列的编程控制方法，其特征在于，所述编程电流的取值范围为1μA至20μA，所述位线编程电压的取值范围为0.1V至0.6V，所述位线预编程电压的取值范围为2V至3.6V。
5.根据权利要求1所述的存储阵列的编程控制方法，其特征在于，所述预定值的取值范围为0.1V至0.3V。
6.一种存储阵列的编程控制装置，所述存储阵列中，同一列的存储单元共用一条位线，同一行的存储单元共用一条字线，每两行存储单元共用一条源线，其特征在于，包括：
字线控制单元，用于施加字线编程电压至与目标存储单元连接的字线，施加0V电压至与所述目标存储单元共用源线的存储单元连接的字线，施加字线偏置电压至剩余字线；
源线控制单元，用于施加源线编程电压至与目标存储单元连接的源线，施加源线偏置电压至剩余源线；
位线控制单元，用于施加编程电流以在与目标存储单元连接的位线上产生位线编程电压，施加位线预编程电压至剩余位线；
其中，所述字线偏置电压小于所述源线偏置电压且与所述源线偏置电压相差预定值；所述字线偏置电压小于所述位线编程电压。
7.根据权利要求6所述的存储阵列的编程控制装置，其特征在于，还包括：偏置电压提供单元，用于提供所述源线偏置电压和所述字线偏置电压。
8.根据权利要求7所述的存储阵列的编程控制装置，其特征在于，所述偏置电压提供单元包括：
基准电压产生单元，用于输出基准电压；
分压单元，用于对所述基准电压产生单元输出的基准电压进行分压，以输出第一分压电压和第二分压电压；
输出缓冲单元，用于放大所述分压单元输出的第一分压电压以获得所述源线偏置电压，以及放大所述第二分压电压以获得所述字线偏置电压。
9.根据权利要求8所述的存储阵列的编程控制装置，其特征在于，所述基准电压为负温度系数的电压。
10.根据权利要求6所述的存储阵列的编程控制装置，其特征在于，所述字线编程电压的取值范围为1.2V至2V，所述字线偏置电压的取值范围为0.1V至0.5V。
11.根据权利要求6所述的存储阵列的编程控制装置，其特征在于，所述源线编程电压的取值范围为7V至9V，所述源线偏置电压的取值范围为0.4V至0.8V。
12.根据权利要求6所述的存储阵列的编程控制装置，其特征在于，所述编程电流的取值范围为1μA至20μA，所述位线编程电压的取值范围为0.1V至0.6V，所述位线预编程电压的取值范围为2V至3.6V。
13.根据权利要求6所述的存储阵列的编程控制装置，其特征在于，所述预定值的取值范围为0.1V至0.3V。
14.一种存储器，包括存储阵列，其特征在于，还包括权利要求6至13任一项所述的存储阵列的编程控制装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103093832A (zh) * 2013-02-26 2013-05-08 上海宏力半导体制造有限公司 嵌入式闪存的失效测试方法
CN103137181A (zh) * 2013-02-25 2013-06-05 上海宏力半导体制造有限公司 存储器、存储阵列的编程方法及电压提供系统
CN105931667A (zh) * 2016-05-11 2016-09-07 上海华虹宏力半导体制造有限公司 一种闪存的编程方法
CN105960679A (zh) * 2014-03-07 2016-09-21 桑迪士克科技有限责任公司 相对于字线补偿源极侧电阻

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978278A (en) * 1997-11-24 1999-11-02 Aplus Integrated Circuits, Inc. Flash memory having low threshold voltage distribution
US20030189858A1 (en) * 2000-05-03 2003-10-09 David Sowards Method and apparatus for emulating an electrically erasable programmable read only memory (EEPROM) using non-volatile floating gate memory cells
CN101169968A (zh) * 2006-10-23 2008-04-30 松下电器产业株式会社 半导体存储装置
CN101510442A (zh) * 2008-02-14 2009-08-19 旺宏电子股份有限公司 存储器阵列的操作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5978278A (en) * 1997-11-24 1999-11-02 Aplus Integrated Circuits, Inc. Flash memory having low threshold voltage distribution
US20030189858A1 (en) * 2000-05-03 2003-10-09 David Sowards Method and apparatus for emulating an electrically erasable programmable read only memory (EEPROM) using non-volatile floating gate memory cells
CN101169968A (zh) * 2006-10-23 2008-04-30 松下电器产业株式会社 半导体存储装置
CN101510442A (zh) * 2008-02-14 2009-08-19 旺宏电子股份有限公司 存储器阵列的操作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137181A (zh) * 2013-02-25 2013-06-05 上海宏力半导体制造有限公司 存储器、存储阵列的编程方法及电压提供系统
CN103093832A (zh) * 2013-02-26 2013-05-08 上海宏力半导体制造有限公司 嵌入式闪存的失效测试方法
CN105960679A (zh) * 2014-03-07 2016-09-21 桑迪士克科技有限责任公司 相对于字线补偿源极侧电阻
CN105931667A (zh) * 2016-05-11 2016-09-07 上海华虹宏力半导体制造有限公司 一种闪存的编程方法

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