CN103247339B - 用于非易失性半导体存储元件的编程方法 - Google Patents

Abstract

本发明揭示一种用于非易失性半导体存储元件的编程方法。其是用于一半导体存储元件的自我更新方法，包含以下步骤：在所述存储单元中依序执行多次除以2的运作，在所述除以2的运作完成后从所述存储单元中产生多个逐步减少的群组，在每次除以2的运作完成后对所产生的该逐步减少的群组中的存储单元进行编程，在执行最后一次除以2的运作后产生一最终群组，编程该最终群组中的多个存储单元，以及验证该最终群组中的所述存储单元是否已均被编程。

Description

用于非易失性半导体存储元件的编程方法

技术领域

本发明涉及一种编程一非易失性半导体存储元件中的多个存储单元的方法。

背景技术

半导体存储元件为数据可以被储存和储存的数据可以被读取的元件。半导体存储元件可以分类为易失性存储元件和非易失性存储元件。易失性存储元件需要供应电源持续存在以保存数据，而非易失性存储元件在供应电源消失时仍可保存数据。因此，非易失性存储元件被广泛地使用在电源可能突然被干扰的应用上。

非易失性存储元件包含电可擦只读存储(Electrically Erasable andProgrammable ROM，EEPROM)单元，例如flash EEPROM单元。图1显示一flash EEPROM单元10的垂直剖面图。参照图1，一N型源极区域13和一N型漏极区域14形成于一P型基底12或一主体区域上。一P型通道区域形成于该源极区域13和该漏极区域14之间。由一绝缘层15所隔离的一浮接栅极16形成在该P型通道区域上方。由另一绝缘层17所隔离的一控制栅极18形成在该浮接栅极16上方。

图2显示该flash EEPROM单元10在编程运作和擦除运作期间的临界电压范围。参照图2，该flash EEPROM单元10在编程运作期间具有较高的临界电压范围(大约6至7V)，而在擦除运作期间具有较低的临界电压范围(大约1至3V)。

参照图1和图2，在编程运作期间，热电子必须从邻近该漏极区域14的该通道区域注入至该浮接栅极电极，因此该EEPROM单元的临界电压范围会增加。反之，在编程运作期间注入至该浮接栅极16的热电子在擦除运作期间必须被移除，因此该EEPROM单元的临界电压范围会下降。据此，该EEPROM单元的临界电压值在编程和擦除运作后会产生变化。

一现有的用以编程一flash EEPROM单元的方法为施加一高电压至该EEPROM单元晶体管的漏极。举例而言，如果有八个EEPROM单元晶体管需要被编程，则一高电压会以循序的方式每次施加至一EEPROM单元晶体管的漏极。因此，该高电压施加至全部的EEPROM单元晶体管的漏极的次数为八次。当该八个EEPROM单元晶体管全数执行完该编程运作后，会进行一验证运作以检查所有的EEPROM单元是否已全部被编程。如果所有的存储单元已被编程，所述单元的编程运作即完成且不需要执行进一步的编程运作。反之，如果所述存储单元中有任何一个未被编程，则所述单元必须进行第二次的编程运作。在第二次编程时，该高电压会以循序的方式每次施加至一EEPROM单元晶体管的漏极。在该高电压施加至全部的EEPROM单元晶体管达八次后，会继续该验证运作。所述编程和验证运作会持续地重复，直至全部将被编程的EEPROM单元晶体管的临界电压达到一预定值(例如，6V)为止。

如上所述，在现有的的编程运作中完成编程运作所需的总时间会随所需要重复的编程步骤的次数而增加。此外，在每次编程运作后需要执行一验证运作，以确认将被编程的EEPROM单元晶体管的临界电压是否已达到一预定值。因此，整体编程的时间会因为插入多个验证运作的步骤而增加。该存储元件亦需要多个复杂的电路以执行验证运作。据此，有必要提出一种改良的编程方法以解决上述问题。

发明内容

本发明的目的是提供一种编程一非易失性半导体存储元件中的多个存储单元的方法。藉由本发明所揭示的方法，可大幅减少编程所述存储单元的整体时间。

为达到上述的目的，本发明的方法的一实施例包含以下步骤：在所述存储单元中依序执行多次除以2的运作，在所述除以2的运作完成后从所述存储单元中产生多个逐步减少的群组，在每次除以2的运作完成后对所产生的该逐步减少的群组中的存储单元进行编程，在执行最后一次除以2的运作后产生一最终群组，编程该最终群组中的多个存储单元，以及验证该最终群组中的所述存储单元是否已均被编程。

附图说明

图1显示一flash EEPROM单元的垂直剖面图；

图2显示该flash EEPROM单元在编程运作和擦除运作期间的临界电压范围；

图3显示结合本发明一实施例的一非易失性半导体存储元件的方块示意图；

图4显示结合本发明一实施例的编程一非易失性半导体存储中的多个存储单元的方法的流程图；

图5显示结合本发明一实施例的编程运作的时序图；及

图6显示所述存储单元的临界电压在多次编程运作后的变化。

附图符号说明

10 flash EEPROM单元

12 P型基底

13 N型源极区域

14 N型漏极区域

15 绝缘层

16 浮接栅极

17 绝缘层

18 控制栅极

30 非易失性半导体存储元件

32 存储单元阵列

34 行解码器

36 列解码器

38 感测放大器段

40 写入驱动器段

42 解码控制器

44 高电压产生器

S10～S60 步骤

具体实施方式

为了清楚说明本发明所揭示的编程一非易失性半导体存储元件中的多个存储单元的方法，首先描述本发明中执行该方法的该非易失性半导体存储元件的架构。图3显示结合本发明一实施例的一非易失性半导体存储元件30的方块示意图。参照图3，该存储元件30包含一存储单元阵列32。该存储单元阵列32包含以行和列方式排列的多个存储单元MC。在本发明一实施例中，该非易失性半导体存储元件30为一NOR形式的flash EEPROM元件，且多个NOR形式的flash EEPROM单元形成整个存储单元阵列32。

参照图3，多条字元线WL连接至所述存储单元MC中的多个第一端子，而多条位线BL连接所述存储单元MC中的多个第二端子。一列解码器36连接至该存储单元阵列32以提供该存储单元阵列32多个字元线电压，而一行解码器34连接至该存储单元阵列32以提供该存储单元阵列32多个位线电压。一感测放大器段38包含多个感测放大器以检测和放大连接至该存储单元阵列32中所选择的列的存储单元MC中的数据。一写入驱动器段40包含多个写入驱动器以写入数据至该存储单元阵列32中所选择的存储单元MC中。一高电压产生器44回应于编程信号而产生编程存储单元所需的一高电压，并施加该高电压至该感测放大器段38和该写入驱动器段40。

图4显示结合本发明一实施例的编程一非易失性半导体存储中的多个存储单元的方法的流程图。该方法包含以下步骤：在多个存储单元中依序执行多次除以2的运作(S10)，在所述除以2的运作完成后从所述存储单元中产生多个逐步减少的群组(S20)，在每次除以2的运作完成后对所产生的该逐步减少的群组中的存储单元进行编程(S30)，在执行最后一次除以2的运作后产生一最终群组(S40)，编程该最终群组中的多个存储单元(S50)，以及验证该最终群组中的所述存储单元是否已均被编程(S60)。以下将描述本发明所揭示的编程方法的细节。

参照图3，在接收一编程命令PGM_S后，该存储元件30进入一可编程模式，且一解码控制器42产生解码信号至该行解码器34和该列解码器36中以决定不同时间下该存储单元阵列32中将被编程的存储单元。图5显示结合本发明一实施例的编程运作的时序图。在本实施例中，将被编程的存储单元数目设定为八。然而，本发明不应以此为限。参照图5，在一第一编程运作时，编程信号PGM1在时间间隔T1期间具有一高逻辑电平，编程信号PGM2在时间间隔T2期间具有一高逻辑电平，编程信号PGM3在时间间隔T3期间具有一高逻辑电平，而编程信号PGM4在时间间隔T1期间具有一高逻辑电平。

编程信号PGM1至PGM4为指出每次将同时被编程的存储单元的信号。换言之，当编程信号PGM1至PGM4的其中一个由低逻辑电平转态至高逻辑电平时，对应于编程信号PGM1至PGM4的特定存储单元会同时被编程。在本发明一实施例中，在第一次编程运作时，所述存储单元0至7会划分为四组，且该编程运作会以每组一次的方式执行四次。举例而言，在该第一次编程运作时，对应于编程信号PGM1的存储单元0和4属于第一组，且在时间间隔T1期间会同时被编程；对应于编程信号PGM2的存储单元1和5属于第二组，且在时间间隔T2期间会同时被编程；对应于编程信号PGM3的存储单元2和6属于第三组，且在时间间隔T3期间会同时被编程；对应于编程信号PGM4的存储单元3和7属于第四组，且在时间间隔T4期间会同时被编程。

在第一次编程运作后，存储单元0至7会划分为两组，且在第二次编程运作时，该编程运作会以每组一次的方式执行两次。参照图5，在该第二次编程运作时，编程信号PGM1和PGM2在时间间隔T5期间会由低逻辑电平转态为高逻辑电平，而编程信号PGM3和PGM4在时间间隔T6期间会由低逻辑电平转态为高逻辑电平。因此，在第二次编程运作时，对应于编程信号PGM1和PGM2的存储单元0，1，4和5属于第一组，且在时间间隔T5期间会同时被编程，而对应于编程信号PGM3和PGM4的存储单元2，3，6和7属于第二组，且在时间间隔T6期间会同时被编程。

在第二次编程运作后，所述存储单元0至7会仅分类为一组，且在第三次编程运作时，该编程运作会仅执行一次。亦即，在最后一次分组时，所有需被编程的存储单元会归类为同一组。参照图5，在该第三次编程运作时，编程信号PGM1至PGM4在时间间隔T7期间会具有高逻辑电平。因此，在该第三次编程运作时，所有的存储单元0至7会在时间间隔T7期间同时被编程。在该第三次编程运作后，会执行一验证运作以确认所有的存储单元是否均被可编程。参照图5，一信号VERIFY在时间间隔T8期间具有高逻辑电平。因此，在该第三次编程运作时，一编程检查运作会在时间间隔T8期间被执行。

以下根据图3描述编程运作的细节。参照图3，该高电压产生器44连接至该写入驱动器段40。该高电压产生器44回应于编程信号PGM1至PGM4而产生编程所述存储单元所需的一高电压，并施加该高电压至该写入驱动器段40。在本发明一实施例中，该写入驱动器段40施加该高电压至所选择的存储单元晶体管，以在编程运作时增加临界电压。因此，存储单元0至7的临界电压在第一次编程运作时会增加，并且在第二次和第三次编程运作时会进一步增加，如图6所示。存储单元0至7的临界电压的增加振幅可以藉由改变编程的时间，例如改变时间间隔T1至T7，而调整。此外，存储单元0至7的临界电压的增加振幅亦可藉由改变施加于存储单元的编程电压而调整。

参照图5，如果所述存储单元中任何一个未被编程，则该编程和该验证运作会重复。该验证运作可藉由将每一已编程的存储单元的临界电压和一预设值进行比较。如果所述存储单元中任何一个的临界电压未到达该预设值，则所有的存储单元0至7会进行再编程。反之，如果已编程的存储单元的所有临界电压已到达该预设值，则不会进行验证步骤且完成所述存储单元MC的编程运作。

相较于现有的的编程运作，由于在第二次编程运作时同时将被编程的存储单元的数目会减少一半，且在随后的(第三次、第四次、...)编程运作时同时将被编程的存储单元的数目会减少更多，因此使用本发明所揭示的编程方法可大幅减少编程的整体时间。此外，在本发明的方法中验证步骤只在所有的存储单元被分类为同一组且同时被编程后执行。因此，在本发明中整体的编程时间可以减少且存储元件的电路可以简化。

本发明的技术内容及技术特点已揭示如上，然而本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本发明的权利要求所涵盖。

Claims (8)

1.一种编程一非易失性半导体存储元件中的多个存储单元的方法，包含以下步骤：

在所述存储单元中对所述存储单元的数目依序执行多次除以2的运作；

在所述除以2的运作完成后从所述存储单元中产生所述存储单元的数目依序除以2的数目的多个数目逐步减少的群组；

在每次除以2的运作完成后对所产生的所述存储单元的数目依序除以2的数目的该数目逐步减少的群组中的存储单元进行编程；

在执行最后一次除以2的运作后产生一最终群组；

编程该最终群组中的多个存储单元；以及

验证该最终群组中的所述存储单元是否已均被编程；

其中，该最终群组中的所述存储单元由该非易失性半导体存储中的所有存储单元所组成，且该验证步骤仅在该编程该最终群组中的所述存储单元的步骤后执行。

2.根据权利要求1的方法，其中在所述存储单元中对所述存储单元的数目依序执行多次除以2的运作和在所述除以2的运作完成后从所述存储单元中产生多个数目逐步减少的群组的步骤包含：

在m个存储单元中执行第一次除以2的运作以划分m个存储单元为n个群组，其中每一群组由m/n个存储单元所组成；以及

在执行第一次除以2的运作后，在m个存储单元中执行第二次除以2的运作以划分m个存储单元为n/2个群组，其中每一群组由2m/n个存储单元所组成。

3.根据权利要求1的方法，其中该非易失性半导体存储元件为一NOR型flash EEPROM。

4.根据权利要求1的方法，还包含：

如果在该最终群组中的所述存储单元的任一个编程失败时，再次编程该最终群组中的所述存储单元。

5.根据权利要求1的方法，其中该验证步骤是藉由比较每一已编程的存储单元的临界电压和一预设电压值而执行。

6.根据权利要求1的方法，其中所述在每次除以2的运作完成后对所产生的该数目逐步减少的群组中的存储单元进行编程的步骤以及所述编程该最终群组中的多个存储单元的步骤中的编程步骤都是藉由提高所述存储单元的临界电压而执行。

7.根据权利要求5的方法，其中所述存储单元的临界电压是藉由施加不同的编程时间间隔至所述存储单元而控制。

8.根据权利要求5的方法，其中所述存储单元的临界电压是藉由施加不同的电压至所述存储单元而控制。