KR101449933B1 - 노이즈 피크를 줄이면서 프로그램 소요시간을 저감하는 플래시 메모리 장치 및 그의 프로그램 방법 - Google Patents

노이즈 피크를 줄이면서 프로그램 소요시간을 저감하는 플래시 메모리 장치 및 그의 프로그램 방법 Download PDF

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Abstract

노이즈 피크를 줄이면서 프로그램 소요시간을 저감하는 플래시 메모리 장치 및 그의 프로그램 방법이 게시된다. 본 발명의 플래시 메모리 장치는 복수개의 플래시 메모리 셀들은 다수개의 프로그램 블락들로 구분될 수 있는 메모리 어레이; 선택되는 워드라인에 제공되는 프로그램 전압을 생성하는 프로그램 전압 공급부로서, 상기 프로그램 전압은 상기 프로그램 루프들의 진행에 따라 순차적으로 증가하는 상기 프로그램 전압 공급부; 각자의 상기 프로그램 블락에 대응하는 다수개의 페이지 버퍼들을 포함하는 페이지 버퍼부로서, 상기 다수개의 페이지 버퍼들은 각자에 대응하는 버퍼 제어신호들의 활성화에 응답하여 대응하는 상기 프로그램 블락의 비트라인들에 각자의 프로그램 데이터를 제공하는 상기 페이지 버퍼부; 및 상기 다수개의 페이지 버퍼들에 대응하는 상기 버퍼 제어신호들을 발생하는 제어신호 발생부로서, 상기 버퍼 제어신호들은 적어도 하나의 상기 프로그램 루프에서 소정의 시간차를 가지고 순차적으로 활성화되는 상기 제어 신호 발생부를 구비한다. 이때, 상기 시간차는 상기 프로그램 루프들의 진행에 따라 감소된다. 본 발명의 플래시 메모리 장치 및 그의 프로그램 방법에 의하면, 초기의 프로그램 루프에서는, 프로그램 루프가 진행됨에 따라, 시간차 및/또는 프로그램 그룹의 수가 줄어듦으로써, 전체적으로 프로그램 소요시간이 저감될 수 있다.

Description

노이즈 피크를 줄이면서 프로그램 소요시간을 저감하는 플래시 메모리 장치 및 그의 프로그램 방법{FLASH MEMORY DEVICE REDUCING NOISE PEAK AND PROGRAM TIME AND PROGRAMMING METHOD THEREOF}
본 발명은 플래시 메모리 장치 및 그의 프로그램 방법에 관한 것으로, 특히, 노이즈를 최소화하면서 프로그램 소요시간을 저감하는 플래시 메모리 장치 및 그의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 전원이 공급되지 않는 상태에서 데이터를 보존할 수 있는지에 따라 휘발성 메모리 장치와 비휘발성 메모리 장치로 분류될 수 있다. 최근, 전자 기기가 저전력화 및 소형화됨에 따라 비휘발성 메모리 장치 중에서 플래시 메모리 장치(flash memory device)가 널리 사용되고 있다.
일반적으로, 플래시 메모리 장치에서는 터널링 현상을 이용하여 플래시 메모리 셀들을 프로그램하는데, 프로그램 상태의 문턱 전압 산포를 조밀하게 하기 위하여 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식이 적용되고 있다. 증가형 스텝 펄스 프로그램 방식은 프로그램 루프마다 프로그램 전압을 인가함으로써 메모리 셀들을 프로그램하고, 메모리 셀들의 문턱 전압을 검증 전압과 비교함으로써 프로그램 상태를 검증하며, 문턱 전압이 검증 전압까지 상승되지 않은 메모리 셀들에 일정한 스텝(step)만큼 증가된 프로그램 전압을 인가함으로써 프로그램을 반복한다.
한편, 페이지 단위 등과 같은 일정 단위로 프로그램이 되는 플래시 메모리 장치의 특성상, 프로그램되는 셀이 연결되는 선택 비트라인과 프로그램이 금지되는 셀들이 연결되는 비선택 비트라인 사이의 커플링 등으로 인하여 순간 노이즈가 발생될 수 있다. 이에 따라, 순간 노이즈의 피크(peak)를 저감하기 위하여, 플래시 메모리 셀들이 다수개의 프로그램 블락들로 구분되어 일정한 시간차를 가지며 순차적으로 프로그램되는 프로그램 루프가 진행된다. 이 경우, 각 프로그램 블락간의 시간차의 누적으로 인하여 전체적으로 프로그램에 소요되는 시간은 증가하게 된다.
그런데, 기존의 플래시 메모리 장치에서는, 모든 프로그램 루프들에 대하여, 동일한 블락수의 프로그램 블락들로 플래시 메모리 셀들이 구분되며, 또한, 동일한 시간차로 각 프로그램 블락들에 대한 프로그램 루프가 진행된다.
그 결과, 기존의 플래시 메모리 장치에서는, 용량의 증가에 따라 프로그램 블락의 수가 증가되는 경우에 전체적으로 프로그램 동작 소요시간이 길어지는 문제점이 발생된다.
본 발명의 목적은 상기 기존기술의 문제점을 해결하기 위한 것으로서, 노이즈를 최소화하면서 프로그램 소요시간을 저감하는 플래시 메모리 장치 및 그의 프로그램 방법을 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치에 관한 것이다. 본 발명의 플래시 메모리 장치는 워드라인들과 비트라인들로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들을 가지는 메모리 어레이로서, 상기 복수개의 플래시 메모리 셀들은 다수개의 프로그램 블락들로 구분될 수 있는 상기 메모리 어레이; 선택되는 상기 워드라인에 제공되는 프로그램 전압을 생성하는 프로그램 전압 공급부로서, 상기 프로그램 전압은 상기 프로그램 루프들의 진행에 따라 순차적으로 증가하는 상기 프로그램 전압 공급부; 각자의 상기 프로그램 블락에 대응하는 다수개의 페이지 버퍼들을 포함하는 페이지 버퍼부로서, 상기 다수개의 페이지 버퍼들은 각자에 대응하는 버퍼 제어신호들의 활성화에 응답하여 대응하는 상기 프로그램 블락의 비트라인들에 각자의 프로그램 데이터를 제공하는 상기 페이지 버퍼부; 및 상기 다수개의 페이지 버퍼들에 대응하는 상기 버퍼 제어신호들을 발생하는 제어신호 발생부로서, 상기 버퍼 제어신호들은 적어도 하나의 상기 프로그램 루프에서 소정의 시간차를 가지고 순차적으로 활성화되는 상기 제어 신호 발생부를 구비한다. 이때, 상기 시간차는 상기 프로그램 루프들의 진행에 따라 감소된다.
상기의 다른 목적을 달성하기 위한 본 발명의 다른 일면은 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치의 프로그램 방법에 관한 것이다. 본 발명의 다른 일면에 따른 플래시 메모리 장치의 프로그램 방법은 워드라인들과 비트라인들로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들을 다수개의 프로그램 블락들로 구분하고, 상기 다수개의 프로그램 블락들의 선택되는 상기 워드라인에 제공되는 제1 프로그램 전압을 제공하고 상기 비트라인들에 각자의 1차 프로그램 데이터들을 제공하여 프로그램하는 제1 프로그램 루프로서, 상기 1차 프로그램 데이터들은 상기 다수개의 프로그램 블락들에 제1 시간차로 제공하되 상기 제1 프로그램 루프 단계; 및 상기 다수개의 프로그램 블락들의 선택되는 상기 워드라인에 제공되는 상기 제1 프로그램 전압보다 높은 제2 프로그램 전압을 제공하고 상기 비트라인들에 각자의 2차 프로그램 데이터들을 제공하여 프로그램하는 제2 프로그램 루프로서, 상기 2차 프로그램 데이터들은 상기 다수개의 프로그램 블락들에 제2 시간차로 제공하되 상기 제2 프로그램 루프 단계를 구비한다. 이때, 상기 제2 시간차는 상기 제1 시간차보다 짧다.
상기의 다른 목적을 달성하기 위한 본 발명의 또 다른 일면도 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치의 프로그램 방법에 관한 것이다. 본 발명의 또 다른 일면에 따른 플래시 메모리 장치의 프로그램 방법은 워드라인들과 비트라인들로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들을 제1 그룹수의 1차 프로그램 그룹들로 구분하고, 상기 1차 프로그램 그룹들의 선택되는 상기 워드라인에 제공되는 제1 프로그램 전압을 제공하고 상기 비트라인들에 각자의 1차 프로그램 데이터들을 순차적으로 제공하여 프로그램하는 제1 프로그램 루프; 및 상기 복수개의 플래시 메모리 셀들을 제2 그룹수의 2차 프로그램 그룹들로 구분하고, 상기 2차 프로그램 그룹들의 선택되는 상기 워드라인에 제공되는 상기 제1 프로그램 전압보다 높은 제2 프로그램 전압을 제공하고 상기 비트라인들에 각자의 2차 프로그램 데이터들을 순차적으로 제공하여 프로그램하는 제2 프로그램 루프를 구비한다. 이때, 상기 제2 그룹수는 상기 제1 그룹수보다 작다.
상기와 같은 본 발명의 플래시 메모리 장치 및 그의 프로그램 방법에 의하면, 초기의 프로그램 루프에서는, 프로그램 블락들이 순차적으로 프로그램됨으로써, 노이즈를 최소화할 수 있다. 그리고, 프로그램 루프가 진행됨에 따라, 시간차 및/또는 프로그램 그룹의 수가 줄어듦으로써, 전체적으로 프로그램 소요시간이 저감될 수 있다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 플래시 메모리 장치에서 프로그램 루프의 진행에 의하여 따라 순차적으로 증가하는 프로그램 전압을 설명하기 위한 도면이다.
도 3a 및 도 3b는 도 1의 플래시 메모리 장치에서 프로그램 루프의 진행에 따라 감소되는 버퍼 제어신호들 간의 활성화 타이밍의 시간차를 설명하기 위한 도면들이다.
도 4는 도 3b의 타이밍의 시간차에 따른 프로그램 그룹의 변화를 설명하기 위한 도면이다.
도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 도면이다.
도 6는 본 발명의 다른 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 또한, 하기의 설명에서, 구체적인 처리흐름과 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 기술된다. 그러나, 이들 특정 상세들 없이도, 본 발명의 실시될 수 있다는 것은 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사실이다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.
도 1은 본 발명의 일실시예에 따른 플래시 메모리 장치를 개략적으로 나타내는 도면이다. 도 1의 플래시 메모리 장치는 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program; ISPP) 방식으로 프로그램이 진행된다. 여기서, 상기 ISSP는 복수개의 프로그램 루프들로 이루어지며, 프로그램 전압은 프로그램 루프에 따라 증가한다.
도 1을 참조하면, 본 발명의 플래시 메모리 장치는 메모리 어레이(100), 프로그램 전압 공급부(200), 페이지 버퍼부(300) 및 제어신호 발생부(400)를 구비한다.
상기 메모리 어레이(100)는 복수개의 플래시 메모리 셀(MC)들을 포함한다. 이때, 상기 복수개의 플래시 메모리 셀(MC)들은 워드라인(WL)들과 비트라인(BL)들로 이루어지는 매트릭스 구조상에 배열되며, 다수개의 프로그램 블락들(110, 120, 130, 140)로 구분될 수 있다.
바람직하기로는, 본 발명의 플래시 메모리 장치는 단위 갯수에 해당하는 상기 복수개의 플래시 메모리 셀(MC)이 하나의 스트링(STR)을 형성하는 낸드(NAND)형 플래시 메모리 장치이다.
상기 프로그램 전압 공급부(200)는 로우 디코더(500)를 통하여 선택되는 워드라인(WL)에 프로그램 전압(VPRM)을 공급한다. 이때, 상기 프로그램 전압(VPRM)은 루프 정보 신호(XCLP)에 제어된다. 여기서, 상기 루프 정보 신호(XCLP)는 상기 프로그램 루프의 진행 즉, 현재 진행되는 단계가 제1 프로그램 루프인지, 제2 프로그램 루프인지 등에 대한 정보를 포함한다. 이때, 상기 프로그램 전압(VPRM)은, 도 2에 도시되는 바와 같이, 프로그램 루프의 진행에 의하여 따라 순차적으로 증가한다.
이러한 상기 프로그램 전압 공급부(200)의 구현은 당업자에게는 용이하므로, 본 명세서에서는, 이에 대한 구체적인 기술은 생략된다.
상기 페이지 버퍼부(300)는 각자의 상기 프로그램 블락(110, 120, 130, 140)에 대응하는 다수개의 페이지 버퍼들(310, 320, 330, 340)을 포함한다. 상기 다수개의 페이지 버퍼들(310, 320, 330, 340)은 각자에 대응하는 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4)의 활성화에 응답하여, 대응하는 상기 프로그램 블락(110, 120, 130, 140)의 비트라인(BL)들에 각자의 프로그램 데이터(PT)를 제공한다.
에를 들면, 버퍼 제어신호들(XCON1)의 활성화할 때, 상기 다수개의 페이지 버퍼(310)에 포함되는 버퍼 스위치들(311_1 내지 311_n)들이 턴온되어 상기 프로그램 블락(110)에 포함되는 비트라인(BL)들에 각자의 프로그램 데이터(PT)를 제공한다.
이때, 상기 프로그램 데이터(PT)는 선택되는 플래시 메모리 셀(MC)이 프로그램되는 셀인지 여부에 따라 결정된다. 예를 들어, 선택되는 플래시 메모리 셀(MC)이 프로그램되는 셀인 경우에는, 상기 프로그램 데이터(PT)는 접지전압(VSS)이다. 반면에, 선택되는 플래시 메모리 셀(MC)이 프로그램 금지되는 셀인 경우에는, 상기 프로그램 데이터(PT)는 전원전압(VCC)이다.
한편, 상기 프로그램 데이터(PT)는, 각 프로그램 루프에서, 프로그램 동작이 수행된 후, 선택된 플래시 메모리 셀(MC)의 프로그램 완료여부를 확인하는 검증 결과에 따른 정보를 가진다. 그리고, 본 명세서에서, 상기 프로그램 데이터(PT)는 프로그램 동작이 수행되는 프로그램 루프의 단계에 따라, '1차 프로그램 데이터', '2차 프로그램 데이터' 등으로 불릴 수 있다.
상기 제어신호 발생부(400)는 상기 다수개의 페이지 버퍼들(310, 320, 330, 340)에 대응하는 상기 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4)을 발생한다. 그리고, 상기 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4)은 적어도 하나의 프로그램 루프에서 소정의 시간차(Td)를 가지고 순차적으로 활성화된다.
이와 같이 상기 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4)이 순차적으로 활성화됨으로써, 상기 프로그램되는 플래시 메모리 셀이 연결되는 선택 비트라인(미도시)과 프로그램이 금지되는 플래시 메모리 셀들이 연결되는 비선택 비트라인(미도시) 사이의 커플링 등으로 인하여 발생될 수 있는 순간 노이즈의 피크(peak)가 저감될 수 있다.
한편, 플래시 메모리 장치에서는, 프로그램 루프가 진행됨에 따라, 프로그램이 완료되는 플래시 메모리 셀(MC)의 수가 증가되는 것이 일반적이다. 그러므로, 프로그램 루프의 진행에 프로그램이 요구되는 플래시 메모리 셀(MC)의 수는 점차적으로 감소된다. 그 결과, 각 프로그램 블락에서의 순간 노이즈의 피크도 감소된다.
본 발명의 플래시 메모리 장치는 이러한 점을 고려하여 발명된 것으로서, 노이즈가 최소화되면서도 프로그램 소요시간이 저감될 수 있다는 점에 유의한다.
계속 도 1을 참조하면, 본 발명의 플래시 메모리 장치에서는, 상기 제어 신호 발생부(400)에서 제공되는 상기 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4) 간의 활성화되는 타이밍의 시간차(Td11, Td12, Td13)는, 도 3a에 도시되는 바와 같이, 프로그램 루프의 진행에 따라 감소될 수 있다.
바람직하기로, 본 발명의 플래시 메모리 장치에서는, 상기 제어 신호 발생부(400)에서 제공되는 상기 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4) 간의 활성화되는 타이밍의 시간차(Td)는 독립적으로 제어될 수 있다.
다시 기술하자면, 임의의 2개의 프로그램 블락간 시간차는 이전 프로그램 루프에서의 시간차와 동일하게 하고, 다른 임의의 2개의 프로그램 블락간의 시간차는 '0'으로 설정할 수도 있다. 이때, 시간차가 '0'으로 설정되는 2개의 프로그램 블락들은 하나의 프로그램 그룹으로 설정되는 것과 같은 효과가 발생된다. 이 경우, 프로그램 그룹의 수가 프로그램 루프의 진행에 따라 순차적으로 감소될 수 있다.
예를 들어, 도 3b에 도시되는 바와 같이, 제1 프로그램 루프에서는, 상기 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4) 각각이 시간차(Td)를 가지고 순차적으로 활성화된다. 이 경우, 제1 프로그램 루프에서는, 프로그램 블락들(110, 120, 130, 140) 각각이 하나의 프로그램 그룹(도 4의 GPRF1, GPRF2, GPRF3, GPRF4)으로 작용되므로, 플래시 메모리 셀(MC)들은 4개 프로그램 그룹들(GPRF1, GPRF2, GPRF3, GPRF4)로 구분되는 결과를 나타낸다. 즉, 제1 프로그램 루프에서의 프로그램 그룹의 그룹수(NGR1)은 "4"이다.
반면에, 제2 프로그램 루프에서는, 상기 버퍼 제어신호(XCON1)와 버퍼 제어신호(XCON2)가 동시에 활성화되고, 상기 버퍼 제어신호(XCON3)와 버퍼 제어신호(XCON4)가 동시에 활성화이다. 이때, 상기 버퍼 제어신호들(XCON1, XCON2)과 상기 버퍼 제어신호들(XCON3, XCON4) 사이에는 시간차(Td)를 가지고 활성화된다.
이 경우, 제2 프로그램 루프에서는, 프로그램 블락들(110, 120)이 하나의 프로그램 그룹(도 4의 GPRS1)으로 작용되고, 프로그램 블락들(130, 140)이 다른 하나의 프로그램 그룹(도 4의 GPRS2)으로 작용된다. 그러므로, 플래시 메모리 셀(MC)들은 2개 프로그램 그룹(도 4의 GPRS1, GPRS2)들로 구분되는 결과를 나타낸다. 즉, 제2 프로그램 루프에서의 프로그램 그룹의 그룹수(NGR2)은 "2"이다.
또한, 제3 프로그램 루프에서는, 상기 버퍼 제어신호들(XCON1, XCON2, XCON3, XCON4) 모두가 동시에 활성화이다.
이 경우, 제3 프로그램 루프에서는, 프로그램 블락들(110, 120, 130, 140) 모두가 하나의 프로그램 그룹으로 작용된다. 그러므로, 플래시 메모리 셀(MC)들은 1개 프로그램 그룹(도 4의 GPRT)을 가지는 결과를 나타낸다. 즉, 제3 프로그램 루프에서의 프로그램 그룹의 그룹수(NGR3)은 "1"이다.
상기와 같은 기능을 가진 제어 신호 발생부(400)는 당업자라면 용이하게 구현할 수 있으므로, 이에 대한 구체적인 기술은 생략된다.
계속하여, 본 발명의 플래시 메모리 장치에 대한 프로그램 방법이 기술된다.
도 5는 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 도면으로서, 도 1의 플래시 메모리 장치가 적용될 수 있다.
도 5를 도 1 내지 도 2 및 도 3a와 함께 참조하면, 본 발명의 일실시예에 따른 플래시 메모리 장치의 프로그램 방법은 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치의 프로그램 방법으로서, 적어도 제1 프로그램 루프 단계(S110) 및 제2 프로그램 루프 단계(S120)를 포함한다.
상기 제1 프로그램 루프 단계(S110)에서는, 워드라인(WL)들과 비트라인들(BL)로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들(MC)이 다수개의 프로그램 블락들(110, 120, 130, 140)로 구분되고, 상기 다수개의 프로그램 블락들(110, 120, 130, 140)의 워드라인(WL)에 제1 프로그램 전압(VPGM1)이 제공되고, 상기 다수개의 프로그램 블락들(110, 120, 130, 140)에 '1차 프로그램 데이터'들이 제1 시간차(Td11)를 가지고 순차적으로 제공됨으로써, 상기 다수개의 프로그램 블락들(110, 120, 130, 140)의 플래시 메모리 셀들(MC)이 프로그램된다(S113). 그리고, 상기 복수개의 플래시 메모리 셀들에 대한 프로그램 패스 여부가 확인되어 제1 검증 결과가 발생된다(S115).
상기 제2 프로그램 루프 단계(S120)에서는, 복수개의 플래시 메모리 셀들(MC)이 다수개의 프로그램 블락들(110, 120, 130, 140)로 구분하고, 상기 다수개의 프로그램 블락들(110, 120, 130, 140)의 워드라인(WL)에 제2 프로그램 전압(VPGM2)이 제공되고, 상기 다수개의 프로그램 블락들(110, 120, 130, 140)에 '2차 프로그램 데이터'들이 제2 시간차(Td12)를 가지고 순차적으로 제공됨으로써, 상기 다수개의 프로그램 블락들(110, 120, 130, 140)의 플래시 메모리 셀들(MC)이 프로그램된다(S123). 그리고, 상기 복수개의 플래시 메모리 셀들에 대한 프로그램 패스 여부가 확인되어 제2 검증 결과가 발생된다(S125).
이때, 상기 제2 시간차(Td12)는 상기 제1 시간차(Td11)보다 짧다.
바람직하기로는, 도 5의 플래시 메모리 장치의 프로그램 방법은 단위 갯수에 해당하는 상기 복수개의 플래시 메모리 셀(MC)이 하나의 스트링(STR)을 형성하는 낸드(NAND)형 플래시 메모리 장치의 프로그램 방법이다.
상기 도 5의 프로그램 방법에 의하면, 모든 프로그램 루프 단계에 대하여 동일한 시간차, 예를 들면, 제1 시간차(Td11)로 다수개의 프로그램 블락들을 프로그램하는 종래기술에 비하여, 프로그램 소요시간이 현저히 감소된다.
그리고, 도 5의 프로그램 방법은 다양한 형태로 변형될 수 있다.
도 6은 본 발명의 다른 일실시예에 따른 플래시 메모리 장치의 프로그램 방법을 나타내는 도면으로서, 역시 도 1의 플래시 메모리 장치가 적용될 수 있다.
도 6을 도 1 내지 도 2, 도 3b 및 도 4와 함께 참조하면, 본 발명의 다른 일실시예에 따른 플래시 메모리 장치의 프로그램 방법은 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치의 프로그램 방법으로서, 적어도 제1 프로그램 루프 단계(S210) 및 제2 프로그램 루프 단계(S220)를 포함한다.
상기 제1 프로그램 루프 단계(S210)에서는, 워드라인(WL)들과 비트라인들(BL)로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들(MC)이 제1 그룹수(NGR1)의 1차 프로그램 그룹들로 구분된다(S211). 본 실시예에서는, 상기 프로그램 블락들(110, 120, 130, 140) 각각이 1차 프로그램 그룹들(GPRF1~GPRF4)에 해당되며, 이 경우, 제1 그룹수(NGR1)는 "4"이다.
그리고, 상기 제1 프로그램 그룹들(GPRF1~GPRF4)의 워드라인(WL)에 제1 프로그램 전압(VPRG1)이 제공되고, 상기 제1 프로그램 그룹들(GPRF1~GPRF4)에 '1차 프로그램 데이터'들이 순차적으로 제공됨으로써, 상기 제1 프로그램 그룹들(GPRF1~GPRF4)의 플래시 메모리 셀(MC)들이 프로그램된다(S213). 그리고, 상기 복수개의 플래시 메모리 셀들에 대한 프로그램 패스 여부가 확인되어 제1 검증 결과가 발생된다(S215).
상기 제2 프로그램 루프 단계(S220)에서는, 복수개의 플래시 메모리 셀들(MC)이 제2 그룹수(NGR2)의 2차 프로그램 그룹들(GPRS1, GPRS2)로 구분된다(S221). 본 실시예에서는, 상기 프로그램 블락들(110, 120)이 하나의 2차 프로그램 그룹(GPRS1)으로 구분되며, 상기 프로그램 블락들(130, 140)이 다른 하나의 2차 프로그램 그룹(GPRS2)으로 구분된다. 이 경우, 제2 그룹수(NGR2)는 "2"이다.
그리고, 상기 제2 프로그램 그룹들(GPRS1, GPRS2)의 워드라인(WL)에 제1 프로그램 전압(VPRG1)이 제공되고, 상기 제2 프로그램 그룹들(GPRS1, GPRS2)에 '2차 프로그램 데이터'들이 순차적으로 제공됨으로써, 상기 제2 프로그램 그룹들(GPRS1, GPRS2)의 플래시 메모리 셀(MC)들이 프로그램된다(S223). 그리고, 상기 복수개의 플래시 메모리 셀들에 대한 프로그램 패스 여부가 확인되어 제2 검증 결과가 발생된다(S225).
이때, 상기 제2 그룹수(NGR2)는 상기 제1 그룹수(NGR1)보다 작다.
바람직하기로는, 도 6의 플래시 메모리 장치의 프로그램 방법은 단위 갯수에 해당하는 상기 복수개의 플래시 메모리 셀(MC)이 하나의 스트링(STR)을 형성하는 낸드(NAND)형 플래시 메모리 장치의 프로그램 방법이다.
상기 도 6의 프로그램 방법에 의하면, 모든 프로그램 루프 단계에 대하여 동일한 그룹수, 예를 들면, 제1 그룹수의 프로그램 그룹으로 구분되어 플래시 메모리 셀(MC)들이 프로그램되어 종래기술에 비하여, 프로그램 소요시간이 현저히 감소된다.
정리하면, 본 발명의 플래시 메모리 장치 및 그의 프로그램 방법에 의하면, 노이즈 피크가 최대로 발생되는 초기의 프로그램 루프에서는 프로그램 블락들이 순차적으로 프로그램됨으로써, 노이즈 피크가 최소화될 수 있다. 그리고, 프로그램 루프가 진행됨에 따라, 시간차 및/또는 프로그램 그룹의 수가 줄어듦으로써, 전체적으로 프로그램 소요시간이 저감될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (6)

  1. 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치에 있어서,
    워드라인들과 비트라인들로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들을 가지는 메모리 어레이로서, 상기 복수개의 플래시 메모리 셀들은 다수개의 프로그램 블락들로 구분될 수 있는 상기 메모리 어레이;
    선택되는 상기 워드라인에 제공되는 프로그램 전압을 생성하는 프로그램 전압 공급부로서, 상기 프로그램 전압은 상기 프로그램 루프들의 진행에 따라 순차적으로 증가하는 상기 프로그램 전압 공급부;
    각자의 상기 프로그램 블락에 대응하는 다수개의 페이지 버퍼들을 포함하는 페이지 버퍼부로서, 상기 다수개의 페이지 버퍼들은 각자에 대응하는 버퍼 제어신호들의 활성화에 응답하여 대응하는 상기 프로그램 블락의 비트라인들에 각자의 프로그램 데이터를 제공하는 상기 페이지 버퍼부; 및
    상기 다수개의 페이지 버퍼들에 대응하는 상기 버퍼 제어신호들을 발생하는 제어신호 발생부로서, 상기 버퍼 제어신호들은 적어도 하나의 상기 프로그램 루프에서 소정의 시간차를 가지고 순차적으로 활성화되는 상기 제어 신호 발생부를 구비하며,
    상기 시간차는
    상기 프로그램 루프들의 진행에 따라 감소되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1 항에 있어서, 상기 플래시 메모리 장치는
    낸드형인 것을 특징으로 하는 플래시 메모리 장치.
  3. 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치의 프로그램 방법에 있어서,
    워드라인들과 비트라인들로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들을 다수개의 프로그램 블락들로 구분하고, 상기 다수개의 프로그램 블락들의 선택되는 상기 워드라인에 제공되는 제1 프로그램 전압을 제공하고 상기 비트라인들에 각자의 1차 프로그램 데이터들을 제공하여 프로그램하는 제1 프로그램 루프로서, 상기 1차 프로그램 데이터들은 상기 다수개의 프로그램 블락들에 제1 시간차로 제공하되 상기 제1 프로그램 루프 단계; 및
    상기 다수개의 프로그램 블락들의 선택되는 상기 워드라인에 제공되는 상기 제1 프로그램 전압보다 높은 제2 프로그램 전압을 제공하고 상기 비트라인들에 각자의 2차 프로그램 데이터들을 제공하여 프로그램하는 제2 프로그램 루프로서, 상기 2차 프로그램 데이터들은 상기 다수개의 프로그램 블락들에 제2 시간차로 제공하되 상기 제2 프로그램 루프 단계를 구비하며,
    상기 제2 시간차는
    상기 제1 시간차보다 짧은 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  4. 제3 항에 있어서, 상기 플래시 메모리 장치는
    낸드형인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  5. 복수개의 프로그램 루프들로 이루어지는 증가형 스텝 펄스 프로그램 방식으로 프로그램이 진행되는 플래시 메모리 장치의 프로그램 방법에 있어서,
    워드라인들과 비트라인들로 이루어지는 매트릭스 구조상에 배열되는 복수개의 플래시 메모리 셀들을 제1 그룹수의 1차 프로그램 그룹들로 구분하고, 상기 1차 프로그램 그룹들의 선택되는 상기 워드라인에 제공되는 제1 프로그램 전압을 제공하고 상기 비트라인들에 각자의 1차 프로그램 데이터들을 순차적으로 제공하여 프로그램하는 제1 프로그램 루프; 및
    상기 복수개의 플래시 메모리 셀들을 제2 그룹수의 2차 프로그램 그룹들로 구분하고, 상기 2차 프로그램 그룹들의 선택되는 상기 워드라인에 제공되는 상기 제1 프로그램 전압보다 높은 제2 프로그램 전압을 제공하고 상기 비트라인들에 각자의 2차 프로그램 데이터들을 순차적으로 제공하여 프로그램하는 제2 프로그램 루프를 구비하며,
    상기 제2 그룹수는
    상기 제1 그룹수보다 작은 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
  6. 제5 항에 있어서, 상기 플래시 메모리 장치는
    낸드형인 것을 특징으로 하는 플래시 메모리 장치의 프로그램 방법.
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