TWI543167B - 在非易失性記憶裝置中編程被選擇之記憶單元的方法及其非易失性記憶裝置 - Google Patents

Description

在非易失性記憶裝置中編程被選擇之記憶單元的方法及其非 易失性記憶裝置

本發明是有關於一種記憶裝置，且特別是指一種在非易失性記憶裝置中編程被選擇之記憶單元的方法及其非易失性記憶裝置。

現今，記憶設備的技術發展迅速，並且在我們的日常生活中經常使用具有大容量的記憶裝置。非易失性記憶裝置具有複數個記憶單元，所述複數個記憶單元具有可在瞬變狀態被清除之浮動閘極電晶體記憶。在所述瞬變狀態中，每個浮動閘極電晶體可具有約3伏特的閾值電壓。為了編程其中一個被選擇的記憶單元，需要持續地於一預定時間內施加一個編程電壓(例如為9伏特)在所述被選擇的記憶單元的字元線上，其中所述預定時間被稱為編程時間或編程間隔。在進行編程後，被選擇的記憶單元之浮柵電晶體的閾值電壓可因此提高到一個更高的電壓，但未被選擇的記憶單元的浮柵電晶體的閾值電壓則不上升。

然而，當被選擇之字元線的多個記憶單元的至少一個記憶單元被選擇進行編程，可能會有些問題出現。例如，當編程電壓被施加到被選擇的字元線時，此編程電壓可能不僅被施加於被選擇的記憶單元，其更被施加於被選擇之字元線中未被選擇的多個記 憶單元。結果，當被選擇的字元線中之被選擇的記憶單元被編程時，被選擇的字元線中未被選擇的記憶單元也一樣地被編程。這樣的問題被稱作為「編程干擾」錯誤，其係為被選擇的字元線中未被選擇的記憶單元的一個非計畫中的編程。為了避免上述問題，一個斜升字元線編程方法從而產生。為了實現此斜升字元線編程方法，需要一個電荷幫浦。斜升字元線編程方法逐步地使所提供的電壓斜線上升。隨著半導體製程的發展，當電晶體尺寸越小，則位元線的阻抗越大。因此，當一個字元線被選擇，以對被選擇的字元線的其中一個被選擇的記憶單元進行編程，且此被選擇的記憶單元位於位元線的末端時，由於位元線的阻抗會降低由位元線施加至記憶單元的電壓，故其編程能力會因此下降。即便電荷幫浦可以增加其提供的編程電壓之準位，且/或施加在位元線上的電壓之準位可以增加，以解決上述問題，然而，「編程干擾」錯誤卻仍無法避免。另外，要讓電荷幫浦提供更高的編程電壓，則相對地會增加晶片面積。除此之外，編程電壓的斜升時間越長，則編程間隔也會越長。

本發明實施例提供了一種在非易失性記憶裝置中編程被選擇之字元線的多個記憶單元的方法，所述方法的步驟如下。於當前編程操作中，提供第一字元線編程信號給被選擇的字元線的多個記憶單元，其中第一字元線編程信號具有複數個電壓準位於當前編程操作的不同編程時隙中，且是斜升電壓信號。於下一個編程操作中，提供第二字元線編程信號給被選擇的字元線的多個記憶單元，其中第二字元線編程信號具有複數個電壓準位於下一個編程操作的不同編程時隙中，且是另一斜升電壓信號。第一字元線編程信號的最高電壓準位相同於第二字元線編程信號的最高電壓準位，且第一字元線編程信號的複數個電壓準位的數量大於第二 字元線編程信號的複數個電壓準位的數量。

本發明另一實施例提供一種非易失性記憶裝置，此非易失性記憶裝置包括記憶體陣列、位元線解碼器、字元線解碼器、第一高電壓產生器與第二高電壓產生器。記憶器陣列包括複數個記憶單元。位元線解碼器和字元線解碼器電性連接記憶體陣列，第一高電壓產生器電性連接字元線解碼器，且第二高電壓產生器電性連接到位元線解碼器。第一高電壓產生器於當前編程操作中，提供第一字元線編程信號到被選擇之字元線的多個記憶單元，其中第一字元線編程信號具有複數個電壓準位於當前編程操作的不同編程時隙中，且是斜升電壓信號。第一高電壓產生器於下一個編程操作中，提供第二字元線編程信號給被選擇的字元線的多個記憶單元，其中第二字元線編程信號具有複數個電壓準位於下一個編程操作的不同編程時隙中，且是另一斜升電壓信號。第二高電壓產生器輸出位元線編程電壓，並且位元線解碼器輸出位元線編程電壓作為多個位元線信號的至少其中之一。第一字元線編程信號的最高電壓準位相同於第二字元線編程信號的最高電壓準位，且第一字元線編程信號的電壓準位的數量大於第二字元線編程信號的電壓準位的數量。

綜上所述，本發明實施例所提出之在非易失性記憶裝置中編程被選擇之字元線的多個記憶單元的方法以及非易失性記憶裝置的編程速度快，且其位元線上的電壓壓降較低。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。

1‧‧‧非易失性記憶裝置

11‧‧‧記憶體陣列

12‧‧‧第一高電壓產生器

13‧‧‧字元線解碼器

14‧‧‧第二高電壓產生器

15‧‧‧位元線解碼器

WL‧‧‧字元線編程信號

WL[0]~WL[2^N-1]‧‧‧字元線選擇信號

BL‧‧‧位元線編程信號

BL[0]~BL[M．2^K-1]‧‧‧位元線信號

BL_ADDRESS‧‧‧位元線位址信號

PWL1~PWL4‧‧‧第一~第四電壓準位

VFY‧‧‧驗證時隙

RST‧‧‧復位時隙

BL_ADDRESS[0]、BL_ADDRESS[1]‧‧‧位元

圖1為本發明實施例之非易失性記憶裝置的記憶體陣列的方塊圖。

圖2A為本發明實施例之字元線編程信號、位元線編程信號與位元線位址信號的波形圖。

圖2B為本發明另一實施例之字元線編程信號、位元線編程信號以及位元線位址信號的波形圖。

圖2C為本發明另一實施例之字元線編程信號、位元線編程信號以及位元線位址信號的波形圖。

圖3為本發明實施例之在非易失性記憶裝置中編程被選擇之記憶單元的方法之流程圖。

在下文中，將藉由圖式說明本發明之各種實施例來詳細描述本發明。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。此外，在圖式中相同參考數字可用以表示類似的元件。

〔非易失性記憶裝置的實施例〕

請參照圖1，圖1為本發明實施例之非易失性記憶裝置的記憶體陣列的方塊圖。非易失性記憶裝置1包括記憶體陣列11、第一高電壓產生器12、字元線解碼器13、第二高電壓產生器14與位元線解碼器15。記憶體陣列11電性連接字元線解碼器13和位元線解碼器15，第一高電壓產生器12和第二高電壓產生器14分別電性連接至字元線解碼器13和位元線解碼器15。

非易失性記憶裝置1可以是一個快閃式記憶體裝置。記憶體陣列11包括複數個記憶單元，例如可以是浮動閘極電晶體。此多個記憶單元可以被選擇性地分割成M個位元線群組，其中M是大於1的整數。此多個位元線群組接收來自於由字元線解碼器13所傳送的複數個字元線選擇信號WL[0]~WL[2^N-1]，其中N係代表字元線位址信號WL_ADDRESS的位元數目。

記憶單元具有用以接收字元線選擇信號(例如，WL[0])的控制 閘極、用以接收位元線信號(例如，BL[0])的汲極與在編程過程中會電性連接到接地端GND的源極。

在編程過程中，多個位元線群組中的第一位元線群組接收複數個位元線信號BL[0]~BL[2^K-1]，以此類推，多個位元線群組中的第M個位元線群組接收來自於位元線解碼器15的複數個位元線信號BL[(M-1)．2^K]~BL[M．2^K-1]，其中N和K是大於1的整數。例如，M可以等於2，N可以等於5，而K可等於4)。

第一高電壓產生器12產生字元線編程信號WL。第二高電壓產生器14產生位元線編程信號BL。位元線位址信號BL_ADDRESS具有N個位元，其中字元線編程信號WL被輸出到字元線解碼器13，並且根據字元線位址信號WL_ADDRESS，字元線解碼器13輸出字元線選擇信號WL[0]~WL[2^N-1]的其中之一作為字元線編程信號WL。位元線編程信號BL被輸出至位元線解碼器14，並且根據位元線位址信號BL_ADDRESS，位元線解碼器14輸出位元線編程信號BL作為多個位元線信號的至少其中之一。

值得注意的是，具有編程電壓的字元線編程信號WL是一個斜升電壓信號。在編程過程中，被選擇的字元線的多個記憶單元是於多個編程操作中被編程。字元線編程信號WL在當前編程操作中具有n個電壓準位，在下一個編程操作中具有m個電壓準位，其中n是大於1的正整數，而m是小於n的正整數。在不同的編程操作中，字元線編程信號WL的最高電壓準位實質上是彼此相同的。

由於使用編程電壓的字元線編程信號WL是一個斜升電壓信號，因此通過位元線的電流會減少，且位元線上的電壓壓降會降低。據此，具有編程電壓的字元線編程信號WL足以使被選擇的複數個記憶單元被編程。在不同的編程操作中，字元線編程信號WL的最高電壓準位被設定為彼此相同，並且在當前編程操作中，記憶單元的閾值電壓可能會增加，使得在相同的電荷幫浦能力 下，於下一個編程操作中可以被編程的記憶單元之數目會增加。值得注意的是，由電荷幫浦提供的編程電壓可以是固定的，故晶片面積會減小。簡而言之，非易失性記憶裝置1能夠快速編程被選擇的字元線的多個記憶單元，且其位元線上的電壓壓降可以降低。

通過控制位元線位址信號BL_ADDRESS，不同的位元線群組中被選擇的字元線的複數個記憶單元可以在編程操作中同時或分別地被編程。例如，第一位元線群組中被選擇的字元線的記憶單元在編程操作先被編程，且於第一位元線群組中的被選擇的字元線的被選擇記憶單元被編程之後，第二位元線群組中的被選擇的字元線的記憶單元才會被編程。

值得注意的是，若要使不同的位元線群組中被選擇的字元線的被選擇的記憶單元可以同時被編程，則可能需要大電流來完成編程過程。因此，為了減少上述所需要的大電流，不同的位元線群組中被選擇的字元線的被選擇的記憶單元可以在當前編程操作中同時被編程，以增加被選擇的字元線的被選擇的記憶單元的閾值電壓，然後，在下一個編程操作中，不同的位元線群組中被選擇的字元線的記憶單元，可以分別或同時地被進行編程。

字元線編程信號WL、位元線編程信號BL和位元線位址信號BL_ADDRESS的波形細節將於以下不同實施例中被描述。

請參考圖2A，圖2A為本發明實施例之字元線編程信號、位元線編程信號與位元線位址信號的波形圖。

在本實施例中，M等於2，K等於4，根據位元線位址信號BL_ADDRESS，位元線編程信號BL被輸出作為位元線信號BL[0]~BL[31]的至少其中之一，並且用以編程被選擇的字元線的多個記憶單元之10.4μs的編程過程具有三個編程操作。當例如對應字元線選擇信號WL[0]的字元線被選擇(亦即，字元線編程信號WL被輸出作為字元線選擇信號WL[0])，用以編程被選擇的字元線(對 應字元線選擇信號WL[0])的多個記憶單元之10.4μs的編程過程會開始進行。於用以編程被選擇的字元線(對應字元線選擇信號WL[0])的多個記憶單元之10.4μs的編程過程開始進行之前，字元線編程信號WL會上升到7伏特。

然後，在5.4μs的第一編程操作的0.4μs之前端驗證時隙VFY中，字元線編程信號WL維持7伏特，位元線位址信號BL_ADDRESS和位元線編程信號BL保持在邏輯低電壓準位(例如0伏特)。接下來，在5.4μs的第一編程操作的0.4μs的瞬變時隙中，字元線編程信號WL降低至第一電壓準位PWL1，位元線編程電壓BL增加至3.6伏特，而位元線位址信號BL_ADDRESS保持在邏輯低電壓準位。

接下來，在5.4μs的第一編程操作的0.8μs的第一編程時隙中，字元線編程電壓WL維持在第一電壓準位PWL1，位元線編程信號BL維持在3.6伏特，而位元線位址信號BL_ADDRESS維持在邏輯高電壓準位。然後，在5.4μs的第一編程操作的1μs的第二編程時隙中，字元線編程電壓WL上升到第二電壓準位PWL2，位元線編程信號BL維持在3.6伏特，而位元線位址信號BL_ADDRESS維持在邏輯高電壓準位。

接下來，在5.4μs的第一編程操作的1μs的第三編程時隙中，字元線編程電壓WL上升到第三電壓準位PWL3，位元線編程信號BL維持在3.6伏特，而位元線位址信號BL_ADDRESS維持在邏輯高電壓準位。然後，在5.4μ的s第一編程操作的1μs的第四編程時隙中，字元線編程電壓WL上升到第四電壓準位PWL4(例如9.5伏特)時，位元線編程信號BL維持在3.6伏特，而位元線位址信號BL_ADDRESS維持在邏輯高電壓準位。

接下來，在5.4μs的第一編程操作的0.4μs的復位時隙RST中，字元線編程電壓WL降低到特定的低電壓準位，位元線編程信號BL下降到邏輯低電壓準位，而位元線位址信號BL_ADDRESS下 降到邏輯低電壓準位。然後，在5.4μs的第一編程操作的0.4μs的後端驗證時隙VFY中，字元線編程電壓WL上升到7伏特，位元線編程信號BL自邏輯低準位略微上升，而位元線位址信號BL_ADDRESS保持邏輯低電壓準位。

接下來，在3μs的第二編程操作的0.4μs的瞬變時隙中，字元線編程信號WL上升到第三電壓準位PWL3，位元線編程信號BL增加到3.6伏特，而位元線位址信號BL_ADDRESS保持邏輯低電壓準位。接著，在3μs的第二編程操作的0.8μs的第一編程時隙中，字元線編程電壓WL維持在第三電壓準位PWL3，位元線編程信號BL維持在3.6伏特，而位元線位址信號BL_ADDRESS維持在邏輯高電壓準位。然後，在3μs的第二編程操作的1μs的第二編程時隙中，字元線編程電壓WL上升到第四電壓準位PWL4，位元線編程信號BL維持在3.6伏特，而位元線位址信號BL_ADDRESS維持在邏輯高電壓準位。

接下來，在3μs的第二編程操作的0.4μs的復位時隙RST中，字元線編程電壓WL降低到特定的低電壓準位，位元線編程信號BL下降到邏輯低電壓準位，而位元線位址信號BL_ADDRESS下降到邏輯低電壓準位。然後，在3μs的第二編程操作的0.4μs的後端驗證時隙VFY中，字元線編程電壓WL上升到7伏特，位元線編程信號BL自邏輯低準位略微上升，而位元線位址信號BL_ADDRESS維持在邏輯低電壓準位。

接著，在2μs的第三編程操作的0.4μs的瞬變時隙中，字元線編程信號WL上升到第四電壓準位PWL4，位元線編程信號BL增加至到3.6伏特，而位元線位址信號BL_ADDRESS保持邏輯低電壓準位。接著，在2μs的第三編程操作的0.8μs的編程時隙中，字元線編程電壓WL維持在第四電壓準位PWL4，位元線編程信號BL維持在3.6伏特，而位元線位址信號BL_ADDRESS維持在邏輯高電壓準位。

接著，在2μs的第三編程操作的0.4μs的復位時隙RST中，字元線編程電壓WL降低至特定的低電壓準位，位元線編程信號BL下降至邏輯低電壓準位，而位元線位址信號BL_ADDRESS下降到邏輯低電壓準位。然後，在2μs的第三編程操作的0.4μs的後端驗證時隙VFY中，字元線編程電壓WL上升到7伏特，位元線編程信號BL自邏輯低準位略微上升，而位元線位址信號BL_ADDRESS保持邏輯低電壓準位。

簡言之，在第一編程操作中，字元線編程信號WL逐步地自從第一電壓準位PWL1上升至第四電壓準位PWL4。更進一步地說，在第一編程操作的第一編程時隙中，字元線編程信號WL在維持在第一電壓準位PWL1。接下來，在第一編程操作的第二編程時隙中，字元線編程信號WL上升並保持在第二電壓準位PWL2。然後，在第一編程操作的第三編程時隙中，字元線編程信號WL上升並保持在第三電壓準位PWL3。最後，在第一編程操作的第四個編程時隙中，字元線編程信號WL上升並保持在第四電壓準位PWL4。

然後，在第二編程操作中，字元線編程信號WL逐步地從第三電壓準位PWL3上升至第四電壓準位PWL4。更進一步地說，第二編程操作的第一編程時隙中，字元線編程信號WL維持在第三電壓準位PWL3。最後，在第二編程操作的第二編程時隙中，字元線編程信號WL上升並保持在第四電壓準位PWL4。

接著，在第三編程操作的編程時隙中，字元線編程信號WL維持在第四電壓準位PWL4。另外，在每一個編程操作的第一編程時隙開始之前，位元線編程信號BL會上升至3.6伏特，並在多個編程時隙中保持3.6伏特。位元線位址信號BL_ADDRESS則僅有在編程時隙中會保持邏輯高電壓準位。

接下來，請參照圖2B所示，圖2B為本發明另一實施例之字元線編程信號、位元線編程信號以及位元線位址信號的波形圖。 不同於圖2A實施例，於圖2B中，位元線位址信號BL_ADDRESS包括2個位元BL_ADDRESS[0]和BL_ADDRESS[1]，並且第一編程操作的長度為8.6μs。根據位元BL_ADDRESS[0]，位元線編程信號BL被輸出作為位元線信號BL[0]~BL[15]的至少其中之一，且根據位元BL_ADDRESS[1]，位元線編程信號BL被輸出作為位元線信號BL[16]~BL[31]的至少其中之一。位元BL_ADDRESS[0]和BL_ADDRESS[1]在第一編程操作的1.6μs的第一編程時隙的前面0.8μs和後面0.8μs中分別為邏輯高準位，且位元BL_ADDRESS[0]和BL_ADDRESS[1]在第一編程操作的1.8μs的第二和第三編程時隙的前面1μs和後面0.8μs中分別為邏輯高準位(亦即，在第一編程操作中的不同位元線群組的多個記憶單元會被分別編程)。在第二和第三編程操作的編程時隙中，位元BL_ADDRESS[0]和BL_ADDRESS[1]則同時為邏輯高準位中。

接著，請參照圖2C所示。圖2C為本發明另一實施例之字元線編程信號、位元線編程信號以及位元線位址信號的波形圖。不同於圖2A實施例，於圖2C中，位元線位址信號BL_ADDRESS包括2個位元BL_ADDRESS[0]和BL_ADDRESS[1]，並且第一至第三編程操作的長度分別為8.6μs、4.8μs和2.8μs。根據位元BL_ADDRESS[0]，位元線編程信號BL被輸出作為位元線信號BL[0]~BL[15]的至少其中之一，且根據位元BL_ADDRESS[1]，位元線編程信號BL被輸出作為位元線信號BL[16]~BL[31]的至少其中之一。位元BL_ADDRESS[0]和位元BL_ADDRESS[1]在第一至第三編程操作的1.6μs的第一編程時隙中的前面0.8μs和後面0.8μs中分別為邏輯高準位。除此之外，位元BL_ADDRESS[0]和位元BL_ADDRESS[1]在第一編程操作的1.8μs的第二至第四編程時隙與第二編程操作的1.8μs的第二編程時隙中的前面0.8μs和後面0.8μs中分別為邏輯高準位。換言之，不同位元線群組的多個記憶單元在每個編程操作中係分開被編程。

〔在非易失性記憶裝置中編程被選擇之記憶單元的方法之實施例〕

請參考圖3，圖3為本發明實施例之在非易失性記憶裝置中編程被選擇之記憶單元的方法之流程圖。本發明實施例提供的方法可在上述的非易失性記憶裝置中執行，但是本發明並不以此為限。

在步驟S40中，編程操作索引值i被初始化為1。接著，在步驟S42中，對被選擇的字元線的多個記憶單元執行第i編程操作。然後，在步驟S44中，檢查是否有需要對被選擇的字元線的多個記憶單元執行其他編程操作。如果需要對被選擇的字元線的多個記憶單元執行其他編程操作時，則步驟S46將被執行；若不需要對被選擇的字元線的多個記憶單元執行其他編程操作時，則結束所述方法。於步驟S46中，將編程操作索引值i遞增1，以更新編程操作索引值i，亦即i=i+1。

在第i編程操作中，在被選擇的字元線的多個記憶單元被編程前，字元線編程信號WL會先變化到一個特定的電壓(例如7伏特)。接著，被選擇的字元線的多個記憶單元會在至少一個編程時隙中被編程，其中字元線編程信號WL是斜升電壓信號，且其在不同的編程時隙中具有不同電壓準位。字元線編程信號WL在第i編程操作中的最高電壓準位相同於其在第(i+1)編程操作中的最高電壓準位，並且字元線編程信號WL在第i編程操作中之電壓準位的數量大於其在在第(i+1)編程操作中之電壓準位的數量。此外，在不同的位元線群組中被選擇的字元線的多個記憶單元可以在編程時隙中分別或同時被編程。

〔實施例的有益結果〕

因此，本發明實施例所提供的在非易失性記憶裝置中編程被選擇之字元線的多個記憶單元的方法及其非易失性記憶裝置可以快速編程被選擇的字元線的多個記憶單元，且其在位元線上的電壓壓降可以較低。 上述的描述僅代表本發明的實施例，沒有任何意圖限制本發明標的物的範圍。各種等價的變化，交替或根據本發明申請專利範圍的修改都因此被視為被包括在本發明的範圍。

1‧‧‧非易失性記憶裝置

11‧‧‧記憶體陣列

12‧‧‧第一高電壓產生器

13‧‧‧字元線解碼器

14‧‧‧第二高電壓產生器

15‧‧‧位元線解碼器

WL‧‧‧字元線編程信號

WL[0]~WL[2^N-1]‧‧‧字元線選擇信號

BL‧‧‧位元線編程信號

BL[0]~BL[M．2^K-1]‧‧‧位元線信號

Claims (12)

1. 一種在非易失性記憶裝置中編程被選擇之一字元線的多個記憶單元的方法，包括：於一當前編程操作中，提供一第一字元線編程信號給被選擇的該字元線的該些記憶單元，其中該第一字元線編程信號具有複數個電壓準位於該當前編程操作的不同編程時隙中，且是一斜升電壓信號；以及於一下一個編程操作中，提供一第二字元線編程信號給被選擇的該字元線的該些記憶單元，其中該第二字元線編程信號具有複數個電壓準位於該下一個編程操作的不同編程時隙中，且是另一斜升電壓信號；其中該第一字元線編程信號的最高電壓準位相同於該第二字元線編程信號的最高電壓準位，該第一字元線編程信號的該些電壓準位的數量大於該第二字元線編程信號的該些電壓準位的數量。
2. 如請求項第1項所述之在非易失性記憶裝置中編程被選擇之一字元線的多個記憶單元的方法，其中不同位元線群組中被選擇的該字元線的該些記憶單元在該當前編程操作和該下一個編程操作中被同時編程。
3. 如請求項第1項所述之在非易失性記憶裝置中編程被選擇之一字元線的多個記憶單元的方法，其中不同位元線群組中被選擇的該字元線的該些記憶單元在該當前編程操作中被分別編程，並且在該下一個編程操作中被同時編程。
4. 如請求項第1項所述之在非易失性記憶裝置中編程被選擇之一字元線的多個記憶單元的方法，其中不同位元線群組中被選擇的該字元線的該些記憶單元在該當前編程操作和該下一個編程操作中皆被分別編程。
5. 如請求項第2至4項其中之一所述之在非易失性記憶裝置中編 程被選擇之一字元線的多個記憶單元的方法，其中該不同位元線群組中的其中之一包括16條位元線，而另一個該不同位元線群組中的其中之一包括另16條位元線。
6. 如請求項第1項所述之在非易失性記憶裝置中編程被選擇之一字元線的多個記憶單元的方法，其中在被選擇的該字元線的該些記憶單元進行編程之前，該字元線編程信號轉換至一第一特定準位；在被選擇的該字元線的該些記憶單元被編程之後，該字元線編程信號降低至一第二特定準位。
7. 一種非易失性記憶裝置，包括：一記憶體陣列，包括複數個記憶單元；以及一位元線解碼器和一字元線解碼器，電性連接到該記憶體陣列；一第一高電壓產生器，電性連接到該字元線解碼器，該第一高電壓產生器於一當前編程操作中，提供一第一字元線編程信號到被選擇之一字元線的該些記憶單元，其中該第一字元線編程信號具有複數個電壓準位於該當前編程操作的不同編程時隙中，且是一斜升電壓信號；之後，該第一高電壓產生器於一下一個編程操作中，提供一第二字元線編程信號給被選擇的該字元線的該些記憶單元，其中該第二字元線編程信號具有複數個電壓準位於該下一個編程操作的不同編程時隙中，且是另一斜升電壓信號；以及一第二高電壓產生器，電性連接到該位元線解碼器，以輸出一位元線編程電壓，並且該位元線解碼器輸出該位元線編程電壓作為多個位元線信號的至少其中之一；其中該第一字元線編程信號的最高電壓準位相同於該第二字元線編程信號的最高電壓準位，且該第一字元線編程信號的該些電壓準位的數量大於該第二字元線編程信號的該些電壓準位的數量。
8. 如請求項第7項所述之非易失性記憶裝置，其中在不同位元線群組中被選擇的該字元線的該些記憶單元在該當前編程操作和該下一個編程操作中被同時編程。
9. 如請求項第7項所述之非易失性記憶裝置，其中根據該位元線解碼器所接收到的一位元線位址信號，不同位元線群組中被選擇的該字元線的該些記憶單元在該當前編程操作中被分別編程，並且在該下一個編程操作中被同時編程。
10. 如請求項第7項所述之非易失性記憶裝置，其中根據該位元線解碼器所接收到的一位元線位址信號，不同位元線群組中被選擇的該字元線的該些記憶單元在該當前編程操作和該下一個編程操作中皆被分別編程。
11. 如請求項第8至10項其中之一所述之非易失性記憶裝置，其中該不同位元線群組中的其中之一包括16條位元線，而另一個不同位元線群組中的其中之一包括另16條位元線。
12. 如請求項第7項所述之非易失性記憶裝置，其中在被選擇的該字元線的該些記憶單元進行編程之前，該字元線編程信號轉換至一第一特定準位，在被選擇的該字元線的該些記憶單元被編程之後，該字元線編程信號降低至一第二特定準位。