KR20140026126A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 드레인 셀렉트 트랜지스터에 인접한 제1 메모리 셀을 프로그램하고, 소오스 셀렉트 트랜지스터에 인접한 제2 메모리 셀과 상기 제1 메모리 셀 사이에 배치된 메모리 셀들을 프로그램하고, 상기 제2 메모리 셀을 프로그램하는 단계를 포함하는 반도체 메모리 장치 및 이의 동작 방법을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 메모리 셀 블럭들을 포함하며, 각각의 메모리 셀 블럭은 다수의 셀 스트링들로 이루어진다. 셀 스트링들은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소오스 셀렉트 트랜지스터를 포함한다. 서로 다른 셀 스트링들에 연결된 드레인 셀렉트 트랜지스터들의 게이트들은 드레인 셀렉트 라인에 연결되고, 메모리 셀들의 게이트들은 워드라인들에 연결되고, 소오스 셀렉트 트랜지스터들의 게이트들은 소오스 셀렉트 라인에 연결된다.
통상적으로, 반도체 메모리 장치의 프로그램 동작 및 그에 대한 검증 동작은 특정 방향으로 순차적으로 진행된다. 예를 들어, 프로그램 동작은 소오스 셀렉트 트랜지스터들에 인접한 메모리 셀들부터 드레인 셀렉트 트랜지스터들에 인접한 메모리 셀들의 방향으로 실시한다. 구체적으로, 소오스 셀렉트 트랜지스터에 인접한 메모리 셀을 제0 메모리 셀이라 하고, 드레인 셀렉트 트랜지스터에 인접한 메모리 셀을 제31 메모리 셀이라 하면, 프로그램 동작은 제0 메모리 셀, 제1 메모리 셀, ... 제31 메모리 셀의 순서로 실시한다.
한편, 메모리 셀들에 대한 검증 동작은 비트라인들을 프리차지한 후, 선택된 메모리 셀들의 프로그램 상태에 따라 프리차지된 비트라인들의 전류변화를 센싱하여 실시한다. 특히, 제0 워드라인에 연결된 메모리 셀들에 대한 검증 동작의 경우, 나머지 메모리 셀들이 모두 소거 상태에 있으므로, 셀 스트링에 흐르는 전류량이 최대가 된다. 그리고 프로그램이 순차적으로 진행될수록 셀 스트링에 흐르는 전류량은 감소하며, 마지막 순서의 제n 워드라인에 연결된 메모리 셀들에 대한 검증 동작시에는, 나머지 메모리 셀들에 대한 프로그램이 완료된 상태이므로 셀 스트링에 흐르는 전류량이 최소가 된다.
이로 인해, 하이 레벨로 프리차지된 다수의 비트라인 중 일부 비트라인은 프로그램 상태에 따라 로우 레벨로 디스차지되어야 하는데 다수의 비트라인 전류가 소스 라인으로 디스차지될 경우 소오스 바운싱(source bouncing) 현상이 발생하게 되어 로우 레벨(OV)로 디스차지되어야 하는 비트라인이 완전히 디스차지되지 않아 프로그램 동작시 검증 오류를 발생시킬 수 있다.
또한, 동일한 페이지 내에서 메모리 셀들은 각각의 특성에 따라 프로그램되는 속도가 다르다. 다른 메모리 셀들에 비하여 상대적으로 프로그램이 빨리 되는 메모리 셀은 패스트(fast) 셀이라고 하고, 다른 메모리 셀들에 비하여 상대적으로 프로그램이 느리게 되는 메모리 셀은 슬로우(Slow) 셀이라고 한다. 하나의 페이지를 선택하여 프로그램을 실시하는 동안 패스트 셀은 다른 메모리 셀보다 먼저 프로그램이 완료되고 프로그램 검증 또한 먼저 패스된다. 하지만, 프로그램을 위해 선택된 페이지에 모든 메모리 셀들이 프로그램되어야 하는 경우에는 패스트 메모리 셀이 실제로 프로그램이 패스되지 않았는데도 소오스 라인 바운싱에 의해 프로그램 패스가 검증되어 패스트 메모리 셀이 언더 프로그램될 수 있다.
본 발명의 실시예는 반도체 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은, 드레인 셀렉트 트랜지스터에 인접한 제1 메모리 셀을 프로그램하고, 소오스 셀렉트 트랜지스터에 인접한 제2 메모리 셀과 상기 제1 메모리 셀 사이에 배치된 메모리 셀들을 프로그램하고, 상기 제2 메모리 셀을 프로그램하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 드레인 셀렉트 라인에 인접한 제1 페이지에 대한 프로그램 동작을 실시하고, 소오스 셀렉트 라인에 인접한 제2 페이지와 상기 제1 페이지 사이에 배치된 페이지들에 대한 프로그램 동작을 실시하고, 상기 제2 페이지에 대한 프로그램 동작을 실시하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은, 이븐 셀 스트링들 및 오드 셀 스트링들에 포함된 메모리 셀들 중, 드레인 셀렉트 트랜지스터들에 인접한 제1 메모리 셀들을 프로그램하고, 소오스 셀렉트 트랜지스터들에 인접한 제2 메모리 셀들과 상기 제1 메모리 셀들 사이에 배치된 메모리 셀들을 프로그램하고, 상기 제2 메모리 셀들을 프로그램하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 메모리 셀들을 포함하며, 드레인 셀렉트 라인, 다수의 워드라인들 및 소오스 셀렉트 라인이 연결된 메모리 셀 어레이; 상기 워드라인들에 연결된 메모리 셀들을 프로그램하도록 구성된 회로 그룹; 및 상기 드레인 셀렉트 라인에 인접한 제1 워드라인에 연결된 메모리 셀들을 프로그램하고, 상기 소오스 셀렉트 라인에 인접한 제2 워드라인과 상기 제1 워드라인 사이에 배치된 워드라인들에 연결된 메모리 셀들을 프로그램하고, 상기 제2 워드라인에 연결된 메모리 셀들을 프로그램하기 위해 상기 회로 그룹을 제어하도록 구성된 제어회로를 포함한다.
본 기술은 반도체 메모리 장치의 프로그램 동작 시, 소오스 바운싱 현상에 따른 메모리 셀들의 문턱전압 변동을 BPD(Back Pattern Dependancy)로 상쇄시킴으로써 메모리 셀들의 문턱전압 변동을 억제시킬 수 있다. 이에 따라, 문턱전압 분포가 넓어지는 것을 방지할 수 있으므로, 반도체 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 블럭도이다.
도 3은 도 2의 메모리 셀 블럭을 구체적으로 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치는 다수의 메모리 셀들이 포함된 메모리 셀 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램, 리드 및 소거 동작을 수행하도록 구성된 회로 그룹(130, 140 및 150) 및 입력되는 데이터에 따라 프로그램, 리드 및 소거 동작을 수행하도록 회로 그룹(130, 140 및 150)을 제어하도록 구성된 제어회로(120)를 포함한다.
낸드(NAND) 플래시 메모리 장치의 경우, 상기 회로 그룹은 전압 생성 회로(130), 로우 디코더(140), 읽기 및 쓰기 회로(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀 블럭들(미도시)을 포함한다. 메모리 셀 블럭들은 도 2에서 구체적으로 후술하도록 한다.
전압 생성 회로(130)는 제어회로(120)에서 출력된 동작신호들에 따라 필요한 전압을 생성한다. 예를 들면, 제어회로(120)로부터 프로그램 동작 신호(PGM)가 출력되면, 전압 생성 회로(130)는 드레인 셀렉트 라인(DSL)에 인가할 드레인 셀렉트 전압(Vdsl), 소오스 셀렉트 라인(SSL)에 인가할 소오스 셀렉트 전압(Vssl), 공통 소오스 라인(CSL)에 인가할 공통 소오스 전압(Vcsl), 선택된 워드라인에 인가할 프로그램 전압(Vpgm) 및 선택된 워드라인을 제외한 나머지 워드라인들에 인가할 패스전압(Vpass)을 생성한다.
로우 디코더(140)는 제어회로(120)의 제어에 따라 메모리 셀 블럭을 선택하고, 전압 생성 회로(130)에서 생성된 전압들을 선택된 메모리 셀 블럭에 연결된 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 워드라인들(WL[n:0])에 전달한다. 예를 들면, 프로그램 동작 시, 로우 디코더(140)는 드레인 셀렉트 전압(Vdsl)을 드레인 셀렉트 라인(DSL)에 전달하고, 소오스 셀렉트 전압(Vssl)을 소오스 셀렉트 라인(SSL)에 전달하고, 공통 소오스 전압(Vcsl)을 공통 소오스 라인(CSL)에 전달하고, 프로그램 전압(Vpgm)을 선택된 워드라인에 전달하고, 패스전압(Vpass)을 선택된 워드라인을 제외한 나머지 워드라인들에 전달한다.
읽기 및 쓰기 회로(150)는 제어회로(120)의 제어 및 외부로부터 입력된 프로그램 데이터(DATA)에 따라 메모리 셀 어레이(110)에 연결된 비트라인들(BL)에 프로그램 허용전압(예컨대, 0V) 또는 프로그램 금지전압(예컨대, Vcc)을 인가한다. 또는, 읽기 및 쓰기 회로(450)는 제어회로(420)의 제어에 따라 메모리 셀 어레이(410)로부터 독출한 데이터를 외부로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(150)는 비트라인들(BL)에 프로그램 금지전압에 해당하는 전압을 인가한다.
제어회로(120)는 명령신호(CMD)에 응답하여 내부적으로 동작신호들을 출력하고, 로우 디코더(140)와 읽기 및 쓰기 회로(150)를 제어한다. 예를 들면, 제어회로(120)는 프로그램 동작을 위한 명령신호(CMD)가 입력되면, 프로그램 동작 신호(PGM)를 출력하고, 프로그램 동작을 수행하도록 전압 생성 회로(130), 로우 디코더(140)와 읽기 및 쓰기 회로(150)를 제어한다.
특히, 제어회로(120)는 프로그램 동작시 셀 스트링의 최외각에 배치된 메모리 셀들의 신뢰도를 개선하기 위하여, 드레인 셀렉트 트랜지스터에 인접한 메모리 셀을 먼저 프로그램한 후, 나머지 메모리 셀들 중 소오스 셀렉트 트랜지스터에 인접한 메모리 셀을 제외한 메모리 셀들을 프로그램하고, 마지막으로 소오스 셀렉트 트랜지스터에 인접한 메모리 셀을 프로그램하도록 회로 그룹을 제어한다.
도 2는 도 1의 메모리 셀 어레이를 구체적으로 설명하기 위한 블럭도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 셀 블럭들(BLK1 내지 BLKm)을 포함한다. 예를 들면, 메모리 셀 어레이(110)는 제1 내지 제m 메모리 셀 블럭들(BLK1 내지 BLKm)을 포함한다. 제1 내지 제m 메모리 셀 블럭들(BLK1 내지 BLKm)은 서로 동일하게 구성되므로, 이 중에서 제1 메모리 셀 블럭(BLK1)을 예를 들어 도 3에서 구체적으로 설명하도록 한다.
도 3은 도 2의 메모리 셀 블럭을 구체적으로 설명하기 위한 회로도이다.
도 3을 참조하면, 도 2에 도시된 제1 내지 제m 메모리 셀 블럭들(BLK1 내지 BLKm) 중에서 제1 메모리 셀 블럭(BLM1)이 구체적으로 도시되었다.
제1 메모리 셀 블럭(BLK1)은 일 방향으로 서로 평행하게 배열된 다수의 셀 스트링들(STe 및 STo)을 포함한다. 셀 스트링들(STe 및 STo)은 배열된 순서에 따라 이븐 셀 스트링들(STe)과 오드 셀 스트링들(STo)로 정의될 수 있다. 이븐 셀 스트링들(STe)은 짝수 번째의 셀 스트링들을 의미하며, 이븐 비트라인들(BLe)과 공통 소오스 라인(CSL) 사이에 연결된다. 오드 셀 스트링들(STo)은 홀수 번째의 셀 스트링들을 의미하며, 오드 비트라인들(BLo)과 공통 소오스 라인(CSL) 사이에 연결된다. 이븐 셀 스트링들(STe)과 오드 셀 스트링들(STo)은 서로 동일한 구성으로 이루어지므로, 이 중에서 어느 하나의 이븐 셀 스트링(STe)을 예를 들어 구체적으로 설명하면 다음과 같다.
이븐 셀 스트링(STe)은 서로 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F0 내지 Fn) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 소오스 셀렉트 트랜지스터(SST)의 소오스(source)는 공통 소오스 라인(CSL)에 연결되고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 이븐 비트라인(BLe)에 연결된다. 서로 다른 이븐 및 오드 셀 스트링들(STe 및 STo)에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트들은 드레인 셀렉트 라인(DSL)에 연결되고, 메모리 셀들(F0 내지 Fn)의 게이트들은 워드라인들(WL0 내지 WLn)에 연결되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트들은 소오스 셀렉트 라인(SSL)에 연결된다. 동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page)라고 한다. 예를 들어, 제1 워드라인(WL1)에 연결된 메모리 셀들(F1)의 그룹을 제1 페이지라고 할 수 있다.
상술한 제1 메모리 셀 블럭(BLK1)의 프로그램 동작은 드레인 셀렉트 트랜지스터(DST)들에 인접한 제n 메모리 셀(Fn)들을 먼저 프로그램하고, 나머지 메모리 셀들 중에서 소오스 셀렉트 트랜지스터(SST)에 인접한 제0 메모리 셀(F0)들을 제외한 제1 내지 제n-1 메모리 셀들(F1 내지 Fn-1)을 프로그램한 후, 마지막으로 제0 메모리 셀(F0)들을 프로그램한다. 즉, 프로그램 동작은 드레인 셀렉트 라인(DSL)에 인접한 제n 페이지(①), 제1 내지 제n-1 페이지(②), 제0 페이지(③)의 순서로 실시한다. 프로그램 동작을 구체적으로 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 프로그램 방법을 설명하기 위한 순서도이다.
도 4 및 도 3을 참조하면, 프로그램 동작은 이븐 셀 스트링들(STe)과 오드 셀 스트링들(STo)을 모두 선택하여 동시에 실시하거나, 이븐 셀 스트링들(STe) 또는 오드 셀 스트링들(STo)을 선택하여 프로그램 동작을 실시할 수 있다. 후자의 경우를 예를 들면, 이븐 셀 스트링들(STe)을 선택하여 프로그램하는 경우에는 오드 셀 스트링들은 비선택된 셀 스트링들(STo)이 된다. 따라서, 프로그램 동작 시, 이븐 셀 스트링들(STe)에 연결된 이븐 비트라인들(BLe)에는 프로그램 데이터에 따라 프로그램 허용전압 또는 프로그램 금지전압이 인가되고, 오드 비트라인들(BLo)에는 프로그램 금지전압이 인가된다. 프로그램 허용전압은 접지전압(예컨대, 0V)이 될 수 있으며, 프로그램 금지전압은 전원전압(예컨대, Vcc)이 될 수 있다.
드레인 셀렉트 트랜지스터(DST)들에 인접한 제n 메모리 셀(Fn)들을 프로그램한다(S401). 예를 들면, 프로그램 동작은 제0 내지 제n-1 워드라인들(WL0 내지 WLn-1)에 패스전압을 인가하고, 제n 워드라인(WLn)에 프로그램 전압을 인가하고, 드레인 셀렉트 라인(DSL)에 턴온(turn on) 전압을 인가하고, 소오스 셀렉트 라인(SSL)에 턴오프(turn off) 전압을 인가하여 실시한다. 프로그램 동작은 선택된 워드라인에 인가하는 프로그램 전압을 스텝전압씩 상승시키는 ISPP(Increamental Step Pulse Program) 방식으로 실시할 수 있다. 즉, 제n 메모리 셀(Fn)들의 문턱전압이 목표레벨보다 높이질 때까지 제n 워드라인(WLn)에 프로그램 전압을 인가하는 단계와 제n 메모리 셀(Fn)들의 문턱전압이 목표레벨보다 높아졌는지를 판단하기 위한 검증 단계를 반복한다.
제n 메모리 셀(Fn)들의 프로그램 동작이 완료되면, 나머지 메모리 셀들 중, 소오스 셀렉트 트랜지스터(SST)들에 인접한 제0 메모리 셀(F0)들을 제외한 제1 내지 제n-1 메모리 셀들(F1 내지 Fn-1)의 프로그램 동작을 실시한다(S402). 프로그램 동작은 제1 메모리 셀(F1)들부터 제n-1 메모리 셀(Fn-1)들의 순서로 실시할 수 있다. 예를 들면, 제1 메모리 셀(F1)들의 프로그램 동작은 제0 워드라인(WL0) 및 제2 내지 제n 워드라인들(WL2 내지 WLn)에 패스전압을 인가하고, 제1 워드라인(WL1)에 프로그램 전압을 인가하고, 드레인 셀렉트 라인(DSL)에 턴온(turn on) 전압을 인가하고, 소오스 셀렉트 라인(SSL)에 턴오프(turn off) 전압을 인가하여 실시할 수 있다. 제1 메모리 셀(F1)들의 프로그램 동작은 ISPP 방식으로 실시할 수 있다. 제1 메모리 셀(f1)들의 프로그램 동작이 완료되면, 제2 메모리 셀(F2)들의 프로그램 동작을 실시한다.
이와 같은 순서로 제n-1 메모리 셀(Fn-1)들까지 프로그램 동작이 완료되면, 마지막으로 제0 메모리 셀(F0)들의 프로그램 동작을 실시한다(S403). 제0 메모리 셀(F0)들의 프로그램 동작은 제1 내지 제n 워드라인들(WL1 내지 WLn)에 패스전압을 인가하고, 제0 워드라인(WL0)에 프로그램 전압을 인가하고, 드레인 셀렉트 라인(DSL)에 턴온(turn on) 전압을 인가하고, 소오스 셀렉트 라인(SSL)에 턴오프(turn off) 전압을 인가하여 실시할 수 있다. 제0 메모리 셀(F0)들의 프로그램 동작은 ISPP 방식으로 실시할 수 있다.
상술한 바와 같이, 본 발명에 따른 프로그램 동작은 드레인 셀렉트 트랜지스터(DST)에 인접한 메모리 셀들(Fn)을 먼저 프로그램한 후, 나머지 메모리 셀들 중 소오스 셀렉트 트랜지스터에 인접한 메모리 셀들을 제외한 메모리 셀들을 프로그램하고, 마지막으로 소오스 셀렉트 트랜지스터에 인접한 메모리 셀들을 프로그램하는 순서로 실시한다. 따라서, 소오스 바운싱 현상에 따른 메모리 셀들의 문턱전압 변동을 BPD(Back Pattern Dependancy)로 상쇄시킴으로써 메모리 셀들의 문턱전압 변동을 억제시킬 수 있다. 이처럼, 메모리 셀들의 문턱전압 변동을 억제함으로써, 문턱전압 분포가 넓어지는 것을 방지할 수 있다. 따라서, 반도체 메모리 장치의 프로그램 동작의 신뢰도를 개선할 수 있다. 특히, 프로그램 동작의 검증 동작의 신뢰도를 개선할 수 있으므로, 독출 동작의 신뢰도 또한 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
110: 메모리 셀 어레이 120: 제어회로
130: 전압 생성 회로 140: 로우 디코더
150: 읽기 및 쓰기 회로 BLK1~BLKm: 메모리 셀 블럭
STe: 이븐 셀 스트링 STo: 오드 셀 스트링
DSL: 드레인 셀렉트 라인 SSL: 소오스 셀렉트 라인
WL0~WLn: 워드라인 CSL: 공통 소오스 라인
BLe: 이븐 비트라인 BLo: 오드 비트라인

Claims (13)

  1. 드레인 셀렉트 트랜지스터에 인접한 제1 메모리 셀을 프로그램하고,
    소오스 셀렉트 트랜지스터에 인접한 제2 메모리 셀과 상기 제1 메모리 셀 사이에 배치된 메모리 셀들을 프로그램하고,
    상기 제2 메모리 셀을 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제2 메모리 셀과 상기 제1 메모리 셀 사이에 배치된 메모리 셀들을 프로그램할 때, 상기 제2 메모리 셀에 인접한 순서대로 상기 메모리 셀들을 프로그램하는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 프로그램은,
    선택된 워드라인에 프로그램 전압을 인가하는 단계; 및
    상기 선택된 워드라인에 연결된 메모리 셀에 대한 검증동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  4. 드레인 셀렉트 라인에 인접한 제1 페이지에 대한 프로그램 동작을 실시하고,
    소오스 셀렉트 라인에 인접한 제2 페이지와 상기 제1 페이지 사이에 배치된 페이지들에 대한 프로그램 동작을 실시하고,
    상기 제2 페이지에 대한 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제4항에 있어서,
    상기 페이지는 동일한 워드라인에 연결된 메모리 셀들의 그룹인 반도체 메모리 장치의 동작 방법.
  6. 제5항에 있어서,
    상기 제2 페이지와 상기 제1 페이지 사이에 배치된 페이지들에 대한 프로그램 동작은 상기 제2 페이지에 인접한 순서대로 실시하는 반도체 메모리 장치의 동작 방법.
  7. 이븐 셀 스트링들 및 오드 셀 스트링들에 포함된 메모리 셀들 중, 드레인 셀렉트 트랜지스터들에 인접한 제1 메모리 셀들을 프로그램하고,
    소오스 셀렉트 트랜지스터들에 인접한 제2 메모리 셀들과 상기 제1 메모리 셀들 사이에 배치된 메모리 셀들을 프로그램하고,
    상기 제2 메모리 셀들을 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 제2 메모리 셀들과 상기 제1 메모리 셀들 사이에 배치된 메모리 셀들을 프로그램하는 동작은, 상기 제2 메모리 셀들에 인접한 순서대로 상기 메모리 셀들을 프로그램하는 반도체 메모리 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 메모리 셀들을 프로그램하는 동안,
    상기 이븐 셀 스트링들에 연결된 이븐 비트라인들에 프로그램 허용전압을 인가하고, 상기 오드 셀 스트링들에 연결된 오드 비트라인들에 프로그램 금지전압을 인가하는 반도체 메모리 장치의 동작 방법.
  10. 제9항에 있어서,
    상기 프로그램 허용전압은 접지전압이고, 상기 프로그램 금지전압은 전원전압인 반도체 메모리 장치의 동작 방법.
  11. 다수의 메모리 셀들을 포함하며, 드레인 셀렉트 라인, 다수의 워드라인들 및 소오스 셀렉트 라인이 연결된 메모리 셀 어레이;
    상기 워드라인들에 연결된 메모리 셀들을 프로그램하도록 구성된 회로 그룹; 및
    상기 드레인 셀렉트 라인에 인접한 제1 워드라인에 연결된 메모리 셀들을 프로그램하고, 상기 소오스 셀렉트 라인에 인접한 제2 워드라인과 상기 제1 워드라인 사이에 배치된 워드라인들에 연결된 메모리 셀들을 프로그램하고, 상기 제2 워드라인에 연결된 메모리 셀들을 프로그램하기 위해 상기 회로 그룹을 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 회로 그룹은,
    프로그램 동작 시, 상기 제어회로에서 출력된 동작신호에 따라 드레인 셀렉트 전압, 소오스 셀렉트 전압, 공통 소오스 전압, 프로그램 전압 및 패스전압을 생성하도록 구성된 전압 생성 회로;
    상기 드레인 셀렉트 전압을 상기 드레인 셀렉트 라인에 전달하고, 상기 소오스 셀렉트 전압을 상기 소오스 셀렉트 라인에 전달하고, 상기 공통 소오스 전압을 상기 공통 소오스 라인에 전달하고, 상기 프로그램 전압을 상기 워드라인들 중 선택된 워드라인에 전달하고, 상기 패스전압을 상기 선택된 워드라인을 제외한 나머지 워드라인들에 전달하도록 구성된 로우 디코더; 및
    상기 프로그램 동작시, 상기 메모리 셀 어레이에 연결된 비트라인들에 프로그램 허용전압 또는 프로그램 금지전압을 인가하도록 구성된 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 제어회로는 상기 제2 워드라인과 상기 제1 워드라인 사이에 배치된 워드라인들에 연결된 메모리 셀들을 프로그램할 때, 상기 제2 워드라인에 인접한 순서대로 메모리 셀들을 프로그램하도록 상기 회로 그룹을 제어하는 반도체 메모리 장치.
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