JP2014102868A - Ｎａｎｄ型不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】ＮＡＮＤ型不揮発性半導体記憶装置のデータの信頼性を向上させる。
【解決手段】複数のメモリセルが直列接続されたメモリストリングと、前記複数のメモリセルに接続されたワード線と、前記メモリストリングの一端に接続されたビット線とを有するメモリセルアレイと、書き込み動作において、前記ワード線に書き込み電圧を印加するプログラム動作と、前記プログラム動作後に行われるベリファイ動作と、前記ベリファイ動作において前記複数のメモリセルのうち書き込み不十分と判断されたメモリセルに前記書き込み電圧にステップアップ電圧を加えた電圧を書き込み電圧として設定するステップアップ動作を行う制御回路とを具備し、前記ステップアップ電圧は、前記書き込み電圧印加動作が行われる毎に値が大きくなることを特徴とする。
【選択図】 図８

Description

本発明は、例えばＮＡＮＤ型不揮発性半導体記憶装置に係り、特に、ＮＡＮＤ型不揮発性半導体記憶装置のデータの書き込み動作に関する。

ＮＡＮＤ型不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリにおいて、記憶されるデータに応じてメモリセルに蓄積する電荷量を変更する。その結果、記憶されるデータはメモリセルのしきい値として記憶されることになる。また、ＮＡＮＤ型フラッシュメモリは複数のメモリセルを有しており、記憶されるデータに応じてメモリセルのしきい値分布が形成される。

近年、ＮＡＮＤ型フラッシュメモリの小型化に伴い、メモリセル間の間隔が狭くなってきている。その結果、セル間干渉効果によりメモリセルのしきい値分布の幅が広くなってしまう。このことは、隣接するメモリセルのしきい値分布間が狭くなることを意味し、データの誤書き込みが生じる可能性が高くなる。そのため、ＮＡＮＤ型フラッシュメモリに記憶されるデータの信頼性が低下してしまう。

特開２００５−２７６４２８号公報

本発明は、ＮＡＮＤ型不揮発性半導体記憶装置のデータの信頼性を向上させるものである。

本発明のＮＡＮＤ型不揮発性半導体記憶装置の態様の一例は、複数のメモリセルが直列接続されたメモリストリングと、前記複数のメモリセルに接続されたワード線と、前記メモリストリングの一端に接続されたビット線とを有するメモリセルアレイと、書き込み動作において、前記ワード線に書き込み電圧を印加するプログラム動作と、前記プログラム動作後に行われるベリファイ動作と、前記ベリファイ動作において前記複数のメモリセルのうち書き込み不十分と判断されたメモリセルに前記書き込み電圧にステップアップ電圧を加えた電圧を書き込み電圧として設定するステップアップ動作を行う制御回路とを具備し、前記ステップアップ電圧は、前記書き込み電圧印加動作が行われる毎に値が大きくなることを特徴とする。

本実施形態に係るＮＡＮＤ型不揮発性半導体記憶装置の一例を示す構成図。 本実施形態に係るメモリセルアレイの一例を示す回路図。 図３（ａ）（ｂ）は本実施形態に係るメモリセル及び選択トランジスタの一例を示す断面図。 本実施形態に係るＮＡＮＤ型フラッシュメモリの断面の一例を示す断面図。 図４に示す各領域に供給される電圧の一例を示す図。 本実施形態に係るメモリセルのしきい値分布の一例を示す図。 本実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作の一例を示すフローチャート。 本実施形態に係るＮＡＮＤ型フラッシュメモリのプログラム動作において、選択ワード線に印加する電圧の一例を示すタイムチャート。 本実施形態に係る書き込み動作におけるメモリセルのしきい値分布の変化の一例を示した図。 本実施形態に係る書き込み動作におけるメモリセルのしきい値分布の変化の一例を示した図。 本実施形態の比較例に係る書き込み動作におけるメモリセルのしきい値分布の変化の一例を示した図。 本実施形態の比較例に係る書き込み動作におけるメモリセルのしきい値分布の変化の一例を示した図。 本実施形態に係る書き込み動作のシミュレーション結果の一例を示した図。 本実施形態に係る書き込み動作のシミュレーション結果の一例を示した図。

以下、本発明の実施の形態について、図面を参照して説明する。

先ず、図１乃至図５を用いて、本実施形態に適用される半導体記憶装置をＮＡＮＤ型フラッシュメモリ１００の構成を例に挙げて説明する。

ＮＡＮＤ型フラッシュメモリ１００は、データを記憶するメモリセルＭＣを、例えば、マトリクス状に配置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、共通ソース線ＣＥＬＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、１つのメモリセルにｎビット（ｎは１以上の自然数）のデータを記憶することができる。

メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。

ホストまたはメモリコントローラＨＭ（「外部」と称する場合もある）から供給されたＮＡＮＤ型フラッシュメモリ１００の動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、バッファ４に入力される。バッファ４に入力された書き込みデータは、データ入出力線を介して、ビット線制御回路２によって選択されたビット線ＢＬに供給される。また、各種コマンドＣＭＤはコマンドレジスタなどを介して制御回路５に入力される。また、アドレスＡＤＤはアドレスレジスタなどを介して、ビット線制御回路２、ワード線制御回路３に入力される。制御回路５、ビット線制御回路２、及びワード線制御回路３は、コマンドＣＭＤ及びアドレスＡＤＤに基づいて昇圧回路６を制御し、メモリセルＭＣに対して各種動作を実行する。

昇圧回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を生成し、これらの電圧をビット線制御回路２、ワード線制御回路３などに供給する。ビット線制御回路２、ワード線制御回路３はこれらの電圧によりメモリセルＭＣからデータを読み出し、メモリセルＭＣへデータを書き込み、メモリセルＭＣのデータの消去を行う。

なお、ビット線制御回路２、ワード線制御回路３、制御回路５、を総称して「制御回路」と称する場合もある。

図２は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリセルアレイ１には複数のメモリセルが配置されている。１つのＮＡＮＤストリングＮＳは、ビット線方向（図２のＹ方向）に直列接続された例えば８６個のメモリセルＭＣからなるメモリストリングＭＳと、選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモリストリングＭＳと選択トランジスタＳＤの間、メモリストリングＭＳと選択トランジスタＳＳの間にダミーメモリセルＤＭＣが配置されていても良い。

ＮＡＮＤストリングＮＳはワード線方向（図２のＸ方向）に複数個配置（図２の例では、ｍ＋１個）され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されている。なお、ＮＡＮＤストリングＮＳはワード線方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも言える。選択トランジスタＳＤ、ＳＳの制御線（ゲート電極）はそれぞれ選択ゲートＳＧＤ、ＳＧＳに接続されている。

ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続している。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。ここで、１ページは、例えば、１６ｋｂｉｔ、８ｋｂｉｔなど任意に決めることができる。また、ワード線方向に並んだＮＡＮＤストリングＮＳでブロックを構成する。メモリセルＭＣの消去はブロック単位で行われる。

図３（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図３（ａ）はメモリセルの一例を示している。基板５１（後述するセルウェル５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域（セルウェル）５５の上にはゲート絶縁膜４３を介して電荷蓄積層（ＦＧ）４４が形成され、この電荷蓄積層４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図３（ｂ）は選択ゲートの一例を示している。セルウェル５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。セルウェル５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

この電荷蓄積層（ＦＧ）に電荷を蓄積することにより、メモリセルのしきい値電圧を変化させることができる。このしきい値電圧に応じてデータを割り付けることにより、データを記憶することができる。通常、大きなデータを記憶するために複数のメモリセルが用いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたしきい値分布を形成する。

図４は、ＮＡＮＤ型フラッシュメモリ１００の断面図の一例を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはセルウェル５５が形成され、このセルウェル５５内にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、例えば、制御回路５を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、例えば、ワード線とワード線制御回路３を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線制御回路３等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図５は、図４に示す各領域に供給される電圧の例を示している。消去動作、プログラム動作、読み出し動作において、各領域に図５に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、書き込み電圧Ｖｐｇｍはデータの書き込み時に選択ワード線に供給される電圧、読み出し電圧ＶＣＧＲＶはデータの読み出し時に選択ワード線に供給される可変の電圧、読み出しパス電圧Ｖｒｅａｄはデータの読み出し時に非選択ワード線に供給される電圧、書き込みパス電圧Ｖｐａｓｓはデータの読み出し時に非選択ワード線に供給される電圧である。

（メモリセルのしきい値分布）
メモリセルＭＣのしきい値分布とデータの記憶に関して図６を用いて説明する。図６はＮＡＮＤ型フラッシュメモリ１００が、例えば、１つのメモリセルＭＣに２ビットを記憶する場合（４値のデータを記憶する場合）のメモリセルＭＣのしきい値分布の一例を示す図である。

例えば、１つのメモリセルＭＣに２ビットを記憶する場合、図６に示すように複数のメモリセルＭＣのしきい値は４つのしきい値分布を有する。ここで、しきい値電圧が低い方から“Ｅ”分布（消去状態）、“Ａ”分布、“Ｂ”、分布“Ｃ”分布とする。ここで、左から順に、上位データ、下位データとすると、２ビットのデータを次のようにしきい値分布に割り当てることができる。例えば、“Ｅ”分布”に“１１”データ、“Ａ”分布”に“１０”データ、“Ｂ”分布”に“００”データ、“Ｃ”分布”に“１０”データを割り当てることができる。

（書き込み動作）
図７を用いて、本実施形態の書き込み動作を説明する。図7は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００の書き込み動作の一例を示すフローチャートである。本実施形態の書き込み動作の特徴は、ステップアップ動作のステップアップ電圧の設定にある。

図７に示すように、書き込み動作は、書き込み電圧を印加するプログラム動作（ステップＳ１０）とプログラム動作後にメモリセルのしきい値電圧を確認するベリファイ動作（ステップＳ１１）とステップアップ電圧の設定を行うステップアップ動作（ステップＳ１２）を有する。なお、ベリファイ動作はプログラム動作後に必ず行われる必要が無く、複数回のプログラム動作後に１回行うなど、種々の変更が可能である。

（プログラム動作）
プログラム動作（ステップＳ１０）は、昇圧回路６及び制御回路５が、選択されたワード線ＷＬ（以降「選択ワード線ＷＬｓ」と称する場合がある）に書き込み電圧Ｖｐｇｍを印加し、選択ワード線ＷＬｓ以外の選択されないワード線（以降「非選択ワード線ＷＬｎｓ」と称する場合がある）にパス電圧Ｖｐａｓｓなどを印加する。なお、パス電圧Ｖｐａｓｓは全ての非選択ワード線ＷＬｎｓにおいて同じ電圧である場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。なお、それぞれのＮＡＮＤストリングＮＳにおいて、メモリセルＭＣは共通ソース線ＣＥＬＳＲＣ側から書き込まれていく場合が多い。

選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を上昇させたい場合は、ビット線制御回路２がビット線ＢＬの電圧を、例えば、０Ｖに設定する。その結果、ビット線ＢＬとメモリセルＭＣのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧに電荷が注入される。選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を上昇させたくない場合は、ビット線制御回路２がビット線ＢＬの電圧を、例えば、２．５Ｖに設定する。その結果、メモリセルＭＣのチャネルがいわゆるセルフブーストにより上昇する。ビット線ＢＬとメモリセルＭＣのチャネルとの間の電位差は小さくなり、電荷蓄積層ＦＧに電荷は殆ど注入さない。

（ベリファイ動作）
プログラム動作に続いてベリファイ動作が行われる。ベリファイ動作（ステップＳ１１）は、制御回路５が、ワード線ＷＬを選択し、選択ワード線ＷＬｓにベリファイ電圧Ｖｃｇｒｖを印加することにより行われる。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモリセルＭＣのしきい値電圧によらず、メモリセルＭＣをオンにするパス電圧Ｖｒｅａｄが印加される。このパス電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ電圧が印加される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。

ここで、制御回路５は共通ソース線ＣＥＬＳＲＣに０Ｖを与え、ビット線ＢＬにプリチャージ電圧を印加した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値電圧がベリファイ電圧ＶＣＧＲＶよりも高ければ、ビット線ＢＬに充電された電圧が放電しない。この結果が、センスアンプ回路でセンス、ラッチされ、メモリセルＭＣのデータは“０”データと判断される。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧ＶＣＧＲＶよりも低ければ、ビット線ＢＬに充電された電圧が放電する。この結果が、センスアンプ回路でセンス、ラッチされ、メモリセルＭＣのデータは“１”データと判断される。

例えば、１つのメモリセルＭＣに２ビットのデータを記憶する場合、制御回路５はベリファイ電圧を、ベリファイ電圧ＶＣＧ＿ＡＶ、ＶＣＧ＿ＢＶ、ＶＣＧ＿ＣＶと変化させることにより、選択メモリセルＭＣが設定されたしきい値電圧に書き込まれたかどうか判断する。ここで、設定されたしきい値電圧に書き込まれたメモリセルＭＣを「書き込み十分メモリセルＭＣ」と称する場合がある。また、設定されたしきい値電圧に書き込まれていないメモリセルＭＣを「書き込み不十分メモリセルＭＣ」と称する場合がある。

次に、制御回路５は書き込み不十分メモリセルＭＣの数が設定値以下かどうか判断する。例えば、設定値は０とすることができる。なお、ＥＣＣコードで救済できる書き込み不十分メモリセルＭＣの数を考慮して、設定値を１以上にすることもできる。制御回路５が不十分メモリセルＭＣの数が設定値以下であると判断すれば（ベリファイパス）、書き込み動作を終了する。一方、制御回路５が不十分メモリセルＭＣの数が設定値より大きいと判断すれば（ベリファイフェイル）、制御回路５はステップアップ動作（ステップＳ１２）を行う。

（ステップアップ動作）
図８を用いて、ステップアップ動作におけるステップアップ電圧の設定を説明する。図８は、本実施形態に係るプログラム動作において、制御回路５が選択ワード線ＷＬｓに印加する電圧の一例を示すタイムチャートである。

ここで、図８に示すように、ベリファイフェイルとなると、制御回路５は前回のプログラム動作で用いた書き込み電圧にステップアップ電圧ΔＶｓｔｅｐを加え、再度書き込み電圧を設定するステップアップ動作（ステップＳ１２）を行う。例えば、１回目のプログラム動作における書き込み電圧が書き込み電圧Ｖｐｇｍ０である場合、２回目のプログラム動作における書き込み電圧はＶｐｇｍ０＋ΔＶｓｔｅｐ１である。また、例えば、２回目のプログラム動作後のベリファイで、ベリファイフェイルになると３回目のプログラム動作における書き込み電圧はＶｐｇｍ０＋ΔＶｓｔｅｐ１＋ΔＶｓｔｅｐ２となる。

ここで、ステップアップ動作（ステップＳ１２）においては、ΔＶｓｔｅｐ１＜ΔＶｓｔｅｐ２＜ΔＶｓｔｅｐ３＜・・・・ΔＶｓｔｅｐ（ｎ）の関係がある。なお、ｎは１以上の自然数である。すなわち、ステップアップ電圧ΔＶｓｔｅｐは、ベリファイフェイルしプログラム動作が行われる毎に値が大きくなっている。すなわち、プログラム動作の回数が多くなる毎にステップアップ電圧ΔＶｓｔｅｐが大きくなっている。

なお、ステップアップ電圧ΔＶｓｔｅｐの増加値はＮＡＮＤ型フラッシュメモリ１００中に配置されたロム領域Ｒに記憶することができる。制御回路５は、ステップアップ電圧ΔＶｓｔｅｐの増加値をロム領域Ｒなどから読み出だすことができる。また、ステップアップ電圧ΔＶｓｔｅｐの増加値はホストまたはメモリコントローラＨＭからコマンドと共に送付することもできる。

また、ＮＡＮＤ型フラッシュメモリの書き込み動作はページ単位で行われる。そのため、書き込み動作の途中状態では、書き込み十分メモリセルＭＣと書き込み不十分メモリセルＭＣが混在している。そこで、制御回路５は書き込み不十分メモリセルＭＣのみに電荷を蓄積させる動作を行う。例えば、制御回路５はビット線制御回路２にベリファイパスした書き込み十分メモリセルＭＣに接続されるビット線ＢＬの電圧を、例えば、２．５Ｖに設定する。すなわち、書き込み十分メモリセルＭＣにこれ以上電荷が蓄積さえないように書き込み禁止状態にする（ロックアウト動作）。その結果、書き込み不十分メモリセルＭＣのみに電荷が蓄積され、書き込み十分メモリセルＭＣのしきい値電圧をそのままに書き込み不十分メモリセルＭＣのしきい値電圧を設定値内に入れることができる。

（再プログラム動作）
制御回路５は、ステップアップ動作により設定された書き込み電圧を用いてプログラム動作（ステップ１０）を行う。ここで、ベリファイパスするまで、ステップＳ１０〜ステップＳ１２の動作が繰り返される。なお、プログラム動作を一定回数繰り返し行ってもベリファイパスしない場合は、制御回路５は書き込み不可能と判断し、書き込み動作を終了させることができる。

（読み出し動作）
ＮＡＮＤ型フラッシュメモリ１００のデータの読み出し動作を説明する。制御回路５が、複数のワード線ＷＬから１つの選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓに読み出し電圧Ｖｃｇｒｖを印加することにより行われる。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモリセルＭＣのしきい値電圧によらず、メモリセルＭＣをオンにする読み出しパス電圧Ｖｒｅａｄが印加される。この読み出しパス電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ電圧が印加される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。ここで、共通ソース線に０Ｖを、ビット線ＢＬにプリチャージ電圧を印加した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも高ければ、ビット線ＢＬに充電された電圧は放電しない。このビット線ＢＬの電位が、センスアンプ回路で検知され、メモリセルＭＣのデータは“０”データと判断される。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、ビット線ＢＬに充電された電圧が放電する。このビット線ＢＬの電位が、センスアンプ回路で検知されメモリセルＭＣのデータは“１”データと判断される。なお、メモリセルのセルウェル５５には０Ｖ（場合によっては正の電圧）を印加することができる。

図７に示す例では、読み出し電圧ＶＣＧＲＶはそれぞれのしきい値分布間に設定される。例えば、“Ｅ”分布と“Ａ”分布の間には読み出し電圧ＶＣＧ＿ＡＲが、“Ａ”分布と“Ｂ”分布の間には読み出し電圧ＶＣＧ＿ＢＲが、“Ｂ”分布と“Ｃ”分布の間には読み出し電圧ＶＣＧ＿ＣＲが設定される。

（消去動作）
消去動作は、例えば、ブロック単位で行われる。制御回路５は図６の「消去」に示した電圧を印加する。その結果、ワード線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧに蓄積された電荷がｐ型ウェル領域に引き抜かれる。メモリセルＭＣのデータを消去したく無い場合は、ワード線ＷＬを非選択とし、非選択ワード線ＷＬｎｓをフローティング状態とする。その結果、非選択ワード線ＷＬｎｓはブースト効果により上昇し、非選択ワード線ＷＬｎｓとメモリセルＭＣのチャネルとの間の電位差は小さくなる。よって、電荷蓄積層ＦＧに蓄積された電荷は殆どｐ型ウェル領域に引き抜かれない。消去動作後、ブロック内の全てのメモリセルＭＣのしきい値電圧は、図７の“Ｅ”分布になる。

（効果）
図９〜図１２を用いて、本実施形態の効果を説明する。図９及び図１０は本実施形態に係る書き込み動作におけるメモリセルＭＣのしきい値分布の変化の一例を示した図である。図１１及び図１２は本実施形態の比較例に係る書き込み動作におけるメモリセルＭＣのしきい値分布の変化の一例を示した図である。

まず、プログラム動作を重ねる毎にステップアップ電圧ΔＶｓｔｅｐに加えられる増加値を増加値ΔΔＶｓｔｅｐとする。図９及び図１０の本実施形態においてステップアップ電圧ΔＶｓｔｅｐの増加値ΔΔＶｓｔｅｐは、例えば、０．２Ｖと一定に設定されている。すなわち、ステップアップ電圧ΔＶｓｔｅｐは、０．２Ｖから、０．４Ｖ、０．６Ｖ、０．８Ｖと単調増加するように設定されている。一方、図１１及び図１２の比較例においてステップアップ電圧ΔＶｓｔｅｐの増加値ΔΔＶｓｔｅｐは０Ｖであり、ステップアップ電圧ΔＶｓｔｅｐが一定に設定されている。すなわち、ステップアップ電圧ΔＶｓｔｅｐは、０．５Ｖと一定に設定されている。

図９及び図１１に示すしきい値分布を、メモリセルＭＣに電荷を蓄積することにより上昇させる場合を考える。ここで、上昇する前の初期状態のしきい値分布の幅は、本実施形態の場合（図９）と比較例の場合（図１１）は同じ２Ｖを想定する。ここで、本実施形態の場合、比較例の場合共に５回の書き込み電圧印加で書き込みが完了する場合を想定している。すなわち、本実施形態の場合と比較例の場合では書き込み速度がほぼ同程度の場合を想定している。

本実施形態の場合、比較例の場合共にしきい値分布がメモリセル群１〜４の４分割に分けられている。ここで、各メモリセル群１〜４は、書き込み回数が同じ時に（書き込み電圧の印加回数が同じ時に）ベリファイパスするメモリセル群の概念を示している。例えば、本実施形態の場合では、メモリセル群１が２回目のプログラム動作（ステップアップ電圧０．２Ｖ）でベリファイパスし、メモリセル群２が３回目のプログラム動作（ステップアップ電圧０．４Ｖ）でベリファイパスし、メモリセル群３が４回目のプログラム動作（ステップアップ電圧０．６Ｖ）でベリファイパスし、メモリセル群４が５回目のプログラム動作（ステップアップ電圧０．８Ｖ）でベリファイパスする。

同様に、比較例の場合では、メモリセル群１が２回目のプログラム動作（ステップアップ電圧０．５Ｖ）でベリファイパスし、メモリセル群２が３回目のプログラム動作（ステップアップ電圧０．５Ｖ）でベリファイパスし、メモリセル群３が４回目のプログラム動作（ステップアップ電圧０．５Ｖ）でベリファイパスし、メモリセル群４が５回目のプログラム動作（ステップアップ電圧０．５Ｖ）でベリファイパスする。

まず、本実施形態におけるしきい値分布の変化を、図１０を用いて説明する。メモリセル群１に属するメモリセルのしきい値電圧は２回目のプログラム動作でベリファイ電圧ＶＣＧＲＶに到達する。その結果、メモリセル群１に属するメモリセルはロックアウト動作により以降のプログラム動作では書き込み禁止状態になる。

次に、メモリセル群２に属するメモリセルのしきい値電圧は３回目のプログラム動作でベリファイ電圧ＶＣＧＲＶに到達する。その結果、メモリセル群２に属するメモリセルはロックアウト動作により以降のプログラム動作では書き込み禁止状態になる。ここで、メモリセル群１に属するメモリセルは書き込み禁止状態となっている。しかし、１ページの中でメモリセル群はランダムに存在する。例えば、メモリセル群１に属するメモリセルとメモリセル群２に属するメモリセルが隣接する場合、メモリセル群１に属するメモリセルとメモリセル群３、４に属するメモリセルが隣接する場合などがある。

その結果、隣接するメモリセル群によって、セル間干渉を受ける大きさが変わる場合がある。例えば、メモリセル群３、４に属するメモリセルと隣接する場合、メモリセルが受けるセル間干渉効果は大きくなる。また、メモリセル群１、２に属するメモリセルと隣接する場合、メモリセルが受けるセル間干渉効果は小さくなる。よって、メモリセル群１に属するメモリセルの一部のメモリセルのしきい値電圧が上昇し、メモリセル群１に属するメモリセルのしきい値分布の幅が広がってしまう。

次に、メモリセル群３に属するメモリセルのしきい値電圧は４回目のプログラム動作でベリファイ電圧ＶＣＧＲＶに到達する。その結果、メモリセル群３に属するメモリセルはロックアウト動作により以降のプログラム動作では書き込み禁止状態になる。ここで、メモリセル群１及び２に属するメモリセルは書き込み禁止状態となっている。しかし、上述したセル間干渉効果により、メモリセル群１及び２に属するメモリセルの一部のメモリセルのしきい値電圧が上昇し、メモリセル群１及び２に属するメモリセルのしきい値分布の幅が広がってしまう。

次に、メモリセル群４に属するメモリセルのしきい値電圧は５回目のプログラム動作でベリファイ電圧ＶＣＧＲＶに到達する。その結果、書き込み動作が終了する。ここで、メモリセル群１〜３に属するメモリセルは書き込み禁止状態となっている。しかし、上述したセル間干渉効果により、メモリセル群１〜３に属するメモリセルの一部のメモリセルのしきい値電圧が上昇し、メモリセル群１〜３に属するメモリセルのしきい値分布の幅が広がってしまう。

本実施形態における書き込み動作の結果を図１０の一番下の欄に示す。書き込み動作終了後のしきい値分布の幅は０．８Ｖとなる。

同様に、比較例におけるしきい値分布の変化を、図１２を用いて説明する。動作の内容は本実施形態と同様であるため説明を省略する。比較例における書き込み動作の結果を図１０の一番下の欄に示す。書き込み動作終了後のしきい値分布の幅は１．１Ｖとなる。

これは、本実施形態においてプログラム動作の回数が少ない時、書き込み電圧のステップアップ幅も小さく設定されている。そのため、メモリセル群１、２に属するメモリセルのセル間干渉効果を受ける前のしきい値分布幅を小さくすることができる。その結果、その後メモリセル群１、２に属するメモリセルのうち一部のセルのしきい値電圧がセル間干渉効果によって上昇しても、最終的な分布の上限が比較的小さくてすむ。一方、比較例において、書き込み電圧のステップアップ幅は一定に設定されているのでプログラム動作の回数が少ない時でも選択ワード線ＷＬｓには大きな書き込み電圧が印加される。その結果、メモリセル群１、２メモリセル群１、２に属するメモリセルのしきい値分布幅はセル間干渉効果を受ける前から大きくなってしまう。その後、メモリセル群１、２に属するメモリセルのうち一部のセルのしきい値がセル間干渉効果によって上昇し、最終的な分布幅が大きくなってしまう。その結果、本実施形態では、書き込み動作終了後のしきい値分布の幅を狭くすることができる。

さらに、この効果を明確に証明するため、内製シミュレータによるシミュレーションを行った。図１３、図１４に本実施形態に係る書き込み動作の内製シミュレータによるシミュレーション結果の一例を示す。図１３はステップアップ電圧ΔＶｓｔｅｐの増加値ΔΔＶｓｔｅｐを変化させ、しきい値分布の上限値の変化をシミュレーションした結果である。ここで、縦軸において値が大きいほどしきい値分布の上限が高いことを意味し、書き込み終了後のしきい値分布の幅が広がっているといえる。ここで、図１３を見ると、増加値ΔΔＶｓｔｅｐが相対値で１〜２の間に適正値（臨界値）が存在することが解る。

また、図１４は、図１３のシミュレーションを行ったときのプログラム回数とプログラム電圧の関係を示している。図１４の丸プロットが図１３の適正値によるプログラム回数とプログラム電圧の関係である。また、図１４の三角プロットが図１１の比較例（図１３ではΔΔＶｓｔｅｐ＝０）によるプログラム回数とプログラム電圧の関係である。このように、図１３のシミュレーションは、書き込み速度が同じになるように増加値ΔΔＶｓｔｅｐを決定している。

ここで、増加値ΔΔＶｓｔｅｐに適正値が存在することを説明する。増加値ΔΔＶｓｔｅｐを大きくしすぎるとプログラム動作後半の書き込み電圧ステップが大きくなりすぎ、しきい値分布の上限が高くなってしまう。例えば、図９に示すメモリセル群４のしきい値分布の上限が高くなりすぎてしまう。一方、プログラム動作の回数を増やすことなく書き込み動作を終了させるため、増加値ΔΔＶｓｔｅｐを小さくしすぎるとプログラム動作前半の書き込み電圧ステップが大きくなりすぎてしまう。例えば、図９に示すメモリセル群１、２のしきい値分布の幅が広くなりすぎてしまう。

このように、書き込み動作の速度を落とさずに、しきい値分布の幅を狭くしようとすると増加値ΔΔＶｓｔｅｐには適正値が存在することになる。すなわち、増加値ΔΔＶｓｔｅｐを調整することにより、書き込み動作の速度を落とさずに、しきい値分布の幅を狭くすることができる。その結果、ＮＡＮＤ型不揮発性半導体記憶装置のデータの信頼性を向上させることができる。

また、ステップアップ電圧ΔＶｓｔｅｐの増加値ΔΔＶｓｔｅｐは一定にすることができる。すなわち、ステップアップ電圧ΔＶｓｔｅｐは単調増加することができる。その結果、書き込み動作の制御を複雑にすることなく、書き込み動作の速度を落とさずに、しきい値分布の幅を狭くすることができる。

また、ＮＡＮＤ型フラッシュメモリの小型化に伴いメモリセルＭＣ間のセル間干渉効果が大きくなってきている。ＮＡＮＤ型フラッシュメモリの小型化しても、本実施形態に係る書き込み動作を適用することにより、ＮＡＮＤ型フラッシュメモリデータの信頼性を向上させることができる。

また、増加値ΔΔＶｓｔｅｐの適正値はシミュレーションなどにより求められ、製品出荷前にロム領域Ｒに記憶することが可能である。また、ダイソートテスト時に増加値ΔΔＶｓｔｅｐの適正値を求め、製品出荷前にロム領域Ｒに記憶することも可能である。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１００…ＮＡＮＤ型フラッシュメモリ、ＨＭ…ホストまたはメモリコントローラ、１…メモリセルアレイ、２…ビット線制御回路、５…制御回路、６…昇圧回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＮＳ…ＮＡＮＤストリング

Claims (5)

1. 複数のメモリセルが直列接続されたメモリストリングと、前記複数のメモリセルに接続されたワード線と、前記メモリストリングの一端に接続されたビット線とを有するメモリセルアレイと、
   書き込み動作において、前記ワード線に書き込み電圧を印加するプログラム動作と、前記プログラム動作後に行われるベリファイ動作と、前記ベリファイ動作において前記複数のメモリセルのうち書き込み不十分と判断されたメモリセルに前記書き込み電圧にステップアップ電圧を加えた電圧を書き込み電圧として設定するステップアップ動作を行う制御回路と、を具備し、
   前記ステップアップ電圧は、前記書き込み電圧印加動作が行われる毎に値が大きくなることを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
   
2. 前記制御回路は、前記ベリファイ動作において、前記複数のメモリセルのうち書き込み十分と判断されたメモリセルにおいて、次の書き込み動作から前記ビット線の電圧を制御して、前記書き込み十分と判断されたメモリセルを書き込み禁止状態にすることを特徴とする請求項１に記載のＮＡＮＤ型不揮発性半導体記憶装置。
   
3. 前記制御回路は、前記不十分と判断されたメモリセルの数が規定値以下になった場合に前記書き込み動作を終了させ、前記ステップアップ電圧の値は、前記書き込み動作が終了するまで、単調増加することを特徴とする請求項１または２に記載のＮＡＮＤ型不揮発性半導体記憶装置。
   
4. 前記ステップアップ電圧の増加幅は、前記プログラム動作後半の前記書き込み電圧増大と、前記プログラム動作前半のセル間干渉効果との均衡を考慮して求められることを特徴とする請求項１乃至３のいずれかに記載のＮＡＮＤ型不半導体記憶装置。
   
5. 前記ステップアップ電圧の増加幅は、事前に適正化された値を記録したロム領域から読み出されることを特徴とする請求項１乃至４に記載のいずれかのＮＡＮＤ型不半導体記憶装置。

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