CN101211662A - 能够降低耦合效应的存储单元编程方法 - Google Patents
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Abstract
本发明提供一种存储单元编程方法,在该存储单元编程方法中,使用多个阈值电压分布来执行第一至第n编程操作,以编入n位数据的第一至第n位。顺序地执行第一至第n编程操作。在第n编程操作中使用的阈值电压分布之间的阈值电压差小于或等于在第一至第n-1编程操作中使用的阈值电压分布之间的阈值电压差中的至少一个。
Description
本非临时性专利申请要求于2006年12月28日在韩国知识产权局提交的第10-2006-0136822号韩国专利申请的优先权,通过引用,其全部内容包含于此以资参考。
技术领域
本发明涉及一种存储单元(memory cell)编程方法。
背景技术
非易失性存储装置可以电擦除和编入(program)数据,而且即使在不提供电源电压的情况下也可以保存储存的数据。非易失性存储装置的示例是闪速存储器。
存储单元可以包括具有控制栅极、浮动栅极、源极和漏极的单元晶体管。可以使用Fowler-Nordheim(F-N)隧穿机制来编程或擦除单元晶体管。
单元晶体管的示例擦除操作可以通过将地电压施加到单元晶体管的控制栅极并且将高于电源电压的电压施加到半导体基底(或体)来执行。在擦除偏差(bias)情况下,在浮动栅极和基底之间的相对大的电压差会导致在它们之间的相对强的电场。结果,由于F-N隧穿,浮动栅极中的电子会释放到基底。这样,会降低擦除的单元晶体管的阈值电压。
在示例编程操作中,可以将高于电源电压的电压施加到控制栅极,并且可以将地电压施加到漏极、源极和基底。在编程偏差情况下,会通过F-N隧穿将电子注入到单元晶体管的浮动栅极。结果,会增大编程的单元晶体管的阈值电压。
图1是用于说明包括在非易失性存储装置中的存储单元的结构和操作的示图。
如图1中所示,可以将电子注入到包括在非易失性存储装置中的存储单元的浮动栅极FG。电子可被注入浮动栅极FG的状态被称为“编程状态”。电子可从浮动栅极FG被擦除的状态被称为“擦除状态”。
在编程状态中,浮动栅极FG的阈值电压可以高于大约“0”或为正值。在擦除状态中,浮动栅极FG的阈值电压可以低于“0”或为负值。
为了提高闪速存储器的密度,可以使用多层闪速存储器。在多层闪速存储器中,多个数据位(例如,多位数据)可以被存储在单个存储单元中。例如,多位数据(例如,两位或更多位)可以被存储在每个存储单元中。存储多位数据的存储单元被称为“多层单元(multi-level cell)”,存储单位数据的存储单元被称为“单层单元(single-level cell)”。多层单元可以利用两个或更多个阈值电压存储多位数据。阈值电压中的每个可以被包括在多个阈值电压的对应的阈值电压分布中。多层单元也可以具有对应于两个或更多个阈值电压分布的两个或更多个数据存储状态。将描述在多层闪速存储器的存储单元中存储2位数据的示例。然而,可以在多层闪速存储器的存储单元中存储三位或更多位数据。
存储2位数据的多层单元可以具有四种数据存储状态,例如,“11”、“01”、“10”和“00”。在这个示例中,“11”表示已擦除的状态,“01”、“10”和“00”表示已编程的状态。
四种数据存储状态可以对应多层单元的各个阈值电压分布。例如,如果多层单元的阈值电压分布为“VTH1-VTH2”、“VTH3-VTH4”、“VTH5-VTH6”和“VTH7-VTH8”,则数据存储状态“11”、“01”、“10”和“00”可以分别对应电压分布“VTH1-VTH2”、“VTH3-VTH4”、“VTH5-VTH6”和“VTH7-VTH8”。在这个示例中,根据阈值电压“11”、“01”、“10”和“00”,可以将2位数据存储在所述多层单元中。
图2是用于说明包括在非易失性存储装置中的多层单元的示例操作的示图。
图2示出了:擦除状态,其中,在多层单元的浮动栅极FG中没有电子;第一编程状态,其中,将第一部分电子注入到多层单元的浮动栅极FG中;第二编程状态,其中,将第二部分电子注入到多层单元的浮动栅极FG中;第三编程状态,其中,将数量相对较大的电子注入到多层单元的浮动栅极FG中。从擦除状态到第三编程状态,阈值电压会逐渐地增加。
图3示出了在图2中示出的传统的多层单元的多个阈值电压分布。
参照图3,传统的多层单元的16个阈值电压分布可以表示4位数据。16个阈值电压分布可以对应于4位码(code)的组合。
可以通过改变存储单元的阈值电压来执行存储单元编程。改变已编程的存储单元的阈值电压会在与该已编程的存储单元相邻的存储单元中产生耦合效应(coupling effect),这会改变相邻的存储单元的阈值电压。在这个示例中,编程时的阈值电压的改变越大,耦合效应越强。另外,与在编程过程的开始的阈值电压的改变所导致的耦合效应相比,在编程过程的后半段的阈值电压的改变会导致更强的耦合效应。
发明内容
示例实施例涉及存储单元和存储单元编程方法,例如,涉及能够降低在存储单元编程过程中由于阈值电压的改变所导致的耦合效应的存储单元和存储单元编程方法。
示例实施例提供存储单元和存储单元编程方法,其中,可以顺序地降低在用于编入后面的位的阈值电压之间的阈值电压差。
根据至少一个示例实施例,用于在存储单元中编入n位数据的一种存储单元编程方法可以具有多个阈值电压分布。该存储单元编程方法可以包括第一至第n编程操作。可以顺序地执行所述编程操作。
根据至少一些示例实施例,第一至第n编程操作可以使用多个阈值电压分布来分别编入第一至第n位。在第n编程操作中使用的阈值电压分布之间的阈值电压差可以小于在其它的第一至第n-1编程操作中使用的阈值电压分布之间的阈值电压差中的至少一个。在第一至第n编程操作中使用的阈值电压分布之间的阈值电压差可以(例如,顺序地)降低。
根据至少一些示例实施例,在第一编程操作中使用的阈值电压分布之间的阈值电压差可以大于在第二至第n编程操作中使用的阈值电压分布之间的阈值电压差中的至少一个。在第一编程操作中使用的阈值电压分布之间的阈值电压差可以是在第一至第n编程操作中使用的阈值电压分布之间的阈值电压差中的最大电压差。
根据示例实施例,存储单元可以是可以存储多位数据(例如,n位数据)的非易失性存储单元。存储单元可以是可以存储多位数据(例如,n位数据)的多层闪速存储单元。存储单元具有根据阈值电压来分类的2n个阈值电压分布。
至少一个示例实施例提供一种存储单元编程方法。根据至少这个示例实施例,可以顺序地执行第一至第n编程操作。第一至第n编程操作可以使用多个阈值电压分布来分别地编入第一至第n位。
根据至少一些示例实施例,第一编程操作可以使用位于多个阈值电压分布的中间部分的第一中间阈值电压分布和多个阈值电压分布中的最小阈值电压分布来编入第一位。当使用最小阈值电压分布来编入第一位时,第二编程操作可以使用最小阈值电压分布和位于最小阈值电压分布和第一中间阈值电压分布的中间的第二中间阈值电压分布来编入第二位。当使用第一中间阈值电压分布来编入第一位时,第二编程操作可以使用第一中间阈值电压分布和位于第一中间阈值电压分布和最大阈值电压分布的中间部分的第三中间电压分布来编入第二位。
至少一个其它的示例实施例提供包括第一至第n编程操作的一种存储单元编程方法。根据至少这个示例实施例,第一编程操作可以使用第一阈值电压分布和1/2×2n+1阈值电压分布来编入数据的第一位。第二编程操作可以使用第一阈值电压分布、第1/22×2n+1阈值电压分布、第2/22×2n+1阈值电压分布和第3/22×2n+1阈值电压分布来编入数据的第二位。第i编程操作可以使用在第一阈值电压分布和第(2i-1)/2i×2n+1阈值电压分布之间的每个阈值电压分布来编入数据的第i位。
例如,第i编程操作可以使用第一阈值电压分布、第1/2i×2n+1阈值电压分布、第2/2i×2n+1阈值电压分布、......和第(2i-1)/2i×2n+1阈值电压分布来编入数据的第i位。参数i可以是大于2且小于n的自然数。第n编程操作可以使用在第一阈值电压分布和第(2n-1)/2n×2n+1阈值电压分布之间的每个阈值电压分布来编入数据的第n位。例如,第n编程操作可以使用第一阈值电压分布、第1/2n×2n+1阈值电压分布、第2/2n×2n+1阈值电压分布、......和第(2n-1)/2n×2n+1阈值电压分布来编入数据的第n位。
附图说明
通过详细地描述在附图中示出的示例实施例,示例实施例将变得更加明显。附图中:
图1是用于说明传统的非易失性存储单元的结构和操作的示图;
图2是用于说明传统的非易失性多层单元的操作的示图;
图3示出了用于图2中示出的传统的多层单元的多个传统阈值电压分布;
图4是根据示例实施例的非易失性存储装置的框图;
图5是用于说明根据示例实施例的存储单元编程方法的示图;
图6是用于说明根据示例实施例的存储单元编程方法的对比技术的示例存储单元编程方法;
图7是用于说明根据示例实施例的存储单元编程方法的对比技术的示例存储单元编程方法;
图8是用于说明根据示例实施例的存储单元编程方法的对比技术的示例存储单元编程方法;
图9示出了根据示例实施例的存储单元编程方法中所需的编程时间和读取时间的表。
具体实施方式
现在将参照附图更充分地描述本发明的各种示例实施例,其中,附图中示出了本发明的一些示例实施例。在附图中,为了清晰起见,夸大了层和区域的厚度。
这里公开了本发明的详细的示意性实施例。然而,这里公开的具体结构和功能的细节仅代表描述本发明的示例实施例的意图。然而,本发明可以以许多不同的形式来实施,并不应被理解为仅限于这里阐述的实施例。
因此,尽管本发明的示例实施例能进行各种修改及可选择的变形,但是附图中示例性地示出了本发明的实施例并将在这里对其进行详细描述。然而,应该理解的是,意图不是将本发明的示例实施例限制为所公开的具体形式,相反,本发明的示例实施例旨在覆盖落入本发明的范围内的所有的修改、等同物和变形。在对附图的整个描述中,相同的标号表示相同的元件。
应该理解的是,虽然术语第一、第二等可以在这里用来描述各种元件,但是这些元件不应该受这些术语限制。这些术语仅是用来将一个元件与另一元件区分开。例如,在不脱离本发明示例实施例的范围的情况下,第一元件可以被称为第二元件,并且类似地,第二元件可以被称为第一元件。如这里使用的,术语“和/或”包括所列出的有关项的一个或多个的任意和所有组合。
应该理解的是,当元件被称为与另一元件“连接”或“结合”时,它可以直接与另一元件连接或结合,或者可以存在中间元件。相反,当元件被称为与另一元件“直接连接”或“直接结合”时,不存在中间元件。用于描述元件之间的关系的其它词应该按相似的方式解释(例如,“在......之间”与“直接在......之间”,“相邻”与“直接相邻”等)。
这里使用的术语只是出于描述具体实施例的目的,而不是为了限制本发明的示例实施例。除非上下文清楚地指出,否则这里所使用的单数形式也意在包括复数形式。还应该理解的是,当术语“包括”、“包含”、“含”和/或“含有”在这里使用时,其表明所述的特征、整体、步骤、操作、元件和/或组件的存在,但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组的存在或添加。
还应注意的是,在一些可选择的实施中,功能/动作可以不按附图中标注的顺序发生。例如,依赖有关的功能/动作,连续示出的两个图实际上可以基本同时执行,或者有时可以以相反的顺序执行。
图4是根据示例实施例的非易失性存储装置的框图。
参照图4,非易失性存储装置可以使用第一锁存器(latch)LAT1和第二锁存器LAT2将数据编入存储单元中。当将第二位数据编入存储单元中时,可以通过第一锁存器LAT1锁存第一位数据,并且可以通过第二锁存器LAT2锁存第二位数据。参考在第一锁存器LAT1中存储的第一位数据,非易失性存储装置可以将存储在第二锁存器LAT2中的第二位数据编入存储单元中。可以基于第一位的阈值电压来确定第二位的阈值电压。
在根据示例实施例的存储单元编程方法中,多位数据(例如,n位数据,其中,n是自然数)可以被编入到具有多个阈值电压分布的存储单元中。
存储单元编程方法的示例实施例可以包括第一至第n编程操作。可以顺序地执行第一至第n编程操作。第一至第n编程操作可以使用多个阈值电压分布来分别编入第一至第n位。
在第n编程操作中使用的阈值电压分布之间的阈值电压差可以小于在前面的第一至第(n-1)编程操作中使用的阈值电压分布之间的阈值电压差中的至少一个。
可以降低(例如,顺序地降低)在第一至第n编程操作中使用的阈值电压分布之间的阈值电压差。根据至少一个示例实施例,在第一编程操作中使用的阈值电压差可以大于在第二至第n编程操作中使用的阈值电压差中的至少一个。例如,在第一编程操作中使用的阈值电压差可以是最大阈值电压差。根据至少一个示例实施例,在第n编程操作中使用的阈值电压差可以小于在第一至第(n-1)编程操作中使用的阈值电压差中的至少一个。例如,在第n编程操作中使用的阈值电压差可以是最小阈值电压差。
在第i编程操作中使用的阈值电压分布之间的阈值电压差(其中,i是大于2且小于n的自然数)可以小于或等于在第j编程操作中使用的阈值电压差(其中,j是大于1且小于i的自然数)。例如,在后一编程操作中使用的阈值电压差可以小于或等于在前一编程操作中使用的阈值电压差。
在第n编程操作中使用的阈值电压分布之间的阈值电压差可以是在第一至第n编程操作中使用的阈值电压分布之间的阈值电压差中的最小的。在第n编程操作中使用的阈值电压分布之间的阈值电压差可以小于或等于在第一至第n-1编程操作中使用的阈值电压分布之间的阈值电压差中的至少一个(例如,任一个)。
在第一编程操作中使用的阈值电压分布之间的阈值电压差可以大于在第二至第n编程操作中使用的阈值电压分布之间的阈值电压差中的至少一个。例如,在第一编程操作中使用的阈值电压分布之间的阈值电压差可以是在第一至第n编程操作中使用的阈值电压分布之间的阈值电压差中的最大的。
存储单元可以是可以存储多位数据(例如,n位数据)的非易失性存储单元。存储单元可以是可以存储多位数据(例如,n位数据)的多层闪速存储单元。根据示例实施例的存储单元可以具有根据阈值电压来分类的2n个阈值电压分布。
出于示意性的目的,这里将描述根据示例实施例的能够存储4位数据的具有16个阈值电压分布的存储单元。然而,示例实施例不限于16个阈值电压分布和4位数据。
图5是用于说明根据示例实施例的存储单元编程方法的示图。将在假设n=4的情况下来描述图5中示出的存储单元编程方法。此外,在图5中,最小的阈值电压分布被称为第一阈值电压分布,最大的阈值电压分布被称为第十六阈值电压分布。每个阈值电压分布与其上的对应的码一同示出。然而,对应的码是作为示例来提供的,也可以使用不同的码。
根据示例实施例的存储单元编程方法包括顺序地执行第一至第n编程操作。通过利用多个阈值电压分布,第一至第n编程操作可以被用来分别编入第一至第n位。
参照图5,第一编程操作可以使用第一中间(intermediate)阈值电压分布和最低阈值电压分布来编入第一位,其中,第一中间阈值电压分布位于多个阈值电压分布的中间位置,最低阈值电压分布是所述多个阈值电压分布中的最低的阈值电压分布。例如,参照图5,第一中间阈值电压分布可以是第九阈值电压分布,并且最低阈值电压分布可以是第一阈值电压分布。例如,第一编程操作可以使用第一阈值电压分布和第九阈值电压分布来编入第一位。
第二编程操作可以使用最小阈值电压分布和第二中间阈值电压分布来编入第二位。例如,当使用最小阈值电压分布来编入第一位时,第二中间阈值电压分布可以在最低阈值电压分布和第一中间阈值电压分布之间的中间位置。第二编程操作可以使用第一中间阈值电压分布和第三中间阈值电压分布来编入第二位。例如,当使用第一中间阈值电压分布来编入第一位时,第三中间电压分布可以在第一中间阈值电压分布和最大阈值电压分布之间的中间位置。
例如,参照图5,第二中间阈值电压分布可以是第五阈值电压分布,第三中间阈值电压分布可以是第十三阈值电压分布。例如,当使用第一阈值电压分布来编入第一位时,第二编程操作可以使用第一阈值电压分布和第五阈值电压分布来编入第二位。当使用第九阈值电压分布来编入第一位时,第二编程操作可以使用第九阈值电压分布和第十三阈值电压分布来编入第二位。
在这个示例中,可以执行第三和第四编程操作。例如,再次参照图5,第三编程操作可以使用第一阈值电压分布和第三阈值电压分布、使用第五阈值电压分布和第七阈值电压分布、使用第九阈值电压分布和第十一阈值电压分布,或者使用第十三阈值电压分布和第十五阈值电压分布来编入第三位。
第四编程操作可以使用第一阈值电压分布和第二阈值电压分布、使用第三阈值电压分布和第四阈值电压分布、使用第五阈值电压分布和第六阈值电压分布、使用第七阈值电压分布和第八阈值电压分布、使用第九阈值电压分布和第十阈值电压分布、使用第十一阈值电压分布和第十二阈值电压分布、使用第十三阈值电压分布和第十四阈值电压分布,或者使用第十五阈值电压分布和第十六阈值电压分布来编入第四位。
在根据示例实施例的存储单元编程方法中,在用于顺序地编入多个位的阈值电压分布之间的阈值电压差可以降低(例如,顺序地降低)。例如,在用于编入第四位的第一阈值电压分布和第二阈值电压分布之间的阈值电压差可以小于在用于编入第一位的第一阈值电压分布和第九阈值电压分布之间的阈值电压差。在用于编入第四位的第一阈值电压分布和第二阈值电压分布之间的阈值电压差可以小于在用于编入第三位的第一阈值电压分布和第三阈值电压分布之间的阈值电压差。因此,可以降低耦合效应,其中,用于对特定的存储单元编程的阈值电压的变化改变了它周围的存储单元的阈值电压。
在传统的存储单元编程方法中,在用于编入后一位(例如,第二位)的阈值电压分布之间的阈值电压差可以大于在用于编入前一位(例如,第一位)的阈值电压分布之间的阈值电压差。在根据示例实施例的存储单元编程方法中,用于编入后一位(例如,第二位)的阈值电压分布之间的阈值电压差可以小于用于编入前一位(例如,第一位)的阈值电压分布之间的阈值电压差。因此,在根据示例实施例的存储单元编程方法中,随着编程的进行,可以降低由于在阈值电压的变化所导致的耦合效应。
在根据示例实施例的存储单元编程方法中,对应于用于编入各个位的阈值电压分布的码可以具有至少一个共同的位。例如,参照图5,与位于最低阈值电压分布(例如,第一阈值电压分布)和第一中间阈值电压分布(例如,第九阈值电压分布)之间的阈值电压分布对应的码可以具有至少一个共同的位。例如,第一至第八阈值电压分布可以具有第一位的值为“1”的码。此外,与位于第一中间阈值电压分布和最高阈值电压分布之间的阈值电压分布对应的码可以具有至少一个共同的位。同样地,第九至第十六阈值电压分布可以具有第一位的值为“0”的码。
与位于最低阈值电压分布(例如,第一阈值电压分布)和第二中间阈值电压分布(例如,第五阈值电压分布)之间的阈值电压分布对应的码可以具有至少一个共同的位(例如,两个共同的位)。例如,第一至第四阈值电压分布可以具有第一和第二位的值为“11”的码。同样地,与位于第二中间阈值电压分布(例如,第五阈值电压分布)和第一中间阈值电压分布(例如,第九阈值电压分布)之间的阈值电压分布对应的码可以具有至少一个共同的位(例如,两个共同的位)。例如,第五至第八阈值电压分布可以具有第一和第二位的值为“10”的码。
与位于第一中间阈值电压分布(例如,第九阈值电压分布)和第三中间阈值电压分布(例如,第十三阈值电压分布)之间的阈值电压分布对应的码可以具有至少一个共同的位(例如,两个共同的位)。例如,第九至第十二阈值电压分布可以具有第一和第二位的值为“01”的码。与位于第三中间阈值电压分布(例如,第十三阈值电压分布)和最高阈值电压分布(例如,第十六阈值电压分布)之间的阈值电压分布对应的码可以具有至少一个共同的位(例如,两个共同的位)。例如,第十三至第十六阈值电压分布可以具有第一和第二位的值为“00”的码。
图6-8是用于说明根据示例实施例的存储单元编程方法的对比技术的示例存储单元编程方法。这里与示例实施例对比来描述如图6-8中所示的对比技术的示例。
参照图6、图7和图8,在对比示例存储单元编程方法中,数据是从最低有效位(LSB)至最高有效位(MSB)顺序地存储的。因此,在用于编入MSB的阈值电压分布之间的阈值电压差大于在用于编入LSB的阈值电压分布之间的阈值电压差。
图9示出了根据示例实施例的存储单元编程方法中所用的编程时间和读取时间的表。
参照图9,根据上述示例实施例的存储单元编程方法和在图6、图7和图8中示出的对比技术的存储单元编程方法可以具有相等或基本相等的编程时间。例如,根据上述示例实施例的存储单元编程方法可以在不增加编程时间的情况下减小由于阈值电压的改变导致的耦合效应。
在根据另一示例实施例的存储单元编程方法中,可以在具有第一至第2n阈值电压分布的存储单元中编入多个(例如,n个)数据位。下文中,假设第一至第2n阈值电压分布的阈值电压顺序地增加。
存储单元编程方法的示例实施例包括第一至第n编程操作。在第一编程操作过程中,可以使用第一阈值电压分布和第1/2×2n+1阈值电压分布来编入数据的第一位。例如,参照图5示出的情况(其中,n=4)第一编程操作可以使用第一阈值电压分布和第九阈值电压分布来编入第一数据位。
第二编程操作可以使用第一阈值电压分布、第1/22×2n+1阈值电压分布、第2/22×2n+1阈值电压分布和第3/22×2n+1阈值电压分布来编入第二数据位。第i编程操作(其中i是大于1且小于n的自然数)可以使用第一阈值电压分布、第1/2i×2n+1阈值电压分布、第2/21×2n+1阈值电压分布、......和第(2i-1)/2i×2n+1阈值电压分布来编入第i数据位。第n编程操作可以使用第一阈值电压分布,第1/2n×2n+1阈值电压分布、第2/2n×2n+1阈值电压分布、......和第(2n-1)/2n×2n+1阈值电压分布来编入第n数据位。
如这里描述的,在根据示例实施例的存储单元编程方法中,可以降低(例如,顺序地降低)用于顺序地编入数据位的阈值电压差,从而降低耦合效应,其中,用于对特定的存储单元编程的阈值电压的变化改变了它周围的存储单元的阈值电压。
虽然已经参考这里示出的示例实施例具体地示出并描述了本发明,本领域技普通术人员应该理解的是,在不脱离权利要求所限定的本发明的精神和范围的情况下,可以在形式和细节上做出各种改变。
Claims (20)
1.一种存储单元编程方法,用于在具有多个阈值电压分布的存储单元中编入n位数据,该方法包括:
第一至第n编程操作,编入所述n位数据的第一至第n位,所述第一至第n编程操作是使用所述多个阈值电压分布来执行的,并且是被顺序地执行的;其中:
在所述第n编程操作中使用的阈值电压分布之间的差小于或等于在所述第一至第n-1编程操作中使用的阈值电压分布之间的差中的至少一个。
2.如权利要求1所述的存储单元编程方法,其中,在所述第一至第n编程操作中使用的阈值电压分布之间的差顺序地降低。
3.如权利要求1所述的存储单元编程方法,其中,在第i编程操作中使用的阈值电压分布之间的差小于或等于在第j编程操作中使用的阈值电压分布之间的差,其中,
i是在2和n之间的自然数,
j是小于i的自然数。
4.如权利要求1所述的存储单元编程方法,其中,在所述第n编程操作中使用的阈值电压分布之间的差是在所述第一至第n编程操作中使用的阈值电压分布之间的差中的最小的差。
5.如权利要求1所述的存储单元编程方法,其中,在所述第n编程操作中的阈值电压分布之间的差小于在所述第一至第n-1编程操作中使用的阈值电压分布之间的差中的至少一个。
6.如权利要求1所述的存储单元编程方法,其中,在所述第一编程操作中使用的阈值电压分布之间的差大于或等于在所述第二至第n编程操作中使用的阈值电压分布之间的差。
7.如权利要求1所述的存储单元编程方法,其中,在所述第一编程操作中使用的阈值电压分布之间的差是在所述第一至第n编程操作中使用的阈值电压分布之间的差中的最大的差。
8.如权利要求1所述的存储单元编程方法,其中,所述存储单元是存储n位数据的非易失性存储单元。
9.如权利要求1所述的存储单元编程方法,其中,所述存储单元是存储n位数据的多层闪速存储单元。
10.如权利要求1所述的存储单元编程方法,其中,所述存储单元具有2n个阈值电压分布,根据阈值电压将所述2n个阈值电压分布分组。
11.一种存储单元编程方法,用于在具有2n个阈值电压分布的存储单元中编入n位数据,该方法包括:
第一编程操作,使用第一阈值电压分布和第1/2×2n+1阈值电压分布来编入所述数据的第一位;
第二编程操作,使用所述第一阈值电压分布、第1/22×2n+1阈值电压分布、第2/22×2n+1阈值电压分布和第3/22×2n+1阈值电压分布来编入所述数据的第二位;
第i编程操作,使用在所述第一阈值电压分布和第(21-1)/2i×2n+1阈值电压分布之间的每个阈值电压分布来编入所述数据的第i位,其中i是大于2且小于n的自然数;
第n编程操作,使用在所述第一阈值电压分布和第(2n-1)/2n×2n+1阈值电压分布之间的每个阈值电压分布来编入所述数据的第n位,其中,
所述第一至第2n阈值电压分布的阈值电压顺序地增加。
12.如权利要求11所述的存储单元编程方法,其中,第二编程操作使用所述第一阈值电压分布和所述第1/22×2n+1阈值电压分布或者使用所述第2/22×2n+1阈值电压分布和所述第3/22×2n+1阈值电压分布来编入所述数据的第二位,
第n编程操作使用所述第一阈值电压分布和所述第1/2n×2n+1阈值电压分布、使用所述第2/2n×2n+1阈值电压分布和所述第3/2n×2n+1阈值电压分布或者使用所述第(2n-2)/2n×2n+1阈值电压分布和所述第(2n-1)/2n×2n+1阈值电压分布来编入所述数据的第n位。
13.一种存储单元编程方法,用于在具有多个阈值电压分布的存储单元中编入n位数据,该方法包括:
第一至第n编程操作,使用所述多个阈值电压分布来分别编入所述n位数据的第一至第n位,所述第一至第n编程操作是顺序地执行的,其中,
所述第一编程操作使用第一中间阈值电压分布和第一中间阈值电压分布来编入所述数据的第一位,所述第一中间阈值电压分布在所述多个阈值电压分布中的最大阈值电压分布和最小阈值电压分布之间。
14.如权利要求13所述的存储单元编程方法,其中,与位于所述最小阈值电压分布和所述第一中间阈值电压分布之间的阈值电压分布对应的码具有至少一个共同的位值,
与位于所述第一中间阈值电压分布和最大阈值电压分布之间的阈值电压分布对应的码具有至少一个共同的位值。
15.如权利要求14所述的存储单元编程方法,其中,所述第二编程操作包括:
当使用所述最小阈值电压分布来编入所述第一位时,使用所述最小阈值电压分布和第二中间阈值电压分布来编入所述数据的第二位,所述第二中间阈值电压分布在所述最小阈值电压分布和所述第一中间阈值电压分布之间;
或者,当使用所述第一中间阈值电压分布来编入所述第一位时,使用所述第一中间阈值电压分布和第三中间阈值电压分布来编入所述数据的第二位,所述第三中间阈值电压分布在所述第一中间阈值电压分布和所述最大阈值电压分布之间。
16.如权利要求15所述的存储单元编程方法,其中,与位于所述最小阈值电压分布和所述第二中间阈值电压分布之间的阈值电压分布对应的码具有至少一个共同的位值。
17.如权利要求15所述的存储单元编程方法,其中,与位于所述第二中间阈值电压分布和所述第一中间阈值电压分布之间的阈值电压分布对应的码具有至少一个共同的位值。
18.如权利要求15所述的存储单元编程方法,其中,与位于所述第一中间阈值电压分布和所述第三中间阈值电压分布之间的阈值电压分布对应的码具有至少一个共同的位值。
19.如权利要求15所述的存储单元编程方法,其中,与位于所述第三中间阈值电压分布和所述最大阈值电压分布之间的阈值电压分布对应的码具有至少一个共同的位值。
20.如权利要求13所述的存储单元编程方法,其中,存储单元是存储n位数据的多层闪速存储单元。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060136822A KR101194841B1 (ko) | 2006-12-28 | 2006-12-28 | 메모리 셀 프로그래밍 방법 |
KR1020060136822 | 2006-12-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101211662A true CN101211662A (zh) | 2008-07-02 |
Family
ID=39315204
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2007103011807A Pending CN101211662A (zh) | 2006-12-28 | 2007-12-26 | 能够降低耦合效应的存储单元编程方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7649784B2 (zh) |
EP (1) | EP1939889A1 (zh) |
JP (1) | JP2008165967A (zh) |
KR (1) | KR101194841B1 (zh) |
CN (1) | CN101211662A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101958142A (zh) * | 2009-07-14 | 2011-01-26 | 北京芯技佳易微电子科技有限公司 | 一种存储单元的数据读取方法和用于mlc的灵敏放大器 |
CN101996681A (zh) * | 2009-08-24 | 2011-03-30 | 三星电子株式会社 | 非易失性存储器件和系统及非易失性存储器件编程方法 |
CN102947887A (zh) * | 2010-03-25 | 2013-02-27 | 桑迪士克以色列有限公司 | 非易失性存储设备中的同时多状态读取或验证 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8059456B2 (en) * | 2006-11-07 | 2011-11-15 | Sandisk Il Ltd. | Programming a NAND flash memory with reduced program disturb |
KR101177278B1 (ko) * | 2007-10-08 | 2012-08-24 | 삼성전자주식회사 | 비휘발성 메모리 셀 프로그래밍 방법 |
US8385123B2 (en) * | 2010-08-18 | 2013-02-26 | Micron Technology, Inc. | Programming to mitigate memory cell performance differences |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5903495A (en) | 1996-03-18 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system |
JP2001093288A (ja) | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP3935139B2 (ja) | 2002-11-29 | 2007-06-20 | 株式会社東芝 | 半導体記憶装置 |
US6657891B1 (en) | 2002-11-29 | 2003-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device for storing multivalued data |
KR100512181B1 (ko) * | 2003-07-11 | 2005-09-05 | 삼성전자주식회사 | 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법 |
JP4170952B2 (ja) * | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
JP4713873B2 (ja) * | 2004-11-12 | 2011-06-29 | 株式会社東芝 | 半導体記憶装置 |
KR100894809B1 (ko) * | 2006-09-22 | 2009-04-24 | 삼성전자주식회사 | 메모리 시스템 및 그것의 프로그램 방법 |
-
2006
- 2006-12-28 KR KR1020060136822A patent/KR101194841B1/ko active IP Right Grant
-
2007
- 2007-12-13 US US12/000,493 patent/US7649784B2/en not_active Expired - Fee Related
- 2007-12-20 EP EP07150250A patent/EP1939889A1/en not_active Withdrawn
- 2007-12-25 JP JP2007332544A patent/JP2008165967A/ja active Pending
- 2007-12-26 CN CNA2007103011807A patent/CN101211662A/zh active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101958142A (zh) * | 2009-07-14 | 2011-01-26 | 北京芯技佳易微电子科技有限公司 | 一种存储单元的数据读取方法和用于mlc的灵敏放大器 |
CN101958142B (zh) * | 2009-07-14 | 2013-06-26 | 北京兆易创新科技股份有限公司 | 一种存储单元的数据读取方法和用于mlc的灵敏放大器 |
CN101996681A (zh) * | 2009-08-24 | 2011-03-30 | 三星电子株式会社 | 非易失性存储器件和系统及非易失性存储器件编程方法 |
CN101996681B (zh) * | 2009-08-24 | 2015-04-01 | 三星电子株式会社 | 非易失性存储器件和系统及非易失性存储器件编程方法 |
CN102947887A (zh) * | 2010-03-25 | 2013-02-27 | 桑迪士克以色列有限公司 | 非易失性存储设备中的同时多状态读取或验证 |
US9070475B2 (en) | 2010-03-25 | 2015-06-30 | Sandisk Il Ltd. | Reading soft bits simultaneously |
CN102947887B (zh) * | 2010-03-25 | 2015-11-25 | 桑迪士克以色列有限公司 | 非易失性存储设备中的同时多状态读取或验证 |
USRE46573E1 (en) | 2010-03-25 | 2017-10-17 | Sandisk Il Ltd. | Simultaneous multi-state read or verify in non-volatile storage |
Also Published As
Publication number | Publication date |
---|---|
JP2008165967A (ja) | 2008-07-17 |
KR20080061757A (ko) | 2008-07-03 |
EP1939889A1 (en) | 2008-07-02 |
KR101194841B1 (ko) | 2012-10-25 |
US20080170434A1 (en) | 2008-07-17 |
US7649784B2 (en) | 2010-01-19 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20080702 |