KR20080061757A - 메모리 셀 프로그래밍 방법 - Google Patents

메모리 셀 프로그래밍 방법 Download PDF

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Abstract

메모리 셀 프로그래밍 시의 임계 전압 변화에 따른 커플링 효과를 줄일 수 있는 메모리 셀 프로그래밍 방법이 개시된다. 본 발명에 따른 메모리 셀 프로그래밍 방법은 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법이다. 본 발명에 따른 메모리 셀 프로그래밍 방법은 순차적으로 수행되는 제1 내지 제n 프로그래밍 단계를 구비한다. 제1 내지 제n 프로그래밍 단계는 복수개의 임계 전압 분포들을 이용하여 제1 내지 제n 비트를 각각 프로그래밍 한다. 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 나머지 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중의 적어도 하나보다 작다.

Description

메모리 셀 프로그래밍 시의 임계 전압 변화에 따른 커플링 효과를 줄일 수 있는 메모리 셀 프로그래밍 방법{Memory cell programming method capable of reducing coupling effect according to variation of threshold voltage}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 불휘발성 메모리 셀의 구조와 동작을 설명하는 도면이다.
도 2는 불휘발성 멀티 레벨 셀의 동작을 설명하는 도면이다.
도 3은 도 2의 멀티 레벨 셀이 구비하는 복수개의 임계 전압 분포들을 나타내는 도면이다.
도 4는 불휘발성 메모리 장치를 나타내는 블록도이다.
도 5는 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 6은 본 발명의 제1 비교예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 7은 본 발명의 제2 비교예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 8은 본 발명의 제3 비교예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 9는 본 발명에 따른 메모리 셀 프로그래밍 방법과 본 발명의 제1 내지 제3 비교예에 따른 메모리 셀 프로그래밍 방법의 프로그래밍 시간과 독출 시간을 나타내는 도면이다.
본 발명은 메모리 셀 프로그래밍 방법에 관한 것으로써, 특히 메모리 셀 프로그래밍 시의 임계 전압 변화에 따른 커플링 효과를 줄일 수 있는 메모리 셀 프로그래밍 방법에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 부유 게이트에 존재하 는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 음의 방향으로 이동된다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 임계 전압은 양의 방향으로 이동된다.
도 1은 불휘발성 메모리 장치에 포함되는 메모리 셀의 구조와 동작을 설명하는 도면이다.
도 1에는, 불휘발성 메모리 장치에 포함되는 메모리 셀의 플로팅 게이트(FG)에 전자가 주입된 모습이 도시되어 있다. 플로팅 게이트(FG)에 전자가 주입된 상태를 프로그램(program) 상태라고 하고, 플로팅 게이트(FG)에 전자가 없어진 상태를 소거(erase) 상태라고 한다. 프로그램 상태의 임계 전압은 0보다 크고, 소거 상태의 임계 전압은 0보다 작다.
최근에는 플래시 메모리의 집적도를 더욱 향상시키기 위해서 한 개의 메모리 셀에 복수의 데이터를 저장하는 멀티-레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 멀티-레벨 플래시 메모리의 메모리 셀에는 2비트 이상의 멀티-비트가 저장될 수 있다. 이렇게 멀티-비트를 저장하는 메모리 셀을 멀티-레벨 셀(multi-level cell)이라 하고, 이에 대해 단일-비트를 저장하는 메모리 셀을 단일-레벨 셀(single-level cell)이라 한다. 멀티-레벨 셀은 멀티-비트를 저장하므로, 2개 이 상의 임계 전압 분포를 가지며 이에 대응되는 2개 이상의 데이터 저장 상태를 갖는다. 이하에서는 멀티-레벨 플래시 메모리의 메모리 셀에 2비트의 데이터가 저장되는 예가 설명된다. 그러나, 멀티-레벨 플래시 메모리의 메모리 셀에는 3비트 이상의 데이터가 멀티-레벨 셀에 저장될 수도 있다.
2비트를 저장하는 멀티-레벨 셀은 4개의 데이터 저장 상태, 즉 11, 01, 10, 00 을 가질 수 있다. 예를 들어, 11은 소거된 상태이고, 01, 10, 및 00은 프로그램 된 상태를 나타낼 수 있다.
4개의 데이터 저장 상태의 분포는 멀티-레벨 셀의 임계 전압 분포들에 대응된다. 예를 들어, 멀티-레벨 셀의 임계 전압 분포들이 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 이라 가정하면, 데이터 저장상태 11, 01, 10, 00 은 각각 VTH1~VTH2, VTH3~VTH4, VTH5~VTH6, VTH7~VTH8 에 대응된다. 즉, 멀티-레벨 셀의 임계 전압이 4가지 임계 전압 분포들 중 어느 하나에 대응되면, 11, 01, 10, 00 중 해당하는 2비트의 데이터가 멀티-레벨 셀에 저장된다.
도 2는 불휘발성 메모리 장치에 포함되는 멀티 레벨 셀의 동작을 설명하는 도면이다.
도 2에는, 멀티 레벨 셀의 플로팅 게이트(FG)에 전자가 없는 소거 상태, 플로팅 게이트(FG)에 전자가 일부 주입된 제1 프로그램 상태, 플로팅 게이트(FG)에 전자가 더 많이 주입된 제2 프로그램 상태 및 플로팅 게이트(FG)에 전자가 가장 많이 주입된 제3 프로그램 상태가 도시되어 있다. 소거 상태, 제1 프로그램 상태, 제2 프로그램 상태 및 제3 프로그램 상태로 갈수록, 임계 전압이 점점 커진다.
도 3은 도 2의 멀티 레벨 셀이 구비하는 복수개의 임계 전압 분포들을 나타내는 도면이다.
도 3에는, 멀티-레벨 셀의 16개의 임계 전압 분포들이, 4비트의 데이터를 나타내는 4비트의 코드들의 조합에 각각 대응되는 모습이 도시되어 있다.
도 4는 불휘발성 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 불휘발성 메모리 장치는 제1래치(LAT1)와 제2래치(LAT2)를 이용하여 데이터를 메모리 셀에 프로그래밍한다. 데이터의 두 번째 비트를 메모리 셀에 프로그래밍 할 경우, 제1래치(LAT1)에는 데이터의 첫 번째 비트가 래치되고, 제2래치(LAT2)에는 데이터의 두 번째 비트가 래치된다. 불휘발성 메모리 장치는 제1래치(LAT1)에 저장된 첫 번째 비트를 참조하여 제2래치(LAT2)에 저장된 두 번째 비트를 메모리 셀에 프로그래밍한다. 즉, 첫 번째 비트의 임계 전압 위치와 두 번째 비트 값에 기초하여, 두 번째 비트의 임계 전압 위치가 결정된다.
한편, 앞서 설명된 것처럼, 메모리 셀 프로그래밍은, 메모리 셀의 임계 전압의 변경에 의하여 수행된다. 그런데, 프로그래밍 되는 메모리 셀의 임계 전압이 변경되면, 프로그래밍 되는 메모리 셀 주변에 있는 메모리 셀들에 커플링 효과(coupling effect)가 발생한다. 그에 따라, 주변에 있는 메모리 셀들의 임계 전압이 변경된다. 특히, 프로그래밍에서의 임계 전압의 변화폭이 클수록 커플링 효과는 더욱 커진다. 또한, 프로그래밍 후반의 임계 전압 변화는 프로그래밍 초기의 임계 전압 변화보다, 더욱 큰 커플링 효과를 일으킨다.
그런데, 일반적인 메모리 셀 프로그래밍 방법에서는, 나중에 프로그래밍 되 는 비트(예를 들어, 두 번째 비트)의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이가, 초기에 프로그래밍 되는 비트(예를 들어, 첫 번째 비트)의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이보다 크다. 그러므로, 일반적인 메모리 셀 프로그래밍 방법에서는, 특정 메모리 셀을 프로그래밍 하기 위한 임계 전압 변화가 주변 메모리 셀의 임계 전압을 변화시키는 커플링 효과가 문제시된다. 따라서, 이러한 커플링 효과를 줄일 수 있는 방안이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 나중에 프로그래밍 되는 비트의 프로그래밍에 이용되는 임계 전압 차이가 작은 메모리 셀 프로그래밍 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 셀 프로그래밍 방법은 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법이다. 본 발명에 따른 메모리 셀 프로그래밍 방법은 순차적으로 수행되는 제1 내지 제n 프로그래밍 단계를 구비한다. 제1 내지 제n 프로그래밍 단계는 복수개의 임계 전압 분포들을 이용하여 제1 내지 제n 비트를 각각 프로그래밍 한다. 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 나머지 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중의 적어도 하나보다 작다.
제1 내지 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전 압 차이는, 순차적으로 감소할 수 있다.
제1 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 나머지 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중의 적어도 하나보다, 클 수 있다. 제1 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 제1 내지 제n 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중에서, 가장 클 수 있다.
상기 메모리 셀은 n비트의 데이터가 저장되는 불휘발성 메모리 셀일 수 있다. 상기 메모리 셀은 n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀일 수 있다. 상기 메모리 셀은 임계 전압을 기준으로 구분되는 2n개의 임계 전압 분포를 구비할 수 있다.
본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법은 순차적으로 수행되는 제1 내지 제n 프로그래밍 단계를 구비한다. 제1 내지 제n 프로그래밍 단계는 복수개의 임계 전압 분포들을 이용하여 제1 내지 제n 비트를 각각 프로그래밍 한다.
제1 프로그래밍 단계는, 복수개의 임계 전압 분포들의 중간에 위치하는 제1 중간 임계 전압 분포, 및 복수개의 임계 전압 분포들 중에서 가장 낮은 임계 전압 분포를 이용하여, 제1 비트를 프로그래밍 한다. 제2 프로그래밍 단계는, 제1 비트가 가장 낮은 임계 전압 분포로 프로그래밍 된 경우, 가장 낮은 임계 전압 분포와 제1 중간 임계 전압 분포 사이에 위치하는 임계 전압 분포들의 중간에 위치하는 제2 중간 임계 전압 분포, 및 가장 낮은 임계 전압 분포를 이용하여, 제2 비트를 프 로그래밍 한다. 또한, 제2 프로그래밍 단계는, 제1 비트가 제1 중간 임계 전압 분포로 프로그래밍 된 경우, 제1 중간 임계 전압 분포와 가장 높은 임계 전압 분포 사이에 위치하는 임계 전압 분포들의 중간에 위치하는 제3중간 임계 전압 분포, 및 제1중간 임계 전압 분포를 이용하여 제2 비트를 프로그래밍 한다.
본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법은 제1 내지 제n 프로그래밍 단계를 구비한다. 제1 프로그래밍 단계는 제1 임계 전압 분포 및 제1/2 * 2n +1 임계 전압 분포를 이용하여 데이터의 첫 번째 비트를 프로그래밍 한다. 제2 프로그래밍 단계는 제1 임계 전압 분포, 제1/22 * 2n +1 임계 전압 분포, 제2/22 * 2n +1 임계 전압 분포, 및 제3/22 * 2n +1 임계 전압 분포를 이용하여 데이터의 두 번째 비트를 프로그래밍 한다. 제i(i는 2보다 크고 n보다 작은 자연수) 프로그래밍 단계는 제1 임계 전압 분포, 제1/2i * 2n +1 임계 전압 분포, 제2/2i * 2n +1 임계 전압 분포, ... , 및 제(2i-1)/2i * 2n +1 임계 전압 분포를 이용하여 데이터의 n 번째 비트를 프로그래밍 한다. 제n 프로그래밍 단계는 제1 임계 전압 분포, 제1/2n * 2n +1 임계 전압 분포, 제2/2n * 2n +1 임계 전압 분포, ... , 및 제(2n-1)/22 * 2n +1 임계 전압 분포를 이용하여 데이터의 n 번째 비트를 프로그래밍 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명에 따른 메모리 셀 프로그래밍 방법은 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법이다.
본 발명에 따른 메모리 셀 프로그래밍 방법은 순차적으로 수행되는 제1 내지 제n 프로그래밍 단계를 구비한다. 제1 내지 제n 프로그래밍 단계는 복수개의 임계 전압 분포들을 이용하여 제1 내지 제n 비트를 각각 프로그래밍 한다. 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 나머지 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중의 적어도 하나보다, 작다.
제1 내지 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 순차적으로 감소할 수 있다. 즉, 제1 프로그래밍 단계에서 이용되는 임계 전압 차이가 가장 크고, 제n 프로그래밍 단계에서 이용되는 임계 전압 차이가 가장 작을 수 있다.
제1 내지 제n 프로그래밍 단계 중에서, 제i(i는 1보다 크고 n이하인 자연수) 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, j(j는 1보다 크고 i보다 작은 자연수) 프로그래밍 단계에서 이용되는 임계 전압 분포 사이 의 임계 전압 차이보다 작거나 같을 수 있다. 즉, 나중에 수행되는 프로그래밍 단계에서 이용되는 임계 전압 차이가 이전에 수행되는 프로그래밍 단계에서 이용되는 임계 전압 차이보다 작거나 같을 수 있다.
제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 제1 내지 제n 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중에서, 가장 작을 수 있다. 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 제1 내지 제n-1 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들보다 작거나 또는 임계 전압 차이들과 같을 수 있다.
제1 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 나머지 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중의 적어도 하나보다, 클 수 있다. 제1 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 제1 내지 제n 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중에서, 가장 클 수 있다.
상기 메모리 셀은 n비트의 데이터가 저장되는 불휘발성 메모리 셀일 수 있다. 상기 메모리 셀은 n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀일 수 있다. 상기 메모리 셀은 임계 전압을 기준으로 구분되는 2n개의 임계 전압 분포를 구비할 수 있다.
설명의 편의를 위하여 이하에서는, 하나의 메모리 셀은 16개의 임계 전압 분 포를 구비하고, 하나의 메모리 셀에 4비트의 데이터를 프로그래밍 하는 것으로 가정하고 본 발명이 설명된다. 그러나, 본 발명의 범위가 16개의 임계 전압 분포와 4비트의 데이터에 한정되지 않는 것은 본 기술분야의 통상의 지식을 가진 자라면 이해할 것이다.
도 5는 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다. 앞서 언급된 것처럼 이하에서는 n = 4로 가정하고, 도 5를 참조하여 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법을 설명한다. 또한, 도 5에서 가장 낮은 임계 전압 분포를 제1 임계 전압 분포라고 하고, 가장 높은 임계 전압 분포를 제16 임계 전압 분포라고 한다. 또한, 도 5에는 각각의 임계 전압 분포 상단에 그에 대응되는 코드가 도시되어 있으나, 이러한 코드는 단순한 예시일 뿐이고 다른 코드들이 이용될 수도 있다.
본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법은 순차적으로 수행되는 제1 내지 제n 프로그래밍 단계를 구비한다. 제1 내지 제n 프로그래밍 단계는 복수개의 임계 전압 분포들을 이용하여 제1 내지 제n 비트를 각각 프로그래밍 한다.
제1 프로그래밍 단계는, 복수개의 임계 전압 분포들의 중간에 위치하는 제1 중간 임계 전압 분포, 및 복수개의 임계 전압 분포들 중에서 가장 낮은 임계 전압 분포를 이용하여, 제1 비트를 프로그래밍 한다. 예를 들어, 도 5를 참조하면, 제1 중간 임계 전압 분포는 제9 임계 전압 분포일 수 있고, 가장 낮은 임계 전압 분포는 제1 임계 전압 분포일 수 있다. 즉, 제1 프로그래밍 단계는 제1 임계 전압 분포와 제9 임계 전압 분포를 이용하여 제1 비트를 프로그래밍 할 수 있다.
제2 프로그래밍 단계는, 제1 비트가 가장 낮은 임계 전압 분포로 프로그래밍 된 경우, 가장 낮은 임계 전압 분포와 제1 중간 임계 전압 분포 사이에 위치하는 임계 전압 분포들의 중간에 위치하는 제2 중간 임계 전압 분포, 및 가장 낮은 임계 전압 분포를 이용하여, 제2 비트를 프로그래밍 한다. 또한, 제2 프로그래밍 단계는, 제1 비트가 제1 중간 임계 전압 분포로 프로그래밍 된 경우, 제1 중간 임계 전압 분포와 가장 높은 임계 전압 분포 사이에 위치하는 임계 전압 분포들의 중간에 위치하는 제3중간 임계 전압 분포, 및 제1중간 임계 전압 분포를 이용하여 제2 비트를 프로그래밍 한다. 예를 들어, 도 5를 참조하면, 제2 중간 임계 전압 분포는 제5 임계 전압 분포일 수 있고, 제3중간 임계 전압 분포는 제13 임계 전압 분포일 수 있다. 즉, 제 2 프로그래밍 단계는 제1 비트가 제1 임계 전압 분포로 프로그래밍 된 경우에 제1 임계 전압 분포와 제5 임계 전압 분포를 이용하여 제2 비트를 프로그래밍 할 수 있다. 또한, 제1 비트가 제9 임계 전압 분포로 프로그래밍 된 경우에 제9 임계 전압 분포와 제13 임계 전압 분포를 이용하여 제2 비트를 프로그래밍 할 수 있다.
이러한 방식으로, 제3 프로그래밍 단계와 제4 프로그래밍 단계를 수행할 수 있다. 예를 들어, 도 5를 참조하면, 제3 프로그래밍 단계는 제1 임계 전압 분포와 제3 임계 전압 분포를 이용하거나, 또는 제5 임계 전압 분포와 제7 임계 전압 분포를 이용하거나, 또는 제9 임계 전압 분포와 제11 임계 전압 분포를 이용하거나, 또는 제13 임계 전압 분포와 제15 임계 전압 분포를 이용하여 제3 비트를 프로그래밍 할 수 있다. 또한, 제4 프로그래밍 단계는 제1 임계 전압 분포와 제2 임계 전압 분 포를 이용하거나, 또는 제3 임계 전압 분포와 제4 임계 전압 분포를 이용하거나, 또는 제5 임계 전압 분포와 제6 임계 전압 분포를 이용하거나, 또는 제7 임계 전압 분포와 제8 임계 전압 분포를 이용하거나, 또는 제9 임계 전압 분포와 제10 임계 전압 분포를 이용하거나, 또는 제11 임계 전압 분포와 제12 임계 전압 분포를 이용하거나, 또는 제13 임계 전압 분포와 제14 임계 전압 분포를 이용하거나, 또는 제15 임계 전압 분포와 제16 임계 전압 분포를 이용하여 제4 비트를 프로그래밍 할 수 있다.
이처럼, 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법은 나중에 프로그래밍 되는 비트(예를 들어, 네 번째 비트)의 프로그래밍에 이용되는 임계 전압 분포들 사이의 임계 전압 차이를 작게 한다. 예를 들어, 첫 번째 비트 프로그래밍에 이용되는 제1 임계 전압 분포와 제9 임계 전압 분포 사이의 임계 전압 차이보다, 네 번째 비트 프로그래밍에 이용되는 제1 임계 전압 분포와 제2 임계 전압 분포 사이의 임계 전압 차이가 더 작다. 또한, 세 번째 비트 프로그래밍에 이용되는 제1 임계 전압 분포와 제3 임계 전압 분포 사이의 임계 전압 차이보다, 네 번째 비트 프로그래밍에 이용되는 제1 임계 전압 분포와 제2 임계 전압 분포 사이의 임계 전압 차이가 더 작다. 그에 따라, 특정 메모리 셀을 프로그래밍 하기 위한 임계 전압 변화가 주변 메모리 셀의 임계 전압을 변화시키는 커플링 효과를 줄일 수 있다.
좀 더 설명하면, 일반적인 메모리 셀 프로그래밍 방법에서는, 나중에 프로그래밍 되는 비트(예를 들어, 두 번째 비트)의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이가, 초기에 프로그래밍 되는 비트(예를 들어, 첫 번째 비 트)의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이보다 크다. 반면에, 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법에서는, 나중에 프로그래밍 되는 비트(예를 들어, 두 번째 비트)의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이가, 초기에 프로그래밍 되는 비트(예를 들어, 첫 번째 비트)의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이보다 작다. 그에 따라, 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법에서는, 프로그래밍이 진행될수록 임계 전압 변화에 따른 커플링 효과가 줄어든다.
본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법에서, 각 비트 프로그래밍에 이용되는 임계 전압 분포들에 대응되는 코드들은 적어도 하나의 공통되는 비트를 포함할 수 있다. 도 5를 참조하여 좀 더 설명하면, 가장 낮은 임계 전압 분포(예를 들어, 제1 임계 전압 분포)와 제1 중간 임계 전압 분포(예를 들어, 제9 임계 전압 분포) 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함할 수 있다. 예를 들어, 제1 내지 제8 임계 전압 분포들은 첫 번째 비트가 '1'인 코드를 가질 수 있다. 또한, 제1 중간 임계 전압 분포와 가장 높은 임계 전압 분포 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함할 수 있다. 예를 들어, 제9내지 제16 임계 전압 분포들은 첫 번째 비트가 '0'인 코드를 가질 수 있다.
또한, 가장 낮은 임계 전압 분포(예를 들어, 제1 임계 전압 분포)와 제2 중간 임계 전압 분포(예를 들어, 제5 임계 전압 분포) 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함할 수 있다. 예를 들어, 제1내지 제4 임계 전압 분포들은 첫 번째와 두 번째 비트가 '11'인 코드를 가질 수 있다. 또한, 제2 중간 임계 전압 분포(예를 들어, 제5 임계 전압 분포)와 제1 중간 임계 전압 분포(예를 들어, 제9 임계 전압 분포) 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함할 수 있다. 예를 들어, 제5내지 제8 임계 전압 분포들은 첫 번째와 두 번째 비트가 '10'인 코드를 가질 수 있다. 또한, 제1 중간 임계 전압 분포(예를 들어, 제9 임계 전압 분포)와 제3 중간 임계 전압 분포(예를 들어, 제13 임계 전압 분포) 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함할 수 있다. 예를 들어, 제9내지 제13 임계 전압 분포들은 첫 번째와 두 번째 비트가 '01'인 코드를 가질 수 있다. 또한, 제3 중간 임계 전압 분포(예를 들어, 제13 임계 전압 분포)와 가장 높은 임계 전압 분포(예를 들어, 제16 임계 전압 분포) 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함할 수 있다. 예를 들어, 제13내지 제16 임계 전압 분포들은 첫 번째와 두 번째 비트가 '00'인 코드를 가질 수 있다.
도 6은 본 발명의 제1 비교예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 7은 본 발명의 제2 비교예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 8은 본 발명의 제3 비교예에 따른 메모리 셀 프로그래밍 방법을 설명하는 도면이다.
도 6 내지 도 8을 참조하면, 본 발명의 비교예에 따른 메모리 셀 프로그래밍 방법들은, LSB(Least significant bit)부터 MSB(Most significant bit)까지 순차적으로 데이터를 저장한다. 그에 따라, 나중에 프로그래밍 되는 MSB의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이가, 초기에 프로그래밍 되는 LSB의 프로그래밍에 이용되는 임계 전압 분포 사이의 임계 전압 차이보다 크다.
도 9는 본 발명에 따른 메모리 셀 프로그래밍 방법과 본 발명의 제1 내지 제3 비교예에 따른 메모리 셀 프로그래밍 방법의 프로그래밍 시간과 독출 시간을 나타내는 도면이다.
도 9를 참조하면, 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법은 본 발명의 비교예에 따른 메모리 셀 프로그래밍 방법은 동일한 프로그래밍 시간을 가진다. 즉, 본 발명의 실시예에 따른 메모리 셀 프로그래밍 방법은 프로그래밍 시간을 늘리지 않으면서 임계 전압 변화에 따른 커플링 효과를 줄일 수 있다.
본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법은 제1 내지 제2n 임계 전압 분포를 가지는 메모리 셀에 n 비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법이다. 제1 내지 제2n 임계 전압 분포의 임계 전압은 순차적으로 높아지는 것으로 가정한다.
본 발명의 다른 면에 따른 메모리 셀 프로그래밍 방법은 제1 내지 제n 프로그래밍 단계를 구비한다. 제1 프로그래밍 단계는 제1 임계 전압 분포 및 제1/2 * 2n +1 임계 전압 분포를 이용하여 데이터의 첫 번째 비트를 프로그래밍 한다. 예를 들 어, n =4 인 경우를 도시하는 도 5를 참조하면, 제1 프로그래밍 단계는 제1 임계 전압 분포와 제9 임계 전압 분포를 이용하여 데이터의 첫 번째 비트를 프로그래밍한다.
제2 프로그래밍 단계는 제1 임계 전압 분포, 제1/22 * 2n +1 임계 전압 분포, 제2/22 * 2n +1 임계 전압 분포, 및 제3/22 * 2n +1 임계 전압 분포를 이용하여 데이터의 두 번째 비트를 프로그래밍 한다. 제i(i는 2보다 크고 n보다 작은 자연수) 프로그래밍 단계는 제1 임계 전압 분포, 제1/2i * 2n +1 임계 전압 분포, 제2/2i * 2n +1 임계 전압 분포, ... , 및 제(2i-1)/2i * 2n +1 임계 전압 분포를 이용하여 데이터의 n 번째 비트를 프로그래밍 한다. 제n 프로그래밍 단계는 제1 임계 전압 분포, 제1/2n * 2n +1 임계 전압 분포, 제2/2n * 2n +1 임계 전압 분포, ... , 및 제(2n-1)/22 * 2n +1 임계 전압 분포를 이용하여 데이터의 n 번째 비트를 프로그래밍 한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 셀 프로그래밍 방법은, 나중에 프로그래밍 되는 비트의 프로그래밍에 이용되는 임계 전압 차이를 작게 한다. 그럼으로써, 특정 메모리 셀을 프로그래밍 하기 위한 임계 전압 변화가 주변 메모리 셀의 임계 전압을 변화시키는 커플링 효과를 줄일 수 있는 장점이 있다.

Claims (17)

  1. 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 복수개의 임계 전압 분포들을 이용하여 제1 내지 제n 비트를 각각 프로그래밍 하며, 순차적으로 수행되는 제1 내지 제n 프로그래밍 단계를 구비하고,
    상기 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는, 나머지 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중의 적어도 하나보다, 작은 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  2. 제1항에 있어서, 상기 제1 내지 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는,
    순차적으로 감소하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  3. 제1항에 있어서, 상기 제1 내지 제n 프로그래밍 단계 중에서, 상기 제i(i는 1보다 크고 n이하인 자연수) 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는,
    j(j는 1보다 크고 i보다 작은 자연수) 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이보다 작거나 같은 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  4. 제1항에 있어서, 상기 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는,
    제1 내지 제n 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중에서, 가장 작은 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  5. 제1항에 있어서, 상기 제n 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는,
    제1 내지 제n-1 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들보다 작거나 또는 임계 전압 차이들과 같은 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  6. 제1항에 있어서, 상기 제1 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는,
    나머지 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중의 적어도 하나보다, 큰 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  7. 제6항에 있어서, 상기 제1 프로그래밍 단계에서 이용되는 임계 전압 분포 사이의 임계 전압 차이는,
    제1 내지 제n 프로그래밍 단계들에서 이용되는 임계 전압 분포 사이의 임계 전압 차이들 중에서, 가장 큰 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  8. 제1항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 불휘발성 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  9. 제8항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  10. 제1항에 있어서, 상기 메모리 셀은,
    임계 전압을 기준으로 구분되는 2n개의 임계 전압 분포를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  11. 제1 내지 제2n 임계 전압 분포를 가지는 메모리 셀에 n 비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 제1 내지 제2n 임계 전압 분포의 임계 전압은 순차적으로 높아지고,
    상기 제1 임계 전압 분포 및 제1/2 * 2n +1 임계 전압 분포를 이용하여 상기 데이터의 첫 번째 비트를 프로그래밍하는 제1 프로그래밍 단계;
    상기 제1 임계 전압 분포, 제1/22 * 2n +1 임계 전압 분포, 제2/22 * 2n +1 임계 전압 분포, 및 제3/22 * 2n +1 임계 전압 분포를 이용하여 상기 데이터의 두 번째 비트를 프로그래밍하는 제2 프로그래밍 단계;
    상기 제1 임계 전압 분포, 제1/2i * 2n +1 임계 전압 분포, 제2/2i * 2n +1 임계 전압 분포, ... , 및 제(2i-1)/2i * 2n +1 임계 전압 분포를 이용하여 상기 데이터의 n 번째 비트를 프로그래밍하는 제i(i는 2보다 크고 n보다 작은 자연수) 프로그래밍 단계; 및
    상기 제1 임계 전압 분포, 제1/2n * 2n +1 임계 전압 분포, 제2/2n * 2n +1 임계 전압 분포, ... , 및 제(2n-1)/2n * 2n +1 임계 전압 분포를 이용하여 상기 데이터의 n 번째 비트를 프로그래밍하는 제n 프로그래밍 단계를 구비하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  12. 제11항에 있어서, 상기 제2 프로그래밍 단계는,
    상기 제1 임계 전압 분포와 제1/22 * 2n +1 임계 전압 분포를 이용하거나 또 는 제2/22 * 2n +1 임계 전압 분포와 제3/22 * 2n +1 임계 전압 분포를 이용하여, 상기 데이터의 두 번째 비트를 프로그래밍하고,
    상기 제n 프로그래밍 단계는,
    상기 제1 임계 전압 분포와 제1/2n * 2n +1 임계 전압 분포를 이용하거나, 제2/2n * 2n +1 임계 전압 분포와 제3/2n * 2n +1 임계 전압 분포를 이용하거나, 또는 제(2n-2)/22 * 2n +1 임계 전압 분포와 제(2n-1)/22 * 2n +1 임계 전압 분포를 이용하여, 상기 데이터의 n 번째 비트를 프로그래밍 하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  13. 복수개의 임계 전압 분포들을 가지는 메모리 셀에 n비트의 데이터를 프로그래밍 하는 메모리 셀 프로그래밍 방법에 있어서,
    상기 복수개의 임계 전압 분포들을 이용하여 제1 내지 제n 비트를 각각 프로그래밍 하며, 순차적으로 수행되는 제1 프로그래밍 단계 내지 제n 프로그래밍 단계를 구비하고,
    상기 제1 프로그래밍 단계는, 상기 복수개의 임계 전압 분포들의 중간에 위치하는 제1 중간 임계 전압 분포, 및 상기 복수개의 임계 전압 분포들 중에서 가장 낮은 임계 전압 분포를 이용하여, 상기 제1 비트를 프로그래밍 하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  14. 제13항에 있어서,
    상기 가장 낮은 임계 전압 분포와 상기 제1 중간 임계 전압 분포 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함하고,
    상기 제1 중간 임계 전압 분포와 가장 높은 임계 전압 분포 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  15. 제14항에 있어서, 상기 제2 프로그래밍 단계는,
    상기 제1 비트가 상기 가장 낮은 임계 전압 분포로 프로그래밍 된 경우, 상기 가장 낮은 임계 전압 분포와 상기 제1 중간 임계 전압 분포 사이에 위치하는 임계 전압 분포들의 중간에 위치하는 제2 중간 임계 전압 분포, 및 상기 가장 낮은 임계 전압 분포를 이용하여, 상기 제2 비트를 프로그래밍 하고,
    상기 제1 비트가 상기 제1 중간 임계 전압 분포로 프로그래밍 된 경우, 상기 제1 중간 임계 전압 분포와 가장 높은 임계 전압 분포 사이에 위치하는 임계 전압 분포들의 중간에 위치하는 제3중간 임계 전압 분포, 및 상기 제1중간 임계 전압 분포를 이용하여 상기 제2 비트를 프로그래밍 하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  16. 제15항에 있어서,
    상기 가장 낮은 임계 전압 분포와 상기 제2 중간 임계 전압 분포 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함하고,
    상기 제2 중간 임계 전압 분포와 상기 제1 중간 임계 전압 분포 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함하고,
    상기 제1 중간 임계 전압 분포와 상기 제3 중간 임계 전압 분포 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함하고,
    상기 제3 중간 임계 전압 분포와 상기 가장 높은 임계 전압 분포 사이에 위치하는 임계 전압 분포들에 대응되는 코드들은, 적어도 하나의 공통되는 비트를 포함하는 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
  17. 제13항에 있어서, 상기 메모리 셀은,
    n비트의 데이터가 저장되는 멀티-레벨 플래시 메모리 셀인 것을 특징으로 하는 메모리 셀 프로그래밍 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8059456B2 (en) * 2006-11-07 2011-11-15 Sandisk Il Ltd. Programming a NAND flash memory with reduced program disturb
KR101177278B1 (ko) * 2007-10-08 2012-08-24 삼성전자주식회사 비휘발성 메모리 셀 프로그래밍 방법
CN101958142B (zh) * 2009-07-14 2013-06-26 北京兆易创新科技股份有限公司 一种存储单元的数据读取方法和用于mlc的灵敏放大器
KR101605827B1 (ko) * 2009-08-24 2016-03-23 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8233324B2 (en) 2010-03-25 2012-07-31 Sandisk Il Ltd. Simultaneous multi-state read or verify in non-volatile storage
US8385123B2 (en) * 2010-08-18 2013-02-26 Micron Technology, Inc. Programming to mitigate memory cell performance differences

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
JP2001093288A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP3935139B2 (ja) * 2002-11-29 2007-06-20 株式会社東芝 半導体記憶装置
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
JP4170952B2 (ja) * 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
JP4713873B2 (ja) * 2004-11-12 2011-06-29 株式会社東芝 半導体記憶装置
KR100894809B1 (ko) * 2006-09-22 2009-04-24 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법

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