CN101996681B - 非易失性存储器件和系统及非易失性存储器件编程方法 - Google Patents

Abstract

一种对包括N比特多电平单元(MLC)存储单元的非易失性存储器编程的方法包括：对该MLC存储单元执行递增步长脉冲编程(ISPP)操作，其中该ISPP操作包括第一至第N页编程操作的编程序列，其中N是2或更大的整数。该编程序列还包括在第(N-1)页编程操作之后且在第N页编程操作之前执行的擦除编程，其中该擦除页编程增大该MLC存储单元当中的擦除单元的阈值电压分布。

Description

非易失性存储器件和系统及非易失性存储器件编程方法

相关申请的交叉引用本申请要求于2009年8月24日向韩国知识产权局提交的韩国专利申请No.10-2009-0078194的优先权，其全部内容通过引用而被合并于此。

技术领域

这里描述的发明构思涉及非易失性存储器件和在该非易失性存储器件中执行的编程方法，更具体地，涉及包括多电平单元(MLC)存储单元的非易失性闪速存储器件和在该非易失性闪速存储器件中执行的编程方法。

背景技术

图1示意地示出了其中多个非易失性存储器单元MC<1:9>耦接在字线WL<m+1:m-1>和位线BL<n+1:n-1>的各个交叉处的存储单元阵列。多电平单元(MLC)存储器件的特征在于在每一个单个存储单元中编程两个(2)或多个比特的存储数据。在N比特MLC闪速存储器件(其中N为正整数)的情况下，这通过将每个存储单元MC的阈值电压(例如通过福勒-诺德海姆(Fowler-Nordheim)隧道)设置在2N个阈值分布之一内来实现。

图2是示出了编程3比特MLC闪速存储器件的示例的示意图。一般地，编程N比特MLC存储单元包括N个编程步骤的序列，即，MLC存储单元的每个比特一个编程步骤。因而，在图2的3比特MLC编程的情况下，执行三(3)个编程步骤的序列，即最低有效位(LSB)编程、中间有效位(CSB)编程和最高有效位(MSB)编程。

闪速存储器件的特征部分在于在写入之前被擦除。这显示在图2的上方，其中MLC存储单元的初始编程状态是具有最低的阈值电压(Vth)分布的擦除状态E。在第一LSB编程步骤中，MLC存储单元的阈值电压(Vth)被设置为擦除状态E或编程状态LP之一。在第二CSB编程步骤中，MLC存储单元的阈值电压(Vth)被设置为擦除状态E或(基于擦除状态E的)编程状态CP1之一，或被设置为(基于编程状态LP的)编程状态CP2或CP3之一。在第三MSB编程步骤中，阈值电压(Vth)被设置为擦除状态E或(基于擦除状态E的)编程状态P1之一、或被设置为(基于编程状态CP1的)编程状态P2或P3之一、或被设置为(基于编程状态CP2的)编程状态P4或P5之一、或被设置为(基于编程状态CP3的)编程状态P6或P7之一。

根据在每个单元中存储2比特数据的MLC编程方法，每个存储单元具有这些状态之一：‘11’、‘10’、‘01’和‘00’。具有状态‘11’的存储单元是擦除单元并且具有最低的阈值电压。具有状态‘10’、‘01’和‘00’之一的存储单元是编程单元，并且具有比具有状态‘11’的单元更高的阈值电压。另一方面，根据在每个单元中存储3比特数据的MLC编程方法，每个存储单元具有这些状态之一：‘111’、‘110’、‘101’、‘100’、‘011’、‘010’、‘001’和‘000’。具有状态‘111’的存储单元是擦除单元并且具有最低的阈值电压。处于其它状态中的存储单元是编程单元，并且具有比具有状态‘111’的单元更高的阈值电压。

一般地，MLC存储单元的每个比特具有单独的页地址。例如，在2比特MLC存储单元中，字线的单元的存储的LSB比特构成第一页数据，该字线的单元的存储的MSB比特构成第二页数据。因而，连接到给定字线的N比特MLC存储单元(其中，N是2或更大)存储N页数据。在编程操作中，按照逐页顺序从LSB到MSB编程数据，即，按照第一页、第二页、...、第(N-1)页、第N页的次序。

MLC存储器件已经应较高集成度的要求而发展。但是，从图2看出，MLC存储单元的阈值电压分布之间的间隙随着比特数(N)的增加而减小，这对读出裕度会有负面影响。此外，存储芯片正在物理上以日益较高的密度集成，这可能产生由编程期间存储单元之间的耦合效应引起的问题。例如，参考图1的存储单元阵列，存储单元MC5的编程可能改变相邻存储单元MC2和/或MC8的阈值电压分布。这还会负面地影响读出裕度。

发明内容

根据本发明构思的一方面，提供一种对包括N比特多电平单元(MLC)存储单元的非易失性存储器进行编程的方法。该方法包括对MLC存储单元执行递增步长脉冲编程(ISPP)操作，其中该ISPP操作包括第一至第N页编程操作的编程序列，其中N是2或更大的整数。该编程序列还包括在第(N-1)页编程操作之后且在第N页编程操作之前执行的擦除编程，其中该擦除页编程增大MLC存储单元当中的擦除单元的阈值电压分布。

根据本发明构思的另一方面，一种非易失性存储器包括多电平单元(MLC)存储单元的阵列和被配置为对该MLC存储单元执行递增步长脉冲编程(ISPP)操作的写入电路，其中该ISPP操作包括最低有效位(LSB)页编程、至少一个中间有效位(CSB)页编程和最高有效位(MSB)页编程的编程序列。由该写入电路执行的编程序列还包括在该至少一个CSB页编程之后且在该MSB页编程之前执行的擦除编程，其中该擦除编程增大MLC存储单元当中的擦除单元的阈值电压分布。

根据本发明构思的另一方面，提供一种存储系统，包括：非易失性存储器件，包括连接到多个字线和位线的多电平单元(MLC)存储单元的阵列；和存储器控制器，包括主机接口并且可操作地连接到该非易失性存储器件。该非易失性存储器件包括被配置为对连接到每个字线的MLC存储单元执行递增步长脉冲编程(ISPP)操作的写入电路，其中该ISPP操作包括最低有效位(LSB)页编程、至少一个中间有效位(CSB)页编程和最高有效位(MSB)页编程的编程序列。由该写入电路执行的编程序列还包括在该至少一个CSB页编程之后且在该MSB页编程之前执行的擦除编程，其中该擦除编程增大MLC存储单元当中的擦除单元的阈值电压分布。

附图说明

通过下面参考附图的详细描述，本发明构思的以上和其它方面将变得容易理解，其中：

图1是非易失性存储器阵列的示意图；

图2是用于描述多电平单元(MLC)闪速存储器件的多比特编程的阈值电压分布图；

图3是用于描述多电平单元(MLC)闪速存储器件的存储单元之间的耦合效应的阈值电压分布图；

图4是用于描述根据本发明构思的实施例的多电平单元(MLC)闪速存储器件的编程的阈值电压分布图；

图5A、6A和7A是用于描述根据本发明构思的实施例的多电平单元(MLC)闪速存储器件的编程步骤的序列的阈值电压分布图；

图5B、6B、7B和8是用于描述根据本发明构思的实施例的多电平单元(MLC)闪速存储器件的编程步骤的序列的示意图；

图9是用于描述根据本发明构思的实施例的多电平单元(MLC)闪速存储器件的编程的流程图；

图10是根据发明构思的实施例的存储系统的框图；

图11是根据发明构思的实施例的图12所示的非易失性存储器的框图；

图12是根据发明构思的另一个实施例的存储系统的框图；和

图13是根据发明构思的实施例的计算机系统的框图。

具体实施方式

下面参考附图来描述本发明构思的各个示例实施例，其中相似的参考数字用于指示相似或类似的元件。然而，本发明构思可以被实施为许多不同的形式，并且不应当被理解为限于这里阐述的实施例。

为了便于理解，可以使用大量非限制的描述性术语，但是不意欲限定本发明构思的范围。例如，尽管术语“第一”、“第二”等在这里可以用来描述各种元件，但是这些元件不应该被这些术语限制。这些术语仅仅用于区分各个元件彼此。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而不会脱离或限制本发明构思的范围。同样，词语“上方”、“下方”、“上面”、“下面”等是相对术语，不意欲将本发明构思限制为特定的器件方向。这里使用的术语“和/或”包括相关列出的项中的一个或多个的任意和所有组合。

应当理解，当元件被称为“连接”或“耦接”到另一个元件时，它可以直接连接或耦接到该另一个元件，或者可以存在插入元件。相反，当元件被称为“直接连接”或“直接耦接”到另一个元件时，不存在插入的元件。用于描述元件之间的关系的其它词语应当按照类似的方式来解释(例如，“在...之间”对“直接在...之间”，“相邻”对“直接相邻”，等等)。

这里使用的术语用于描述特定实施例的目的，而不意欲限制本发明。这里使用的单数形式“一”、“一个”和“该”意欲也包括复数形式，除非上下文明显指示。还应该理解，这里使用的术语“包括”、“包括的”、“包含”和/或“包含的”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合的存在或添加。

除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有本发明所属的领域的普通技术人员所通常理解的含义。还应当理解，诸如在通常使用的词典中定义的那些术语应当被解释为具有与相关领域的背景下的含义一致的含义，并且不会被在理想化或过度形式的意义上解释，除非这里明确说明。

下面将首先参考图3的阈值电压分布图来描述在MLC编程期间的耦合效应。参考该图，为了在最低有效位(LSB)编程期间将闪速存储器单元从状态E改变到状态LP，必须实现阈值电压移位ΔVA1。

在中间有效位(CSB)编程期间，需要阈值电压移位ΔVA2来将闪速存储器单元状态从状态E改变到状态CP1，并且需要阈值电压移位ΔVA3来将闪速存储器单元状态从状态LP改变到状态CP3。这里，ΔVA2＞ΔVA3。

在最高有效位(MSB)编程期间，需要阈值电压移位ΔVA4来将闪速存储器单元状态从状态E改变到状态P1，需要阈值电压移位ΔVA5来将闪速存储器单元状态从状态CP1改变到状态P3，需要阈值电压移位ΔVA6来将闪速存储器单元状态从状态CP2改变到状态P5，并且需要阈值电压移位ΔVA7来将闪速存储器单元状态从状态CP3改变到状态P7。这里，ΔVA4＞ΔVA5＞ΔVA6＞ΔVA7。

一般地，相邻存储单元上的耦合效应引起相邻存储单元的阈值电压分布加宽，从而降低了读出裕度。此外，耦合效应与阈值电压Vt的移位量成比例增大(ΔVA<1:7>)。但是，通过采用被称为递增步长脉冲编程(ISPP)的技术，可以基本上消除或抵消(negate)编程状态(非擦除状态)上的耦合效应。在NAND型闪速存储器的示例中，数据编程操作包括多次重复地执行编程操作，其将高的编程字线电压施加于被选的字线并且将参考位线电压施加于位线，并且根据编程字线电压和参考位线电压之间的电压差来执行数据编程(后面是读出检验)。通过将编程字线电压设置为随着编程次数的增加而递增的可变电压，对数据进行编程以使得编程电压的差随着编程次数的增加而递增。该技术被称为递增步长脉冲编程(ISSP)方法。ISSP方法在增大已被之前由耦合效应加宽的阈值电压分布的低端方面是有效的，从而减小阈值电压分布的宽度。例如，参考图3，能够看出状态CP2的阈值电压分布的低端相对于状态LP的阈值电压分布的低端增大，并且状态CP2的阈值电压分布的宽度相对于状态LP的阈值电压分布的宽度减小。

但是，ISSP技术没有应用于擦除单元，因而对于抑制擦除(E)单元上的耦合效应没有作用。反而，施加于擦除单元上的耦合效应(阈值电压分布展宽)在每次编程相邻的单元时都累积。结果，擦除(E)单元成了耦合效应的主要来源并且受耦合效应的影响最大。

图4示出了根据本发明构思的实施例的在对连接到字线的N比特存储单元编程期间的阈值电压Vt分布的示例。在该特定示例中，N＝3。但是，本发明构思不限于此，相反，本发明构思可应用于N为2或更大的MLC存储单元。

所示的实施例的编程至少部分特征在于将擦除(E)单元编程步骤插入到字线的ISSP页编程序列中。具体地说，在编程页(N-1)之后且在编程页N之前插入擦除(E)单元编程。

参考图4，字线的所有存储单元开始时处于擦除状态E。然后根据ISSP技术执行第一LSB页编程步骤(LSB PGM)以将第一页数据编程到字线的存储单元中。此时，每个存储单元的阈值电压Vt或者保持在擦除状态E分布，或者移位到编程状态LP分布。阈值电压Vt的移位是ΔVB1。

接着，执行一个或多个CSB页编程步骤(CSB PGM)，以将第二页(或第二和第三页，等等)数据编程到字线的存储单元中。此时，每个存储单元的阈值电压Vt或者保持在擦除状态E分布，或者从擦除状态E移位ΔVB2到编程状态CP1，或者从编程状态LP移位ΔVB4到编程状态CP3。还注意，作为ISSP编程的结果，编程状态CP2相对于编程状态LP被移位。

在CSB页编程之后(即，在(N-1)页编程之后)，对处于擦除状态E的字线的存储单元执行擦除编程(擦除PGM)。这里，此时，每个擦除状态E存储单元的阈值电压Vt移位ΔVB4到擦除状态E’。这具有抵消字线的擦除存储单元中的先前累积的耦合效应的效果，下面将参考图5A至8的特定示例更详细地说明。此外，当对字线执行下一个MSB页编程时，在编程擦除状态E’单元时降低对附属字线的耦合效应。更进一步，总的电压阈值Vt分布相对于图3的电压阈值Vt分布降低了。

在擦除编程之后，执行MSB页编程以将最后一页的数据编程到字线的存储单元中。此时，每个存储单元的阈值电压Vt或者保持在移位后的擦除状态E’分布，或者从擦除状态E’移位ΔVB5到编程状态P1，或者从编程状态CP1移位ΔVB6到编程状态P3，或者从编程状态CP2移位ΔVB7到编程状态P5，或者从编程状态CP3移位ΔVB8到编程状态P7。还注意，作为ISSP编程的结果，编程状态P2、P4和P6相对于各个编程状态CP1、CP2和CP3移位。

现在将参照图5A至10所示的示例更详细地描述3比特MLC闪速存储器件(即，N＝3)的页编程序列。该示例遵循如下编程协议：其指示每个字线的第n页编程可以在至少一个相邻字线的第(n-1)页编程已被执行之后执行，其中n为1到N。

图5A为描述在执行页编程序列的开始三(3)个编程步骤之后的相邻字线WLm-1、WLm和WLm+1的阈值电压(Vt)分布，后面是页编程序列的第一擦除编程步骤。图5B是示出执行页编程步骤的顺序，括号中的数字指示该序列的页编程步骤数。

参考图5B，该序列中的第一页编程步骤是字线WLm-1的LSB页编程。如先前描述的图4所示，阈值电压Vt的结果移位是ΔVB1，这对相邻的字线WLm的单元施加了耦合效应(CE)。

接着，该序列中的第二页编程步骤是字线WLm的LSB页编程。再一次，阈值电压的结果移位是ΔVB1。这里，根据ISPP编程序列，对于字线WLm的编程单元抵消由第一步骤产生的耦合效应，而不是对于字线WLm的擦除单元(E)抵消该耦合效应。此外，移位ΔVB1对字线WLm-1和WLm+1的存储单元施加耦合效应。

根据ISPP编程方法，第三页编程步骤是字线WLm-1的CSB页编程。这里，通过ISPP编程，对于字线WLm-1的编程单元抵消由第二步骤产生的耦合效应，而不是对于字线WLm-1的擦除单元(E)抵消该耦合效应。此外，移位ΔVB2(参见图4)对字线WLm的存储单元施加耦合效应。

此时，依据本发明构思的此实施例，对于字线WLm-1的擦除(E)存储单元，使用ISPP技术执行擦除编程。

在图5A中通过将字线WLm-1的擦除状态从擦除状态E移位ΔVB4到擦除状态E’来表示字线WLm-1的擦除编程。通过执行ISPP技术以将擦除单元从擦除状态E移位到擦除状态E’，抵消了字线WLm-1的擦除单元上先前累积的耦合效应。在此实施例的示例中，擦除状态分布移位ΔVB4，因而施加于字线WLm上的耦合效应是ΔVB4。

在执行第一擦除编程之前，字线WLm-1的擦除(E)单元上先前累积的耦合效应包括在字线WLm的LSB页编程期间的ΔVB1耦合效应。还注意，字线WLm-1的擦除单元(E)的累积的耦合效应另外可以包括在字线WLm-2(未示出)的LSB和CSB编程期间发生的耦合。通过在字线WLm-1的MSB页编程之前对字线WLm-1的擦除单元(E)执行ISPP擦除编程，对于字线WLm-1的擦除单元(E)抵消累积的耦合效应。

图6A为描述在执行页编程序列的接着两(2)个页编程步骤之后的相邻字线WLm-1、WLm和WLm+1的阈值电压(Vt)分布，后面是页编程序列的第二擦除编程步骤。图6B是示出执行页编程步骤的顺序，括号中的数字指示该序列的页编程步骤编号。

参考图6B，该序列中的第四页编程步骤是字线WLm+1的LSB页编程。这里根据ISPP编程序列，对于字线WLm+1的编程单元抵消由先前编程步骤产生的耦合效应，而不是对于字线WLm+1的擦除单元(E)抵消该耦合效应。如先前描述的图4所示，阈值电压Vt的结果移位是ΔVB1，其对相邻字线WLm的单元施加耦合效应(CE)。

接着，该序列中的第五页编程步骤是字线WLm的CSB页编程。这里，根据ISPP编程序列，对于字线WLm的编程单元抵消由先前页编程步骤产生的耦合效应，而不是对于字线WLm的擦除单元(E)抵消该耦合效应。此外，电压分布移位ΔVB2对字线WLm-1和WLm+1的存储单元施加耦合效应。

此时，依据本发明构思的此实施例，对于字线WLm的擦除(E)存储单元，使用ISPP技术执行第二擦除编程。

字线WLm的擦除编程在图6A中通过将字线WLm的擦除状态从擦除状态E移位到擦除状态E’来表示。通过执行ISPP技术以将擦除单元从擦除状态E移位到擦除状态E’，抵消了字线WLm的擦除单元上先前累积的耦合效应。也就是说，在执行第二擦除编程之前，字线WLm的擦除(E)单元上先前累积的耦合效应包括在字线WLm-1的LSB页编程期间的ΔVB1耦合效应、在字线WLm-1的CSB页编程期间的ΔVB2耦合效应、在字线WLm+1的LSB页编程期间的ΔVB1耦合效应、和在字线WLm-1的擦除编程期间的ΔVB4耦合效应。通过在字线WLm的MSB页编程之前对字线WLm的擦除单元(E)执行ISPP擦除编程，对于字线WLm的擦除单元(E)抵消该累积的耦合效应。

图7A为描述在执行页编程序列的接着两(2)个页编程步骤之后的相邻字线WLm-1、WLm和WLm+1的阈值电压(Vt)分布，后面是页编程序列的第三擦除编程步骤。图7B是示出执行页编程步骤的顺序，括号中的数字指示该序列的页编程步骤编号。

参考图7B，该序列中的第六页编程步骤是字线WLm-1的MSB页编程。这里，阈值电压Vt的结果移位是ΔVB5(对于擦除状态E’单元)，其对相邻的字线WLm的单元施加耦合效应(CE)。

这里注意，字线WLm-1的先前(第一)擦除编程基本上降低了相邻的字线WLm上的耦合效应。也就是说，参考图3，能够看出，擦除单元的编程对字线WLm的相邻单元施加ΔVA4的耦合效应。相反，参考图4，通过在MSB编程之前执行字线WLm-1的擦除操作，在字线WLm-1的MSB编程期间，字线WLm的耦合效应降低为ΔVB5。

换句话说，在字线WLm-1的MSB编程期间，实现了耦合效应的降低ΔVB4＝ΔVA4-ΔVB5。

接着，该序列中的第七页编程步骤是字线WLm+1的CSB页编程。这里，根据ISPP编程序列，对于字线WLm+1的编程单元抵消由先前的页编程步骤产生的耦合效应，而不是对于字线WLm+1的擦除单元(E)抵消该耦合效应。此外，电压分布移位ΔVB2对字线WLm的存储单元施加耦合效应。

此时，依据本发明构思的此实施例，对于字线WLm+1的擦除(E)存储单元，使用ISPP技术执行第三擦除编程。

字线WLm+1的擦除编程在图7A中通过将字线WLm的擦除状态从擦除状态E移位ΔVB4到擦除状态E’来表示。通过执行ISPP技术以将擦除单元从擦除状态E移位到擦除状态E’，抵消了字线WLm+1的擦除单元上先前累积的耦合效应。也就是说，在执行第三擦除编程之前，在字线WLm+1的擦除(E)单元上先前累积的耦合效应包括在字线WLm的LSB页编程期间的ΔVB1耦合效应、在字线WLm的CSB页编程期间的ΔVB2耦合效应、和在字线WLm的擦除编程期间的ΔVB4耦合效应。通过在字线WLm+1的MSB页编程之前对字线WLm+1的擦除单元(E)执行ISPP擦除编程，对于字线WLm+1的擦除单元(E)抵消该累积的耦合效应。

参考图8，其是示出执行页编程步骤的顺序的另一个图，该序列中的第七编程步骤是字线WLm的MSB页编程。再一次，基于如上所述字线WLm-1的相同原因，字线WLm的先前的(第二)擦除编程基本上降低了相邻的字线WLm-1和WLm+1上的耦合效应。也就是说，在字线WLm的MSB编程期间，实现了耦合效应的降低ΔVB4＝ΔVA4-ΔVB5。

编程序列的其余部分(包括字线WLm+1的MSB编程)对本领域技术人员将是显而易见的。此外，本领域技术人员将理解，为了方便说明，该示例仅仅呈现了三个字线WL，实际的存储器件可以具有数百个字线，并且特定的序列可以通过增加的字线而改变。

如上所述，该示例实施例的编程方法使得擦除单元上施加的耦合效应在MSB编程之前能够被抵消，并且在MSB编程期间进一步降低了相邻的字线上的耦合效应。此外，可以降低在MSB编程完成之后的阈值电压Vth分布。

图9是用于描述根据本发明构思的实施例的编程N比特MLC闪速存储器的方法的流程图。

参考图9，接收一页的编程数据(S110)，然后利用ISPP编程来将页数据编程到字线中(S120)。接着，确定最近编程的页是否指向要被存储在位线中的第(N-1)页数据(S130)。例如，在3比特存储单元的情况下，确定编程数据是否用于第二页，并且在4比特存储单元的情况下，确定编程数据是否用于第三页，等等。

执行确定过程S130的方法不受限。例如，可以基于编程数据的页地址来进行该确定。可替换地，可以参考指示多少比特已被编程到给定字线的存储单元中的标志单元。作为另一个替换方式，可以使用表来存储编程到每个单元中的比特数目。

在最近编程的页不是指向要被存储在位线中的第(N-1)页数据的情况下(S130处的否)，该过程结束和/或返回到S110以接收下一页编程数据。

在最近编程的页是指向要被存储在位线中的第(N-1)页数据的情况下(S130处的是)，对于字线的处于擦除状态的存储单元执行擦除编程(S140)。上面详细描述了该擦除编程。

图10是示出了根据本发明构思的实施例的存储系统10的框图，图11是根据本发明构思的实施例的存储系统10的非易失性存储器200的框图。存储系统10可以例如是固态驱动器(SSD)，但是本发明构思不限于此。存储系统10的其它示例包括多媒体卡(MMC)卡、安全数字(SD)卡、微SD卡、存储棒、ID卡、PCMCIA卡、芯片卡、USB卡、智能卡和致密闪速(CF)卡。

存储器控制器100通过各种接口协议中的一个与外部设备(例如，主机)通信，接口协议的示例包括通用串行总线(USB)、多媒体卡(MMC)接口、高速外围设备互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动器电子电路(IDE)等等。存储器控制器100响应于来自于外部设备的命令，以将写入数据从外部设备编程到非易失性存储器200中并且从非易失性存储器200中取回(retrieve)读出数据以发送到外部设备。

如图11所示，此示例的非易失性存储器200包括非易失性存储器单元阵列210、地址译码器220、读出&写入电路230、和控制逻辑240。地址译码器响应于控制逻辑240以译码读出/写入地址ADDR，从而选择非易失性存储器单元阵列的寻址的字线WL，读出&写入电路230响应于控制逻辑240以将输入数据(DATA)施加到处于编程模式中的地址位线BL，并且从处于读出模式的地址位线BL读出数据(DATA)。控制逻辑240控制非易失性存储器200的全部操作。此外，在此实施例中，控制逻辑240包括编程控制(PGM)单元241、正常编程(PGM)单元243、和擦除编程(PGM)单元245。在操作中，编程控制单元241控制是将执行正常的页编程还是将执行擦除页编程。例如，编程控制单元241可以按照诸如先前图9描述的流程图中描述的方式工作。正常编程单元243执行正常的页编程，诸如关于先前的实施例中描述的LSB页编程、CSB页编程和MSB页编程。擦除编程单元执行先前的实施例的擦除编程，即，在(N-1)页编程完成之后且在N页编程开始之前执行擦除编程。逻辑单元240可以由数字和/或模拟电路、和/或由软件控制实现。

图12是示出存储系统20的另一个示例的框图。除了存储器控制器300通过多个信道CH1<1:k>与包含多个闪速存储器芯片的非易失性存储器400通信之外，此示例与图10的相似。每个信道CH可以被配置为向一组闪速存储器芯片提供通信，并且每个闪速存储器芯片可以按照图11的方式配置。再一次，此示例可以被实现为SSD或存储卡等，但是本发明构思不限于此。

图13是根据发明构思的实施例的计算机系统500的框图。计算系统500的示例包括移动设备、个人计算机、数字照相机、摄录机、手机、MP3播放器、便携式多媒体播放器(PMP)、个人数字助理(PDA)和高清晰度电视机(HDTV)。此示例的计算系统500包括中央处理单元(CPU)510、用户接口530、随机存取存储器(RAM)520、电源540和存储系统(10或20)，全部可操作地连接到总线系统550。CPU 510、用户接口530、RAM 520、电源540和总线系统550的功能是本领域技术人员能很好理解的。存储系统可以例如对应于图10所示的存储系统10或图12所示的存储系统20。不论是哪一种情况，存储系统(10或20)包括用于每存储单元存储N比特数据的非易失性MLC存储单元，其中N是2或更大的整数。此外，存储系统(10或20)的非易失性存储器件被配置为根据这里描述的一个或多个实施例在(N-1)页编程之后执行擦除编程。

根据本发明构思中的一个或多个的MLC闪速存储器可以位于各种不同的封装类型中的任何一个之上或之内。例如，根据本发明构思中的一个或多个的闪速存储器件可以位于层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、晶片中华夫封装(Die in Waffle Pack)、晶圆中管芯形式(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制作封装(WFP)、晶圆级堆叠封装(WSP)等等之上或之内。

尽管已经参考本发明构思的特定示范性实施例对本发明构思进行了特别图示和描述，但是本领域技术人员应当理解，在不脱离以下权利要求书的精神和范围的情况下，可以对本发明构思做出形式和细节上的各种变化。

Claims (20)

1.一种对包括N比特多电平单元MLC存储单元的非易失性存储器编程的方法，所述方法包括：

对该MLC存储单元执行递增步长脉冲编程ISPP操作，其中该ISPP操作包括第一至第N页编程操作的编程序列，其中N是2或更大的整数，

其中该编程序列还包括在第(N-1)页编程操作之后且在第N页编程操作之前执行的擦除编程，其中该擦除页编程增大该MLC存储单元当中的擦除单元的阈值电压分布。

2.如权利要求1所述的方法，其中N比特MLC存储单元连接到多个字线，并且其中连接到每个字线的MLC存储单元用于存储N页数据。

3.如权利要求1所述的方法，其中N是3或更大的整数。

4.如权利要求3所述的方法，其中在相邻字线的第(n-1)页编程之后执行每个字线的第n页编程，其中n为1到N。

5.如权利要求3所述的方法，其中该N页编程操作包括最低有效位LSB页编程、至少一个中间有效位CSB页编程和最高有效位MSB页编程。

6.如权利要求5所述的方法，其中在该MSB页编程之前且在该至少一个CSB页编程之后执行该擦除编程。

7.如权利要求5所述的方法，其中该MLC存储单元连接到多个字线，并且该多个字线包括第(m-1)字线、与该第(m-1)字线相邻的第m字线、和与该第m字线相邻的第(m+1)字线，其中m为整数，并且其中该编程序列的顺序包括：

该第(m-1)字线的LSB页编程；

该第m字线的LSB页编程；

该第(m-1)字线的CSB页编程；

该第(m+1)字线的LSB页编程；

该第m字线的CSB页编程；

该第(m-1)字线的MSB页编程；

该第(m+1)字线的CSB页编程；

该第m字线的MSB页编程；

该第(m+1)字线的MSB页编程。

8.如权利要求7所述的方法，其中该编程序列还包括：

在该第(m-1)字线的CSB和MSB页编程之间的第(m-1)字线的擦除页编程；

在该第m字线的CSB和MSB页编程之间的第m字线的擦除页编程；

在该第(m+1)字线的CSB和MSB页编程之间的第(m+1)字线的擦除页编程。

9.如权利要求1所述的方法，其中该MLC存储单元是由福勒-诺德海姆隧道编程的闪速存储单元。

10.一种非易失性存储器，包括：

多电平单元MLC存储单元的阵列；

写入电路，被配置为对该MLC存储单元执行递增步长脉冲编程ISPP操作，其中该ISPP操作包括最低有效位LSB页编程、至少一个中间有效位CSB页编程和最高有效位MSB页编程的编程序列；

其中由该写入电路执行的编程序列还包括在该至少一个CSB页编程之后且在该MSB页编程之前执行的擦除编程，其中该擦除编程增大MLC存储单元当中的擦除单元的阈值电压分布。

11.如权利要求10所述的非易失性存储器，其中N比特MLC存储单元连接到多个字线，并且其中连接到每个字线的MLC存储单元用于存储N页数据。

12.如权利要求10所述的非易失性存储器，还包括控制逻辑电路，包括：

正常编程单元，被配置为控制该写入电路执行该LSB页编程、至少一个CSB页编程和MSB页编程；

擦除编程单元，被配置为控制该写入电路执行该擦除编程；和

编程控制单元，被配置为控制该正常编程单元和擦除编程单元。

13.如权利要求12所述的非易失性存储器，还包括被配置为将从外部设备接收到的地址译码的地址译码器和被配置为从该MLC存储单元的阵列读出数据的读出电路。

14.如权利要求10所述的非易失性存储器，其中该MLC存储单元是由福勒-诺德海姆隧道编程的闪速存储单元。

15.一种存储系统，包括：

非易失性存储器件，包括连接到多个字线和位线的多电平单元MLC存储单元的阵列；

存储器控制器，包括主机接口并且可操作地连接到该非易失性存储器件；

其中该非易失性存储器件包括被配置为对连接到每个字线的MLC存储单元执行递增步长脉冲编程ISPP操作的写入电路，其中该ISPP操作包括最低有效位LSB页编程、至少一个中间有效位CSB页编程和最高有效位MSB页编程的编程序列；

其中由该写入电路执行的编程序列还包括在该至少一个CSB页编程之后且在该MSB页编程之前执行的擦除编程，其中该擦除编程增大该MLC存储单元当中的擦除单元的阈值电压分布。

16.如权利要求15所述的存储系统，其中该存储系统是多媒体卡(MMC)卡、安全数字(SD)卡、存储棒、ID卡、PCMCIA卡、芯片卡、USB卡和致密闪速(CF)卡中的至少一个。

17.如权利要求15所述的存储系统，其中该主机接口是通用串行总线(USB)、多媒体卡(MMC)接口、高速外围设备互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动器电子电路(IDE)中的至少一个。

18.如权利要求15所述的存储系统，其中N比特MLC存储单元连接到多个字线，并且其中连接到每个字线的MLC存储单元用于存储N页数据。

19.如权利要求15所述的存储系统，其中该非易失性存储器件还包括控制逻辑电路，控制逻辑电路包括：

正常编程单元，被配置为控制该写入电路执行该LSB页编程、至少一个CSB页编程和MSB页编程；

擦除编程单元，被配置为控制该写入电路执行该擦除编程；和

编程控制单元，被配置为控制该正常编程单元和擦除编程单元。

20.如权利要求15所述的存储系统，其中该MLC存储单元是由福勒-诺德海姆隧道编程的闪速存储单元。