TWI512759B - 用於改善記憶體讀取速率的裝置與方法 - Google Patents
用於改善記憶體讀取速率的裝置與方法 Download PDFInfo
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Description
本發明關於積體電路記憶體裝置，及關於此類記憶體裝置上用於提供輸出資料的電路。
積體電路記憶體裝置變得更密集且更快。感測放大器群組被用來從記憶體陣列讀取資料。可使用大量資料線來從一堆感測放大器傳輸輸出資料至記憶體裝置上的輸出電路，該記憶體裝置可包含多個多工器及輸出緩衝器。為了節省佈局面積，資料線可被緊密放置在一起。然而，一個不良反應是資料線之間的電容性耦合效應使訊號轉變時間衰退，且由於從感測放大器的輸出至輸出電路間的延遲，使讀取速率變慢。
藉由解決這些問題，改善積體電路上的讀取速率是期望的。
一記憶體裝置包含與記憶胞陣列耦接的多個感測放大器，以及接收該多個感測放大器中的多個相應感測放大器的多個輸出的複數輸出資料線。該記憶體裝置包含多個預充電電路，其配置以在輸出資料線上施加預充電電壓。預充電電路在感測放大器驅動輸出資料訊號至輸出資料線之前先預充電該輸出資料
線。記憶體裝置包含控制器，其提供控制訊號至該多個感測放大器中的該感測放大器，以及至該多個預充電電路中的該預充電電路，包含使該預充電電路在感測放大器驅動輸出資料訊號至輸出資料線之前先預充電該輸出資料線。該多個感測放大器包含感測放大器的多個排，且每一排包含一感測放大器，其具有一輸出，該輸出驅動該複數輸出資料線中的每一輸出資料線。記憶體裝置更包含資料輸出多工器，其具有耦接至該輸出資料線的輸入，且該預充電電路被耦接至感測放大器的輸出及資料輸出多工器之間的輸出資料線。
用於使用該記憶體裝置來感測資料的方法亦被提供。
參閱圖式、如下之詳細說明及申請專利範圍可看見本發明的其他方面和優點。
140、1140‧‧‧列解碼器
150、1150‧‧‧排解碼器
170、1170‧‧‧行解碼器
180、221-227、421-427、821-827‧‧‧感測放大器
190、451-457、851-856、1190‧‧‧預充電電路
193、293、493、893、1193‧‧‧資料輸出多工器
195、295、495、895、1195‧‧‧資料線
197、297、497、897、1197‧‧‧輸出驅動器
251-256、441-446、841-846‧‧‧寄生電容
310、320、610、620、630、640‧‧‧轉換
541、551‧‧‧感測電路
545、555‧‧‧感測資料
547、557‧‧‧輸出緩衝器電路
560‧‧‧分支電路
561‧‧‧非閘
563‧‧‧反及閘
650、750、950、1050‧‧‧預充電電壓
1100‧‧‧積體電路
1105‧‧‧資料輸入線
1110‧‧‧控制器
1111‧‧‧感測訊號
1112‧‧‧輸出訊號
1113‧‧‧預充電訊號
1120‧‧‧偏壓安排供應電壓
1145‧‧‧字元線
1130、1155‧‧‧匯流排
1160‧‧‧記憶體陣列
1165‧‧‧位元線
1175‧‧‧資料匯流排
1180‧‧‧感測放大器以及資料輸入結構
1185‧‧‧輸出資料線
第1圖是記憶體裝置的簡化方塊圖，其闡明用於從所選擇的記憶體排攜帶感測資料至資料輸出多工器的輸出資料線。
第2圖是闡明包含輸出資料線的一電路的示意圖，該輸出資料線接收感測放大器的輸出且在其之間具有寄生電容(先前技術)。
第3圖是一時序圖，其闡明在第2圖(先前技術)中所描繪的電路的輸出資料線上的轉換時間。
第4圖是闡明一預充電電路的實施例的示意圖，該預充電電路是配置以在根據本發明的記憶體裝置中的輸出資料線上施加預充電電壓。
第5圖是闡明輸出資料線的一範例的示意圖，該輸出資料線是由感測放大器驅動且耦接至具有控制訊號的記憶體裝置中的預充電電路。
第6及7圖是針對第4及5圖所描繪的預充電電路的實施例的時序圖。
第8圖是闡明預充電電路的第二實施例的示意圖，其是配置以在根據本發明的記憶體裝置中的輸出資料線上施加預充電電壓。
第9及10圖是針對第8圖所描繪的預充電電路的實施例的時序圖。
第11圖是根據一實施例的記憶體裝置的簡化方塊圖。
本發明實施例的詳細描述參照第1-11圖而提供。
第1圖是闡明記憶體裝置的簡化方塊圖，該記憶體裝置包含用於從所選擇的記憶體排攜帶感測資料至資料輸出多工器的輸出資料線。該記憶體裝置包含與記憶胞陣列耦接的多個感測放大器、接收該多個感測放大器中相應感測放大器的輸出的複數輸出資料線、以及配置以施加預充電電壓在該輸出資料線上的多個預充電電路。該多個感測放大器包含多個感測放大器排，且每一排包含具有一輸出的一感測放大器，該輸出驅動該複數輸出資料線中的每一輸出資料線。
在第1圖示出的例子中，該記憶體裝置包含N個記憶體排，即排1、排2、…排N，其中N可為4、8、16等。該記憶體裝置包含128條輸出資料線，其包含輸出資料線DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、以及DL128
。每一記憶體排可包含記憶胞
陣列，其包含多個行及多個列。在第1圖示出的例子中，每一排可包含128行。一列解碼器140耦接至複數字元線，且行解碼器170耦接至複數位元線。多個感測放大器180是耦接至於感測放大器180的輸入的該行解碼器170。
在第1圖示出的例子中，該記憶體裝置更包含資料輸出多工器193，其具有耦接至輸出資料線DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、以及DL128
的輸入。預充電電路190係耦接至輸出資料線，例如感測放大器180的輸出以及該資料輸出多工器193的輸入之間的DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、以及DL128
。輸出資料係經由輸出資料線DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、以及DL128
而從感測放大器180的輸出提供至該資料輸出多工器193的輸入。資料輸出多工器193選擇128條輸出資料線上的感測資料，並從128條輸出資料線的子集輸出感測資料。在一實施例中，資料輸出多工器193可從128條輸出資料線中的16條輸出資料線輸出16位元的資料。輸出驅動器197具有經由資料線195耦接至資料輸出多工器193的輸出的輸入。輸出驅動器197驅動所選擇的感測資料至在記憶體裝置外部的目的地。
128條輸出資料線中的一輸出資料線(例如DLn
)可被耦接至N個記憶體排中每一記憶體排中的一相應感測放大器。例如，若N=16，該輸出資料線DLn
可被耦接至16個感測放大器的輸出，其中該16個感測放大器中每一者是來自不同的記憶體排。若一記憶體排被選擇，例如被排解碼器150選擇，針對該記憶體排的一感測放大器的一輸出緩衝器可主動驅動一輸出資料線(例如DLn
)至對應於新邏輯位準(1或0)的資料的一電壓位準。或者，若一記憶體排被選擇，針對該記憶體排的一感測放大器的輸出緩衝器可處於一高阻抗狀態，不驅動接收感測放大器的輸出的該輸出
資料線。若一記憶體排沒被選擇，針對該記憶體排的一感測放大器的一輸出緩衝器處於高阻抗狀態，不驅動接收感測放大器的輸出的該輸出資料線。
由於輸出資料線的重複性(例如128條)、輸出資料線的長度、以及輸出資料線的緊密配置，輸出資料線間的寄生電容在資料轉換期間可要求額外的充電時間，並因此影響在輸出資料線上資料轉換的資料率。舉例而言，輸出資料線可具有約5,000μm(微米)的長度、約0.4μm的寬度、約0.8μm的厚度、約0.4μm的兩相鄰輸出資料線之間的間隔、以及兩相鄰輸出資料線之間0.5pF(微微法拉)的寄生電容。大部分輸出資料線在其兩側具有相鄰的輸出資料線，故耦接至單一輸出資料線的結合的寄生電容可為0.5pF或1pF的兩倍。
為了最小化寄生電容對於資料轉換時間的影響及因此對資料率的影響，預充電電路190在感測放大器180執行感測操作的同時預充電輸出資料線間的寄生電容。預充電電路190及預充電電路190的操作進一步描述於此。
第2圖是闡明包含輸出資料線的一電路的示意圖，該輸出資料線接收感測放大器的輸出且在其之間具有寄生電容(先前技術)。輸出資料線從感測放大器的輸出攜帶感測資料至資料輸出多工器。在第2圖示出的例子中，資料輸出多工器293從一記憶體排選擇128條輸出資料線上的感測資料，並經由資料線295從128條輸出資料線的一子集提供感測資料至該輸出驅動器297。該輸出資料線在相鄰輸出資料線之間具有寄生電容。例如，第2圖描繪一記憶體陣列中的輸出資料線DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、以及DL128
。在實施例中，輸出資料線的數目可為64、128、256等，其對應於一記憶體陣列中的行數。每一
輸出資料線是由一感測放大器驅動。舉例而言，如圖所示，輸出資料線DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、以及DL128
是由感測放大器221-227驅動。
第2圖是闡明輸出資料線DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、及DL128
間的寄生電容251-256。在第2圖示出的例子中，寄生電容251是介於相鄰輸出資料線DL1
及DL2
之間，且寄生電容256是介於相鄰輸出資料線DL127
及DL128
之間。
在第2圖示出的例子中，感測放大器(在圖中以SA表示)221-227中每一者具有一感測節點VCELL
、耦接至一參考電壓VREF
的一第二輸入、以及連接至輸出資料線的一輸出。該感測節點VCELL
係經由行解碼器耦接至該記憶體陣列中的一所選擇的記憶胞。感測訊號SAEN及輸出控制訊號SAOUT係耦接至感測放大器221-227的每一個。
第3圖是闡明針對第2圖(先前技術)中所描述的電路在輸出資料線上的轉換時間的時序圖。第3圖描繪輸出資料線DLn-1
、DLn
、及DLn+1
上的資料，其在對應於邏輯高位準資料的第一電壓位準VDD和對應於邏輯低位準資料的第二電壓位準GND之間切換。第3圖闡明在感測訊號SAEN中在時間t1從邏輯低位準至邏輯高位準的轉換310及在輸出控制訊號SAOUT中在時間t2從邏輯低位準至邏輯高位準的轉換320之間的感測間隔。或者，感測訊號SAEN中的轉換可為從邏輯高位準至邏輯低位準，且輸出控制訊號SAOUT中的轉換可為從邏輯高位準至邏輯低位準。在結束於時間t1的初始間隔期間，輸出資料線DLn-1
、DLn
、以及DLn+1
上的資料是從先前的感測操作保持。在時間t1及時間t2之間的感測間隔期間，輸出資料線DLn-1
、DLn
、以及DLn+1
上的資料保持不變。當感測間隔之後的一輸出間隔起始於時間t2，輸出資料
線DLn-1
、DLn
、以及DLn+1
上的資料開始改變，如由感測放大器中的輸出緩衝器驅動，從對應於從先前的感測操作保持的資料的電壓位準改變為對應於當前感測資料的電壓位準。
在第3圖示出的例子中，輸出資料線DLn-1
以及DLn+1
上的資料從VDD改變為GND，而輸出資料線DLn
上的資料從GND改變為VDD。參考第2圖，寄生電容253是介於輸出資料線DLn-1
以及DLn
之間，且寄生電容254是介於輸出資料線DLn
以及DLn+1
之間。因此，寄生電容253的一端點上的電壓從VDD改變為GND，而寄生電容253的另一端點上的電壓從GND改變為VDD。再者，寄生電容254的一端點上的電壓從GND改變為VDD，而寄生電容254的另一端點上的電壓從VDD改變為GND。
一般而言，跨過寄生電容的電壓差的改變可導致電容充電，由於轉換時間是電容的函數，故其轉而造成從一電壓位準至另一電壓位準的轉換時間的延遲。寄生電容253及寄生電容254都耦接至輸出資料線DLn
。對於輸出資料線DLn
，轉換時間方面最糟的情況發生在當輸出資料線DLn-1
以及DLn+1
具有與DLn
的電壓改變方向(例如從GND至VDD)相反的電壓改變方向(例如從VDD至GND)，且都耦接至輸出資料線DLn
的兩寄生電容被耦接至輸出資料線DLn
的感測放大器同時充電，這導致額外的時間延遲。
若一輸出資料線經由寄生電容的兩端的其中一端將一寄生電容從GND充電至VDD，而該兩端的另一端在充電程序期間保持在GND(例如0V)，則耦接至輸出資料線的感測放大器所提供的電荷可被特徵化為CC x VDD，其中CC係該寄生電容的電容。
若一輸出資料線(例如DLn
)經由兩個寄生電容的每一者的兩端的其中一端將兩個寄生電容(例如253、254)從GND充
電至VDD，而該兩個寄生電容的每一者的兩端的另一端在充電程序期間保持在GND，則耦接至輸出資料線DLn
的感測放大器所提供的總電荷可被特徵化為2x CC x VDD。
在第3圖示出的最壞情況例子中，一輸出資料線(例如DLn
)經由兩個寄生電容的兩端的第一端將兩個寄生電容(例如253、254)從GND充電至VDD，而該兩個寄生電容的兩端的第二端的電壓同時從VDD改變為GND。在最糟的情況下，耦接至輸出資料線DLn
的感測放大器所提供的總電荷可被特徵化為2x 2 x CC x VDD。
2 x 2 x CC x VDD中其中一個因子2是針對感測放大器同時充電耦接至一輸出資料線的兩個寄生電容的事實。另一個因子2是針對，在充電程序其間，兩個寄生電容的兩端的第一端處的第一電壓改變方向(例如從GND至VDD)相反於兩個寄生電容的兩端的第二端處的第二電壓改變方向(例如從VDD至GND)。相反方向亦可包含第一端處從VDD至GND的第一電壓改變方向及第二端處從GND至VDD的第二電壓改變方向。因此，在兩個寄生電容的每一者的兩端之間擺動的最大總電壓為2 x VDD。
第4圖是闡明一預充電電路的實施例的示意圖，該預充電電路是配置以在根據本發明的記憶體裝置中的輸出資料線上施加預充電電壓。該記憶體裝置包含記憶胞陣列。該記憶體裝置包含耦接至該陣列的多個感測放大器、接收該多個感測放大器中相應感測放大器的輸出的複數輸出資料線、以及配置以施加預充電電壓在輸出資料線上的多個預充電電路。該輸出資料線將感測資料從感測放大器的輸出攜帶至資料輸出多工器493。資料輸出多工器493從一記憶體排選擇128條輸出資料線上的感測資料，並經由資料線495從128條輸出資料線的一子集提供感測資料至輸
出驅動器497。
在第4圖示出的例子中，記憶體裝置包含多條輸出資料線，包含輸出資料線DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、以及DL128
。在實施例中，輸出資料線的數目可為64、128、256等，其對應於一記憶體陣列中的行數。每一輸出資料線是耦接至感測放大器的至少一輸出。舉例而言，輸出資料線DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、以及DL128
係耦接至感測放大器421-427的輸出。第4圖闡明輸出資料線DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、以及DL128
之間的寄生電容441-446。例如，寄生電容441是介於相鄰的輸出資料線DL1
以及DL2
之間，及寄生電容446是介於相鄰輸出資料線DL127
以及DL128
之間。
在第4圖示出的例子中，感測放大器421-427中每一者具有一感測節點VCELL
、耦接至一參考電壓VREF
的一第二輸入、以及驅動一輸出資料線的一輸出。該感測節點VCELL
耦接至該記憶體陣列中的一所選擇的記憶胞。感測訊號SAEN及輸出控制訊號SAOUT係耦接至感測放大器421-427的每一個。
在本實施例中，預充電電路(例如451)係耦接至該複數輸出資料線中的一輸出資料線(例如DL1
)。該預充電電路包含耦接至預充電電壓(例如VDD)的第一端、耦接至該輸出資料線(例如DL1
)的第二端、以及耦接至控制器所提供的預充電訊號PRESETB的閘極端。在第4圖示出的例子中，預充電電路451-457係分別耦接至輸出資料線DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、以及DL128
。
電性上，輸出資料線在對應於邏輯高位準資料的第一電壓位準VDD及對應於邏輯低位準資料的第二電壓位準GND之間切換。雖然預充電電壓在第4圖中呈現為VDD，耦接至預充
電電路的第一端的預充電電壓可以為VDD或GND。
雖然第4圖中針對預充電電路(例如451)僅示出PMOS電晶體，預充電電路可包含PMOS電晶體、NMOS電晶體或CMOS電晶體。若預充電電路包含一CMOS電晶體，該預充電電路具有耦接至互補預充電訊號的一第二閘極端，該互補預充電訊號是由控制器提供。
第5圖是闡明輸出資料線的一範例的示意圖，該輸出資料線是由感測放大器驅動且耦接至具有控制訊號的記憶體裝置中的預充電電路。該記憶體裝置包含一控制器，其提供該控制訊號，包含一感測訊號SAEN、一輸出控制訊號SAOUT、及一預充電訊號PRESETB。該預充電訊號是與該感測訊號SAEN及該輸出訊號的至少其中之一協調產生，以確定預充電電路的預充電操作是與感測放大器的感測操作同時完成，使得該預充電操作在驅動輸出資料線的感測放大器與在輸出資料線上接收資料的資料輸出多工器(例如193，第1圖)之間的輸出資料線上不增加時間延遲。
該控制器例如經由感測訊號SAEN賦能該多個感測放大器中的一些感測放大器(例如424、425)在開始於第一時間的感測間隔期間感測於感測放大器(例如424、425)的資料輸入處(例如VCELL
)的資料。該控制器例如經由輸出控制訊號SAOUT賦能該感測放大器(例如424、425)在第一時間之後的第二時間輸出感測資料至該輸出資料線(例如DLn
、DLn+1
)。該控制器例如經由預充電訊號PRESETB賦能該預充電電路(例如454、455)在第二時間之前的預充電間隔期間預充電該輸出資料線(例如DLn
、DLn+1
)。該預充電間隔可以短於或等於該感測間隔。
在第5圖示出的例子中，預充電訊號PRESETB是例如藉由分支電路(sub-circuit)560產生為該感測訊號SAEN及該輸出
控制訊號SAOUT的至少其中之一的函數。該分支電路560使用一反及閘(NAND gate)563及一反向器或一非閘(NOT gate)561。預充電訊號的函數可被表示為PRESETB=(SAEN NAND(NOT SAOUT))。本領域具有通常技藝者可輕易想出該函數的變化。預充電訊號PRESETB及感測訊號SAEN及輸出控制訊號SAOUT之間的示例時間關係描述於第6、7、9及10圖中。
在第5圖示出的例子中，兩個感測放大器424以及425相較於第4圖描述得更詳細。每一感測放大器具有一感測節點VCELL
、耦接至參考電壓VREF
的一第二輸入，以及連接至輸出資料線的一輸出。一感測節點VCELL
連接至該記憶體陣列中的一所選擇的記憶胞。感測訊號SAEN以及輸出控制訊號SAOUT都耦接至該感測放大器424以及425。預充電電路454以及455分別耦接至輸出資料線DLn
以及DLn+1
。一寄生電容444是介於輸出資料線DLn
以及DLn+1
之間。
雖然感測訊號SAEN以及輸出控制訊號SAOUT是描繪為僅控制兩個感測放大器，在實施例中，一感測訊號以及一輸出控制訊號可控制更多感測放大器，例如在一記憶體排中的32、64、128個感測放大器，以及甚至在更多記憶體排中的感測放大器。類似地，雖然預充電訊號PRESETB是描繪為僅控制兩個預充電電路，在實施例中一預充電訊號可控制更多預充電電路，例如在一記憶體排中的32、64、128個預充電電路，以及甚至在更多記憶體排中的預充電電路。
感測放大器424包含一感測電路541以及一輸出緩衝器電路547。感測電路541感測感測節點VCELL
以及參考電壓VREF
之間的電壓差，其代表儲存在一記憶胞中的一資料值，例如二進位的1或0。感測電路541提供感測資料545至輸出緩衝器電路
547的一輸入。該輸出緩衝器電路547接著放大該感測資料545至適於在記憶體裝置中作進一步處理的一邏輯位準，並輸出該感測資料至該輸出資料線DLn
。該輸出資料線DLn
係耦接至電路元件，例如資料輸出多工器193(第1圖)。
類似地，感測放大器425包含一感測電路551以及一輸出緩衝器電路557。感測電路551感測感測節點VCELL
以及參考電壓VREF
之間的電壓差，其代表儲存在一記憶胞中的一資料值，例如二進位的1或0。感測電路551提供感測資料555至輸出緩衝器電路557的一輸入。該輸出緩衝器電路557接著放大該感測資料555至適於在記憶體裝置中作進一步處理的一邏輯位準，並輸出該感測資料至該輸出資料線DLn+1
。該輸出資料線DLn+1
係耦接至電路元件，例如資料輸出多工器193(第1圖)。
一輸出資料線(例如DLn
)以及一相鄰輸出資料線(例如DLn+1
)之間的寄生電容可以例如為0.5pF，且一輸出資料線(例如DLn
)以及兩相鄰輸出資料線(例如DLn-1
、DLn+1
)之間的結合寄生電容可以為1.0pF。一輸出資料線上的總負載可以例如為1.4pF，其包含資料輸出多工器的輸入處的負載以及輸出資料線之間的結合寄生電容。因此，相較於該總負載，寄生電容所導致的額外時間延遲對於資料轉換來說是重要的。
第6及7圖是針對第4及5圖所描繪的預充電電路的實施例的時序圖。在第6及7圖示出的例子中，輸出資料線DLn-1
、DLn
以及DLn+1
上的資料在對應於邏輯高位準資料的第一電壓位準VDD和對應於邏輯低位準資料的第二電壓位準GND之間切換。第6圖闡明感測訊號SAEN中在第一時間t1從邏輯低位準至邏輯高位準的轉換610及在輸出控制訊號SAOUT中在第一時間t1隨後的第二時間t2從邏輯低位準至邏輯高位準的轉換620之
間的感測間隔P1。或者，感測訊號SAEN中的轉換可為從邏輯高位準至邏輯低位準，且輸出控制訊號SAOUT中的轉換可為從邏輯高位準至邏輯低位準。
第6圖闡明預充電間隔P2短於或等於感測間隔P1，其開始於第一時間t1或在其之後開始，以及結束於第二時間t2或在其之前結束。在第6圖示出的例子中，預充電訊號PRESETB中，該預充電間隔P2是介於從邏輯高位準至邏輯低位準的轉換630以及從邏輯低位準至邏輯高位準的轉換640之間。或者該轉換630可以是從邏輯低位準至邏輯高位準，以及該轉換640可以是從邏輯高位準至邏輯低位準。在其他實施例中，若在針對緊接的先前讀取週期的第二時間t2以及針對當前讀取週期的第一時間t1之間感測放大器的輸出沒有驅動資料輸出線，針對一當前讀取週期的預充電間隔P2可在針對當前讀取週期的第一時間t1之前以及針對緊接的先前讀取週期的第二時間t2之後開始。
在第6圖示出的例子中，在結束於第一時間t1的一初始間隔期間，輸出資料線DLn-1
、DLn
、DLn+1
上的資料是從先前的感測操作保持。在第一時間t1以及第二時間t2之間的感測間隔P1期間，感測放大器係被賦能於回應感測訊號SAEN而感測該感測放大器的資料輸入處的資料。在預充電間隔P2期間，回應於預充電訊號PRESETB，輸出資料線DLn-1
、DLn
、DLn+1
上的資料從對應於從先前感測操作保持的電壓位準改變為預充電電壓650。在第6圖示出的例子中，預充電電壓650是處於約電壓位準VDD，其對應於邏輯高位準的資料。在另一實施例中，預充電電壓可以是處於約電壓位準GND，其對應於邏輯低位準的資料。
預充電訊號PRESETB在預充電間隔P2期間可啟動耦接至輸出資料線(例如DLn
，第4圖)的預充電電路(例如454，第
4圖)，且在預充電間隔P2之前及之後關閉該預充電電路。當預充電電路被啟動，耦接至預充電電路的輸出資料線被由從先前感測操作保持的電壓位準預充電至一預充電電壓。該預充電電壓可包含VDD以及GND。
舉例而言，預充電電路454的第一端係耦接至VDD的預充電電壓650(第4圖)，則相應地，該輸出資料線DLn
(第5圖)在第二時間t2被預充電至VDD的預充電電壓650。或者，若預充電電路454的第一端係耦接至GND的預充電電壓，則相應地，該輸出資料線DLn
在第二時間t2被預充電至GND。
第二時間t2之後，該輸出資料線被從VDD的預充電電壓650驅動至一輸出電壓位準，其對應於驅動輸出資料線的感測放大器的感測節點VCELL
處所感測的資料。該輸出電壓位準包含VDD以及GND。
結合描述於第3圖中的先前技術，針對輸出資料線DLn
，轉換時間方面的最糟情況發生於當輸出資料線DLn-1
以及DLn+1
具有與DLn
的電壓改變方向(例如從GND至VDD)相反的電壓改變方向(例如從VDD至GND)。參考第4圖，該寄生電容443是介於輸出資料線DLn-1
以及DLn
之間，以及寄生電容444是介於輸出資料線DLn
以及DLn+1
之間。
在第6圖示出的例子中，輸出資料線DLn-1
以及DLn+1
上的資料從第一時間t1前的VDD改變至第二時間t2後的GND，而DLn
從第一時間t1前的GND改變至第二時間t2後的VDD。在預充電間隔P2期間，不管從先前感測操作保持的電壓位準為何，輸出資料線DLn-1
、DLn
以及DLn+1
上的資料改變至預充電電壓650(其大約為對應於邏輯高位準資料的電壓位準VDD)。因此，在第二時間t2之後，當輸出控制訊號SAOUT確立，輸出資料線DLn
上的資料維持在VDD不變，這減少充電個別寄生電容(例如443以及444，第4圖)的需求，且因此減少第二時間t2之後的時間延遲。
第6圖中關於時序圖的描述大致可應用至第7圖中的時序圖。在第7圖示出的例子中，輸出資料線DLn-1
上的資料從第一時間t1前的GND改變為第二時間t2後的VDD，輸出資料線DLn
上的資料在第一時間t1前開始於GND以及第二時間t2後結束於GND，而輸出資料線DLn+1
上的資料在第一時間t1前開始於VDD以及第二時間t2後結束於VDD。在預充電間隔P2期間，輸出資料線DLn-1
、DLn
、以及DLn+1
上的資料改變至預充電電壓750，其大約為對應於邏輯高位準資料的電壓位準VDD，而不管從先前感測操作保持的電壓位準。因此，在第二時間t2之後，當輸出控制訊號SAOUT確立，輸出資料線DLn-1
上的資料以及輸出資料線DLn+1
上的資料維持在VDD不變。
在第6圖以及第7圖示出的例子中，電壓從VDD改變至GND僅在輸出資料線DLn-1
以及DLn
之間的寄生電容443的一端，以及僅在輸出資料線DLn
以及DLn+1
之間的寄生電容444的一端，針對第6圖以及第7圖示出的例子，這造成2 x CC x VDD的充電，其對於第3圖所描述先前技術中最糟的情況的2 x 2 x CC x VDD的充電而言是降低了。
因此相對於先前技術在相同的最糟情況下，在本實施例中耦接至輸出資料線DLn
的感測放大器消耗較少的充電來驅動該輸出資料線DLn
至一不同的電壓位準。在最糟的情況中所消耗的充電可由2 x 2 x CC x VDD減少為2 x CC x VDD，其中CC是寄生電容的電容，以及2 x CC x VDD中的因子2說明輸出資料線的兩端的寄生電容被同時充電的情況。
在第6圖示出的例子中，資料轉換對應於發生於第3圖相關描述的先前技術中的最糟情況。在第7圖示出的例子中，資料轉換說明最糟的情況以外的情況。在上述兩情況中，充電的消耗約為2 x CC x VDD，或先前技術中最糟情況所消耗充電量的一半。
第8圖是闡明預充電電路的第二實施例的示意圖，其是配置以在根據本發明的記憶體裝置中的輸出資料線上施加預充電電壓。該記憶體裝置包含記憶胞陣列。該記憶體裝置包含與記憶胞陣列耦接的多個感測放大器、接收該多個感測放大器中相應感測放大器的輸出的複數輸出資料線、以及配置以施加預充電電壓在該輸出資料線上的多個預充電電路。該輸出資料線將感測資料從感測放大器的輸出攜帶至資料輸出多工器893。資料輸出多工器893從一記憶體排選擇128條輸出資料線上的感測資料，並經由資料線895從128條輸出資料線的子集提供感測資料至輸出驅動器897。
在第8圖示出的例子中，記憶體裝置包含複數輸出資料線，包含輸出資料線DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、以及DL128
。在實施例中，輸出資料線的數目可為64、128、256等，其對應於一記憶體陣列中的行數。每一輸出資料線係耦接至一感測放大器的至少一輸出。舉例而言，輸出資料線DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、以及DL128
耦接至感測放大器821-827的輸出。第8圖闡明輸出資料線DL1
、DL2
、…、DLn-1
、DLn
、DLn+1
、…、DL127
、以及DL128
間的寄生電容841-846。例如，寄生電容841是介於相鄰輸出資料線DL1
以及DL2
之間，且寄生電容846是介於相鄰輸出資料線DL127
以及DL128
之間。
在第8圖示出的例子中，該感測放大器821-827中
每一者具有一感測節點VCELL
、耦接至一參考電壓VREF
的一第二輸入、以及驅動一輸出資料線的一輸出。該感測節點VCELL
耦接至記憶體陣列中的一所選擇的記憶胞。一感測訊號SAEN以及一輸出控制訊號SAOUT係耦接至該感測放大器821-827的每一者。
在本實施例中，預充電電路(例如851)具有耦接至一輸出資料線(例如DL1
)的一第一端、耦接至該複數輸出資料線中一相鄰輸出資料線(例如DL2
)的一第二端、以及耦接至該預充電訊號PRESETB的一閘極端。如第8圖中所描繪，預充電電路851-856係耦接至輸出資料線DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、以及DL128
。
在第8圖示出的例子中，該預充電電路(例如851)是一CMOS電晶體，其具有耦接至該控制器所提供的一互補預充電訊號PRESET的第二閘極端。該互補預充電訊號具有與該預充電訊號的極性相反的一極性。或者，該預充電電路可為PMOS電晶體或NMOS電晶體。
第9及10圖是針對第8圖所描繪的預充電電路的實施例的時序圖。在第9及10圖示出的例子中，輸出資料線DLn-1
、DLn
、以及DLn+1
上的資料在對應於邏輯高位準資料的第一電壓位準VDD和對應於邏輯低位準資料的第二電壓位準GND之間切換。第9圖闡明感測訊號SAEN中在第一時間t1從邏輯低位準至邏輯高位準的轉換610及在輸出控制訊號SAOUT中在第一時間t1隨後的第二時間t2從邏輯低位準至邏輯高位準的轉換620之間的感測間隔P1。或者，感測訊號SAEN中的轉換可為從邏輯高位準至邏輯低位準，且輸出控制訊號SAOUT中的轉換可為從邏輯高位準至邏輯低位準。
第9圖闡明預充電間隔P2短於或等於感測間隔P1，
其開始於第一時間t1或在其之後開始，以及結束於第二時間t2或在其之前結束。在第9圖示出的例子中，預充電訊號PRESETB中，該預充電間隔P2是介於從邏輯高位準至邏輯低位準的轉換630以及從邏輯低位準至邏輯高位準的轉換640之間。或者該轉換630可以是從邏輯低位準至邏輯高位準，以及該轉換640可以是從邏輯高位準至邏輯低位準。第9圖亦闡明由該控制器產生且具有與該預充電訊號PRESETB的極性相反的極性的一互補預充電訊號PRESET。
在第9圖示出的例子中，在結束於第一時間t1的一初始間隔期間，輸出資料線DLn-1
、DLn
、DLn+1
上的資料是從先前的感測操作保持。在第一時間t1以及第二時間t2之間的感測間隔P1期間，感測放大器係被賦能於回應感測訊號SAEN而感測該感測放大器的資料輸入處的資料。在預充電間隔P2期間，回應於預充電訊號PRESETB以及該互補預充電訊號PRESET，輸出資料線DLn-1
、DLn
、DLn+1
上的資料由從先前的感測操作保持的電壓位準改變為預充電電壓950。如第9圖所示，該預充電電壓950是處於介於對應於邏輯高位準資料的第一電壓位準VDD及對應於邏輯低位準資料的第二電壓位準GND之間的一電壓位準，這取決於該輸出資料線上從先前的感測操作保持的該電壓位準。
該預充電訊號PRESETB以及該互補預充電訊號PRESET在預充電間隔P2期間可啟動耦接至兩相鄰輸出資料線(例如DLn
以及DLn+1
，第8圖)的一預充電電路(例如854，第8圖)，且在預充電間隔P2之前及之後關閉該預充電電路。當預充電電路被啟動，輸出資料線(例如DLn-1
、DLn
、以及DLn+1
)被由從先前感測操作保持的電壓位準預充電至該預充電電壓950。因為當預充電電路開啟時，該輸出資料線(例如DL1
、DL2
、DLn-1
、DLn
、DLn+1
、DL127
、
以及DL128
)係經由該預充電電路(例如851-856)連接，該預充電電壓950可以處於對應於邏輯高位準資料的電壓位準VDD和對應於邏輯低位準資料的電壓位準GND之間“均等的(equalized)”電壓位準，這取決於該輸出資料線上從先前的感測操作保持的該個別電壓位準。
在感測間隔P1之後，該輸出資料線係被從該預充電電壓950驅動至一輸出電壓位準，其對應於驅動該輸出資料線的該感測放大器的該感測節點VCELL
處所感測到的資料。該輸出電壓位準包含VDD以及GND。
第9圖中關於時序圖的描述大致可應用至第10圖中的時序圖。在第10圖示出的例子中，在結束於第一時間t1的初始間隔期間，輸出資料線DLn-1
、DLn
、以及DLn+1
上的資料是從先前的感測操作保持。在第一時間t1以及第二時間t2之間的感測間隔P1期間，感測放大器係被賦能於回應感測訊號SAEN而感測該感測放大器的資料輸入處的資料。在預充電間隔P2期間，回應於該預充電訊號PRESETB以及該互補預充電訊號PRESET，輸出資料線DLn-1
、DLn
、DLn+1
上的資料由從先前的感測操作保持的電壓位準改變為預充電電壓1050。如第10圖所示，該預充電電壓1050係處於對應於邏輯高位準資料的第一電壓位準VDD和對應於邏輯低位準資料的第二電壓位準GND之間的一電壓位準，這取決於該輸出資料線上從先前的感測操作保持的該電壓位準。
在第9及10圖示出的例子中，在感測間隔P1之後，輸出資料線DLn-1
、DLn
、以及DLn+1
上的資料從VDD以及GND之間“均等的”電壓位準950改變至對應於感測資料的輸出電壓位準，藉此在資料轉換期間，從VDD以及GND之間電壓擺幅的全幅度降低電壓擺幅的幅度，並因此改善記憶胞上的讀取速率。
因此，相對於先前技術在相同的最糟情況下，在本實施例中耦接至一輸出資料線(例如第8圖中的DLn
)的一感測放大器(例如824，第8圖)消耗較少的充電來驅動該輸出資料線至一不同的電壓位準。在最糟的情況中所消耗的充電可由2 x 2 x CC x VDD減少為2 x CC x VDD，其中CC是寄生電容的電容。從2 x 2至2的減少是由於寄生電容兩端之間的最大總電壓擺幅由針對第3圖所示最糟情況所描述的2 x VDD降低至VDD。
在第9圖示出的例子中，資料轉換對應於第3圖所描述先前技術中最糟的情況。在第10圖示出的例子中，資料轉換描述最糟情況以外的一情況。在上述兩情況中，充電的消耗約為2x CC x VDD，或先前技術中最糟情況所消耗充電量的一半。
在此處所描述的實施例中，預充電操作是在短於或等於一感測間隔的一預充電間隔期間在感測放大器驅動的輸出資料線上執行，在該感測間隔期間該感測放大器執行感測操作。典型地，感測操作比預充電操作更複雜且需要更長時間。舉例而言，感測時間可為60ns，而預充電時間可為10ns。由於呈現在佈線圖上輸出資料線的重複性(例如每排128條，第1圖)，輸出資料線可能具有多樣化的長度，以及因此具有多樣化的電容。因為相較於預充電操作，感測操作需要較長的時間，預充電操作可能甚至於短於該感測間隔的預充電間隔中在具有多樣化長度的輸出資料線上完成。因此，該預充電操作不會影響使用該輸出資料線讀取記憶胞的資料率。
第11圖是根據一實施例的記憶體裝置的簡化方塊圖。該積體電路1100包含一積體電路基板上的一記憶體陣列1160。一列解碼器1140係耦接至多個字元線1145且被沿著該記憶體陣列1100中的多個列配置。一行解碼器1170係耦接至多個位
元線1165，其被沿著該記憶體陣列1160中的多個行配置，以讀取以及編程來自該記憶體陣列1160中該記憶胞的資料。一排解碼器1150係耦接至匯流排1155上該記憶體陣列1160中的多個排。位址係在匯流排1130上供應至行解碼器1170、列解碼器1140以及排解碼器1150。在本例中，方塊1180中的感測放大器以及資料輸入結構係經由資料匯流排1175被耦接至該行解碼器1170。資料係經由資料輸入線1105從該積體電路1100上的輸入/輸出埠或從該積體電路1100內部或外部的其他資料來源供應至方塊1180中的該資料輸入結構。
在第11圖示出的例子中，資料輸出多工器1193具有耦接至該輸出資料線1185的輸入，預充電電路1190係耦接至該方塊1180中的感測放大器的輸出以及資料輸出多工器1193之間的該輸出資料線1185。輸出驅動器1197具有經由資料線1195耦接至該資料輸出多工器1193的輸出的輸入。資料輸出多工器1193從該記憶體陣列1160中該記憶體排的其中之一的該輸出資料線1185上選擇感測資料。輸出驅動器1197驅動所選擇的感測資料至該積體電路1100外部的目的地。
舉例而言，一記憶體裝置可具有N排的記憶胞，以及每一排可包含耦接至128條輸出資料線的128行。該資料輸出多工器1193可從一記憶體排的128條輸出資料線選擇資料，且該輸出驅動器1197可從該128條輸出資料線的其中一些輸出資料。
在第11圖示出的例子中，一控制器1110控制該方塊1180中的該感測放大器以及該預充電電路1190，其包含導致該預充電電路1190在該感測放大器驅動輸出資料訊號至該輸出資料線1185之前預充電該輸出資料線1185。在第11圖示出的例子中，該控制器1110提供控制訊號，其可包含一感測訊號1111、一輸出
訊號1112、以及一預充電訊號1113。該預充電訊號係產生為該感測訊號1111以及該輸出訊號1112的至少其中之一的一函數。該控制器1110經由感測訊號1111賦能該多個感測放大器中的感測放大器在開始於第一時間的感測間隔期間感測於感測放大器的資料輸入處的資料。該控制器1110經由輸出訊號1112賦能該感測放大器在第一時間之後的第二時間輸出感測資料至該輸出資料線。該控制器經由預充電訊號1113賦能該方塊1190中的預充電電路在第二時間之前的預充電間隔期間預充電該輸出資料線1185。
該控制器1110使用一偏壓安排狀態機來控制經由方塊1120中的一或多個電壓供應器所產生或提供的偏壓安排供應電壓的應用，例如讀取以及編程電壓。可使用本領域所熟知的專用目的邏輯電路來實施該控制器1110。在替換實施例中，該控制器包含一通用處理器，其可在該相同積體電路上執行，該相同積體電路執行一電腦程式以控制該裝置的操作。在其他實施例中，專用目的邏輯電路以及一通用處理器的結合可被利用以用於該控制器的實施。
在第11圖示出的例子中，方塊1190中的預充電電路經由輸出資料線1185被耦接至方塊1180中的該感測放大器的輸出。該控制器1110提供耦接至方塊1190中的該預充電電路的一預充電訊號1113。該預充電訊號1113在預充電間隔期間啟動方塊1190中的該預充電電路，並且在預充電間隔之前及之後關閉該預充電電路。
一般而言，描述於此用於改善感測放大器的輸出資料線上之讀取速率的方法及裝置實施例可被應用至積體電路中緊密放置在一起的資料線以用於其他功能。
本發明藉由參考如上描述的較佳實施例和例子而揭
露，可以理解的的是，這些例子意欲於描述而非限制目的。對於本領域技術人員而言可輕易做出修改及結合，該修改及結合將落在本發明的精神及之後的申請專利範圍的範圍內。
421-427‧‧‧感測放大器
441-446‧‧‧寄生電容
451-457‧‧‧預充電電路
493‧‧‧資料輸出多工器
495‧‧‧資料線
497‧‧‧輸出驅動器
Claims (23)
- 一記憶體裝置，包括：一記憶胞陣列；與該記憶胞陣列耦接的複數感測放大器；複數輸出資料線，其接收該複數感測放大器中相應感測放大器的輸出；以及複數預充電電路，配置以電性連接該輸出資料線，並施加一預充電電壓在該輸出資料線上，其中該預充電電路在該感測放大器驅動輸出資料訊號至該輸出資料線之前先預充電該輸出資料線。
- 如申請專利範圍第1項所述的記憶體裝置，更包括一控制器，其提供控制訊號至該複數感測放大器中的該感測放大器以及該複數預充電電路中的該預充電電路，包含造成該預充電電路在該感測放大器驅動輸出資料訊號至該輸出資料線之前先預充電該輸出資料線。
- 如申請專利範圍第1項所述的記憶體裝置，其中該複數感測放大器包含感測放大器的複數排，且每一排包含具有驅動該複數輸出資料線中的每一輸出資料線的一輸出的一感測放大器。
- 如申請專利範圍第1項所述的記憶體裝置，更包括資料輸出多工器，其具有耦接至該輸出資料線的輸入，該預充電電路被耦接至該感測放大器輸出及該資料輸出多工器之間的該輸出資料線。
- 如申請專利範圍第2項所述的記憶體裝置，其中該控制器賦能 該感測放大器在開始於一第一時間的一感測間隔期間感測於該感測放大器的資料輸入處的資料、在該第一時間之後的一第二時間輸出感測資料至該輸出資料線、以及賦能該預充電電路在該第二時間之前的一預充電間隔期間預充電該輸出資料線。
- 如申請專利範圍第5項所述的記憶體裝置，其中該預充電間隔短於或等於該感測間隔。
- 如申請專利範圍第5項所述的記憶體裝置，其中該預充電間隔開始於該第一時間或在該第一時間之後開始。
- 如申請專利範圍第5項所述的記憶體裝置，其中該預充電間隔結束於該第二時間或在該第二時間之前結束。
- 如申請專利範圍第2項所述的記憶體裝置，其中該複數預充電電路中的一預充電電路包含耦接至該預充電電壓的一第一端、耦接至該複數輸出資料線中的一輸出資料線的一第二端、以及耦接至控制器的一閘極端。
- 如申請專利範圍第2項所述的記憶體裝置，其中該複數預充電電路中的一預充電電路包含耦接至該複數輸出資料線中的一輸出資料線的一第一端、耦接至該複數輸出資料線中的一相鄰輸出資料線的一第二端、以及耦接至該控制器的一閘極端。
- 如申請專利範圍第1項所述的記憶體裝置，其中該預充電電壓包含對應於邏輯高位準資料的一電壓位準。
- 如申請專利範圍第1項所述的記憶體裝置，其中該預充電電壓包含對應於邏輯低位準資料的一電壓位準。
- 如申請專利範圍第1項所述的記憶體裝置，其中該預充電電壓是處於對應於邏輯高位準資料的一第一電壓位準以及對應於邏輯低位準資料的一第二電壓位準之間的一電壓位準。
- 一種用於感測一記憶體裝置中的資料的方法，該記憶體裝置包括一記憶胞陣列、與該記憶胞陣列耦接的複數感測放大器、複數輸出資料線、以及複數預充電電路，該方法包括：接收該複數感測放大器中相應感測放大器的輸出；施加一預充電電壓在相應的該輸出資料線上；以及控制該複數感測放大器中的該感測放大器以及該預充電電路，包含造成該預充電電路在該感測放大器驅動輸出資料訊號至該輸出資料線之前先預充電該輸出資料線。
- 如申請專利範圍第14項所述的方法，其中該控制包含：賦能該複數感測放大器中的該感測放大器在開始於一第一時間的一感測間隔期間感測於該感測放大器的資料輸入處的資料；在該第一時間之後的一第二時間輸出感測資料至該輸出資料線；以及賦能該預充電電路在該第二時間之前的一預充電間隔期間預充電該輸出資料線。
- 如申請專利範圍第15項所述的方法，其中該預充電間隔短於 或等於該感測間隔。
- 如申請專利範圍第15項所述的方法，其中該預充電間隔開始於該第一時間或在該第一時間之後開始。
- 如申請專利範圍第15項所述的方法，其中該預充電間隔結束於該第二時間或在該第二時間之前結束。
- 如申請專利範圍第15項所述的方法，其中賦能該預充電電路包含在該預充電間隔期間啟動該複數預充電電路中的一預充電電路，並且在該預充電間隔之前及之後關閉該預充電電路。
- 如申請專利範圍第15項所述的方法，更包括選擇該輸出資料線上的感測資料，並輸出所選擇的感測資料。
- 如申請專利範圍第14項所述的方法，其中該預充電電壓包含對應於邏輯高位準資料的一電壓位準。
- 如申請專利範圍第14項所述的方法，其中該預充電電壓包含對應於邏輯低位準資料的一電壓位準。
- 如申請專利範圍第14項所述的方法，其中該預充電電壓是處於對應於邏輯高位準資料的一第一電壓位準以及對應於邏輯低位準資料的一第二電壓位準之間的一電壓位準。
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