KR20130096759A - 계층적 dram 감지 - Google Patents

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Abstract

로컬 비트 라인 쌍과 글로벌 비트 라인 쌍을 이용한 계층적 DRAM 감지 장치 및 방법. 워드 라인이 감지 증폭기들의 클러스터 내의 셀을 선택하며, 감지 증폭기 각각은 한 쌍의 비트 라인과 연관된다. 글로벌 비트 라인 및 글로벌 감지 증폭기에 커플링하기 위해 로컬 비트 라인 중 하나의 로컬 비트 라인이 선택된다. 클러스터는 뱅크를 형성하는 복수의 서브어레이 내에 위치되며, 글로벌 비트 라인은 뱅크 각각으로부터 글로벌 감지 증폭기로 연장된다.

Description

계층적 DRAM 감지{HIERARCHICAL DRAM SENSING}
본 발명은 동적 랜덤 액세스 메모리(dynamic random access memory(DRAM)) 분야에 관한 것으로서, 특히 이들 메모리 내에서 이진 상태(binary states)의 감지에 관한 것이다.
전형적인 상용 DRAM은 순차적으로 어드레스 가능한 메모리 위치로의 보다 신속한 접근을 허용하는 페이지 스타일 아키텍처(page-style architecture)에 적합하다. 하나의 적합한 아키텍처의 일 예(동기식 메모리 디바이스(synchronous memory device))가 미국 특허 제5,995,443호에 설명되어 있다.
다른 아키텍처가 특히 메모리가 캐싱(cashing) 또는 그래픽과 같은 특정 애플리케이션을 지원하기 위해 내장되거나 사용되는 DRAM 내에서 사용된다. 일 예가 미국 특허 제 5,544,306호에 설명되어 있다.
도 1은 서브어레이들, 글로벌 비트 라인(GBL)들 및 글로벌 감지 및 I/O 회로의 배열을 도시하는 블록 다이어그램이다.
도 2는 로컬 감지 증폭기들이 도 1의 서브어레이 각각에 배열된 바와 같은 로컬 감지 증폭기들의 단일 클러스터를 예시하는 블록 다이어그램이다.
도 3은 단일 서브어레이 감지 증폭기(로컬 감지 증폭기) 및 그와 연관된 비트 라인들, 워드 라인들, 프리차징 회로와 등화 회로의 전기적 개략도이다.
도 4는 글로벌 감지 회로, 기입 버퍼 및 입력/출력(I/O) 회로의 전기적 개략도이다.
도 5는 도 1 내지 도 4의 회로들의 동작을 위한 타이밍 다이어그램이다.
동적 랜덤 액세스 메모리(DRAM)을 위한 계층적 감지 아키텍처가 개시된다. 이하의 설명에서, 본 발명의 완전한 이해를 제공하기 위해 특정된 개수의 워드 라인 및 비트 라인과 같은 다양한 특정한 상세 사항이 설명된다. 이들 특정한 상세 사항이 없더라도 본 발명이 실시될 수 있다는 것은 당업자에게 명백할 것이다. 다른 예에서, 본 발명을 불필요하게 애매하게 되는 것을 방지하기 위해 어드레스 디코더(address decoder)와 같은 주지된 회로는 상세히 설명되지 않는다.
증분 어드레싱(incremental addressing)을 위해 특히 적절한 페이지 스타일 아키텍처 내에 종종 DRAM이 배열된다. 이는 예를 들어 그래픽 프로세서를 위한 일부 애플리케이션의 경우 또는 DRAM이 캐시 메모리의 일부인 일부 애플리케이션의 경우에 최고의 아키텍처는 아니다. 이해되는 바와 같이, 본 개시는 보다 전통적인 페이지 스타일 DRAM 아키텍처(page-style DRAM architecture)에 대한 대안적인 배열을 설명한다.
계층적 감지를 가지면서 후술되는 DRAM은 공지된 처리 기술을 사용하는 단일 집적 회로로서 상보형 금속 산화물 반도체(complementary metal-oxide semiconductor(CMOS)) 기술을 이용하여 제작된다.
계층적 (로컬 및 글로벌) 감지 아키텍처
하나의 실시예에서, 복수(예를 들어, 512개)의 뱅크를 가진 DRAM이 제작되며, 이러한 뱅크 중 하나의 뱅크가 도 1에 도시되어 있다. 각각의 뱅크는 도 1에서 서브어레이 0(subarray 0), 서브어레이 1, ..., 서브어레이 n으로 도시되고 10, 12 및 14로 각각 번호가 매겨진 복수(예를 들어, 8개)의 서브어레이를 포함한다. 각각의 서브어레이는 서브어레이(10)의 클러스터(20 및 26)와 같은 복수의 클러스터를 포함하며, 각각의 클러스터는 이하에서 일반적으로 로컬 감지 증폭기(local sense amplifier(LSA))로 지칭되는 복수의 감지 증폭기를 갖는다. 비트 라인, 프리차징 및 등화 회로(equalization circuits)는 도 2와 함께 후술되는 바와 같이 클러스터 내의 각각의 LSA와 연관된다.
한 쌍의 글로벌 비트 라인(global bit line(GBL))은 각각의 서브어레이 내의 하나의 클러스터 사이에서 연장되며, 도 1의 집합적 글로벌 감지 및 I/O 회로(16)의 회로(32)에 의해 도시된 바와 같이 글로벌 감지 증폭기 및 그와 연관된 회로에서 종료한다. 도 4는 데이터-인 및 기입 버퍼를 포함하는 감지 회로(32)의 전기적 개략도이다. GBL(22 및 24)은 연속 라인이며, 이해되는 바와 같이 각각의 LSA와 연관된 로컬 비트 라인의 프리차징(precharging)과는 별개로 프리차징된다. 서브어레이(10) 내의 클러스터(26)로부터 집합적 글로벌 감지 및 I/O 회로(16)로 연장되는 제 2 세트의 GBL(28 및 30)이 도시되어 있다. 한 쌍의 GBL은 각각의 서브어레이 내의 클러스터와 회로(32)와 같은 글로벌 감지 증폭기 및 그와 연관된 회로 사이에 연장된다.
도 1의 클러스터(20)와 같은 클러스터는 도 2에서 LSA(20(1) 내지 20(n)) 및 그와 연관된 비트 라인 쌍으로 도시되어 있다. LSA(40)와 같은 클러스터 내의 각각의 LSA는 비트 라인(42) 및 그에 상보적인 비트 라인(44)과 같은 각각의 LSA와 연관된 비트 라인 쌍 및 도 3에서 후술되는 바와 같은 프리차징 및 등화 회로를 포함한다. 복수의 셀이 비트 라인(40 및 44) 각각에 접속되며, 클러스터 내의 모든 감지 증폭기 및 서브어레이 내의 모든 클러스터에 공통인 워드 라인(word line(WL))에 의해 선택된다. 판독 사이클 중에는 서브어레이 내의 모든 LSA가 인에이블(enable)되지만, 각각의 클러스터 내의 오직 한 쌍의 비트 라인만이 그와 연관된 GBL에 접속된다. 클러스터 내에서 특정 쌍의 로컬 비트 라인의 선택은 컬럼 신호(column signal)(Y0-Yn)에 의해 제어된다. 따라서, 클러스터 내의 단일 LSA와 연관된 단일 셀로부터의 데이터 및 단일 서브어레이로부터의 데이터만이 한 쌍의 GBL 상으로 읽혀진다. 선택된 클러스터 내의 나머지 LSA와 연관된 선택되지 않은 셀로부터의 데이터가 복원된다. 새로 고침(refresh) 동작 중에는, 비트 라인 쌍 중 어느 것도 Y0-Yn 신호에 의해 선택되지 않으며, 새로 고침은 로컬적으로 수행된다. 서브어레이 내의 모든 클러스터는 선택된 동일한 WL을 갖고, 동일한 프리차지(precharge(PC)) 신호 및 감지 증폭기 인에이블드(sense amplifier enabled(SAE)) 신호를 수신한다.
클러스터 내의 단일 감지 증폭기의 선택이 제 1 수준에서 다중화(multiplexing)를 제공하는 반면, 글로벌 감지 및 I/O 회로(16)의 출력에서는 제 2 수준에서 다중화가 발생한다. 예를 들어, "청크(chunk)" 신호의 제어에 따라, 회로(32 및 34)로부터의 I/O 라인 상에서 데이터가 다중화된다. 이는 도 4 내의 데이터-아웃 회로(data-out circuit)에 대해 상세하게 설명된다. 유사한 배열체가 데이터-인(data-in)을 위해 사용된다.
로컬 감지( Local Sensing )
도 2의 20(n)과 같은 단일 LSA 및 그와 연관된 회로가 도 3에 도시되어 있다. LSA(40)는 p-채널 트랜지스터(51) 및 n-채널 트랜지스터(52)를 구비하는 제 1 레그를 갖는 쌍안정 회로(bistable circuit)를 포함한다. 제 2 레그는 p-채널 트랜지스터(53) 및 n-채널 트랜지스터(54)를 갖는다. 트랜지스터(51 및 52)의 게이트는 트랜지스터(53 및 54)들 사이의 공통 노드에 교차 커플링(cross-coupling)되며, 마찬가지로 트랜지스터(53 및 54)의 게이트는 트랜지스터(51 및 52)들 사이의 공통 노드에 교차 커플링된다. 감지 증폭기(40)는 트랜지스터(55 및 56)에 의해 인에이블된다. 실제로는 대체로 그러한 바와 같이, 이들 트랜지스터가 켜질 때, 감지 증폭기(40)는 메타(meta) 또는 불안정한 상태에 있으며, 로컬 비트 라인(42 및 44) 상의 전하량의 차이는 감지 증폭기가 두 개의 안정한 상태 중 어떤 안정한 상태를 취하는지를 판단한다.
각각 트랜지스터와 커패시터를 포함하는 로컬 비트 라인(42 및 44) 각각에 커플링된 복수의 셀이 존재한다. 하나의 실시예에서, 비트 라인(44)과 연관된 128개의 셀이 존재하며, 비트 라인(42)과 연관된 동일한 개수의 셀이 존재한다. 도 3에서 워드 라인은 비트 라인(44)에 커플링된 셀을 선택하기 위한 WL 0 내지 WL 127 및 비트 라인(42)에 커플링된 셀을 선택하기 위한 WL 128 내지 WL 256으로서 도시되어 있다. 전체 서브어레이를 위한 어드레스 디코드(address decode)에 의해 단일 워드 라인이 선택되며, 따라서 서술된 바와 같이 그러한 워드 라인을 따르는 모든 셀이 모든 클러스터 내에서 선택된다. 로컬 비트 라인(42 및 44)은 Y0가 로우(low)일 때 p-채널 트랜지스터(60 및 61)를 통해 GBL(22 및 24)에 각각 커플링된다. 트랜지스터(62 및 63)에 의해 도시된 바와 같이, 클러스터 내의 나머지 비트 라인은 나머지 Yn 신호 중 하나의 Yn 신호가 로우일 때 동일한 GBL에 선택적으로 커플링된다. 그러나, 서술된 바와 같이, 기입 사이클에서는 하나의 서브어레이 내의 오직 한 쌍의 로컬 비트 라인만이 GBL에 접속된다.
감지 증폭기(40)를 위한 프리차지 회로(precharge circuit, 65) 및 등화 회로(equalization circuit, 66)가 또한 도 3에 도시되어 있다. 프리차지 회로(65)는 한 쌍의 로컬 비트 라인(42 및 44)들 사이에 커플링된 n-채널 트랜지스터(67 및 69) 및 역시 한 쌍의 로컬 비트 라인들 사이에 커플링된 p-채널 트랜지스터(68 및 70)를 포함한다. 이들 n-채널 트랜지스터와 p-채널 트랜지스터 사이의 공통 노드는 Vcc의 절반의 전위에 커플링되며, 따라서 로컬 비트 라인은 Vcc의 절반으로 프리차징된다. 등화 회로는 p-채널 트랜지스터(71) 및 n-채널 트랜지스터(72)를 포함하며, 이들 두 개의 트랜지스터는 모두 로컬 비트 라인들 사이에 커플링된다. 이들 트랜지스터는 프리차지 비트 라인 상의 전위가 밸런싱(balancing)되는 것을 보장한다.
Vcc는 n-채널 트랜지스터 또는 p-채널 트랜지스터의 문턱 전압들의 합보다 약간 클 수 있다(예를 들어, 1 볼트). 전형적인 처리 변화는 웨이퍼 양단의 문턱 전압에서의 변화를 야기한다. 이를 보상하기 위해, 프리차지 회로 및 등화 회로 내에는 n-채널 트랜지스터 및 p-채널 트랜지스터가 사용된다. 따라서, 예를 들어, 주어진 회로 내에서, n-채널 트랜지스터(72)는 평균 n-채널 문턱 전압보다 높은 문턱 전압을 가질 수 있다. 이러한 경우에, p-채널 트랜지스터(71)는 비트 라인들 사이에서 전하량을 균등하게 하기 위한 보상을 제공한다.
도 3의 회로는 로컬 감지 증폭기, 프리차지 회로 및 등화 회로를 통해 분포된 p-채널 트랜지스터 및 n-채널 트랜지스터를 사용한다는 것이 주목되어야 한다. 이러한 밸런싱된 p-채널 및 n-채널 디바이스 밀도는 변형률(strain) 감소를 제공한다.
주어진 서브어레이 내의 모든 LSA에 공통인 라인(75) 상의 프리차지 신호(precharge signal(PCH))는 NAND 게이트(79)에 커플링된다. NAND 게이트(79)로의 나머지 입력은 감지 증폭기 인에이블(SAE)(바(bar)) 신호이다. 감지 증폭기가 선택 해제되며 프리차지 신호가 하이(high)일 때, NAND 게이트(79)의 출력은 로우로 되어, p-채널 트랜지스터(68, 70 및 71)가 도통되게 한다. 이는 p-채널 디바이스를 통해 프리차징 및 등화를 제공한다. 인버터(80)를 통해, NAND 게이트(79)의 출력은 n-채널 트랜지스터(67, 69 및 72)가 도통되게 하여, n-채널 디바이스를 통해 프리차징 및 등화를 제공한다. PCH의 전위가 감소하거나 SAE(바)의 전위가 증가할 때, 프리차지 회로 및 등화 회로가 꺼진다. NAND 게이트(79)는 감지가 발생할 때 프리차징 및 등화를 방지하는 연동(interlock)을 제공한다. 각각의 클러스터 쌍에 한 세트씩 NAND 게이트(79) 및 인버터(80)가 분배되어 배치된다.
글로벌 감지( Global Sensing )
로컬 비트 라인으로부터의 글로벌 감지는 서술된 바와 같이 도 1의 글로벌 감지 및 I/O 회로(16)의 회로(32) 및 유사 회로 내에서 발생한다. 회로(32)를 위한 특정 실시예가 도 4에 도시되어 있다. GBL(22 및 24)은 도 4의 데이터-인(기입) 섹션(85)에 직접 접속된다. 한 쌍의 p-채널 트랜지스터(100 및 101)는 그들이 도 4의 판독 섹션(86) 내로 연장될 때 GBL에 대한 선택적인 격리(selective isolation)를 제공한다. 입력 데이터는 라인(111)으로 인가되고, 출력 데이터는 라인(145)에 커플링된다. 도 4의 판독 섹션(86)은 도 3의 감지 증폭기(40)와 유사한 감지 증폭기(90)를 포함하며, 감지 증폭기(90)는 교차 커플링된 인버터(cross-coupled inverter)를 갖는 쌍안정 회로를 다시 포함한다. 감지 증폭기(90)의 p-채널 트랜지스터의 하나의 단자는 Vc에 커플링되고, n-채널 트랜지스터의 소스 영역은 n-채널 트랜지스터(91)를 통해 접지에 커플링되며, 이는 감지 증폭기(90)를 인에이블시킨다.
p-채널 트랜지스터(93, 94 및 95)를 포함하는 프리차징 및 등화 회로가 판독 섹션(86) 내의 GBL들 사이에 커플링된다. p-채널 트랜지스터(93 및 94)는 Vcc에 커플링된 하나의 단자 및 GBL에 커플링된 그들의 나머지 단자를 갖는다. 모든 세 개의 트랜지스터의 게이트는 라인(132)에 의해 NAND 게이트(131)의 출력에 커플링된다. 트랜지스터(95)는 배치(layout) 제약으로 인해 일부 실시예에서는 사용되지 않는다.
하나의 실시예에서, 인접한 글로벌 감지 증폭기로부터의 데이터와 함께 순차적으로 판독 섹션(86)으로부터 데이터가 읽혀진다. 예를 들어, GBL(24) 상의 데이터가 먼저 데이터 출력 단자(145)에 커플링되며, 그런 다음 도 4에 도시된 회로와 유사한 인접한 회로 상의 데이터가 신호(150) 상의 청크 1과 같은 청크 선택 신호의 제어에 따라 라인(141)으로부터 라인(145)으로 커플링된다. 글로벌 감지 회로의 프리차지 상태 중에는 청크 0 신호 및 청크 1 신호가 하이(디스에이블)이다. 삼상 버퍼(tri-state buffer, 147 및 148)의 n-채널 트랜지스터 경로는 온(on) 상태이다. p-채널 트랜지스터(93 및 94)를 통한 프리차징 때문에 DOUT 라인(145)은 로우로 된다. 라인(145) 상의 이러한 로우 신호는 상이한 글로벌 감지 증폭기가 DOUT을 통해 데이지 체인 방식(daisy-chained)이 되게 한다. 판독 사이클이 발생할 때, 청크 신호 중 하나의 청크 신호가 작동된다(로우로 된다). 예를 들어, 라인(141)으로부터 데이터가 읽혀지며 그 후 GBL(124)로부터 데이터가 읽혀지면, 청크 1이 로우로 구동되어 라인(141)으로부터 데이터를 끌어오며 그 후 청크 1이 하이로 되고 청크 0이 로우로 되어 GBL(124)로부터 인버터(147)를 통해 데이터를 끌어온다.
섹션(85)의 기입 회로는 n-채널 트랜지스터(105), p-채널 트랜지스터(106) 및 n-채널 트랜지스터(107)을 구비하는 제 1 교차 커플링된 브랜치를 갖는 입력 기입 버퍼(104)를 포함한다. 이 때 온 상태인 트랜지스터(105)는 (n-채널 트랜지스터(114)를 통해) 라인(22)를 Vcc 또는 접지에 커플링한다. n-채널 트랜지스터(107)의 게이트는 트랜지스터(108 및 109)들 사이의 노드로부터 신호를 수신하도록 커플링된다. n-채널 트랜지스터(114)는 접지로의 경로를 제공하거나 라인(22)이 데이터-인의 함수로서 Vcc로 증가하게 한다. 이는 p-채널 트랜지스터(106)가 도전성이라는 것을 가정한다(논의된 모든 동작인 경우에, LYA는 로우로 되고 LYA는 회로 분석을 위해 사용된다). 마찬가지로, 기입 버퍼의 제 2 교차 커플링된 브랜치는 n-채널 트랜지스터(108), p-채널 트랜지스터(109) 및 p-채널 트랜지스터(110)를 포함한다. n-채널 트랜지스터(108)의 소스는 인버터(113)로부터 데이터-인 신호의 보수(complement)를 수신하고, 트랜지스터(108 및 109)들 사이의 노드는 기입 사이클 중에 라인(24)을 Vcc 또는 접지에 커플링한다. 다시, p-채널 트랜지스터(109)는 이러한 기간 중에 도전성이다. p-채널 트랜지스터(110)가 트랜지스터(105 및 106)들 사이의 노드에 커플링되는 것을 주목하자. 따라서, (LYA가 로우라고 가정하면) GBL(22 및 24)들 사이에 영구적으로 교차 커플링된 p-채널 트랜지스터가 존재한다.
또 다른 프리차징 및 등화 회로가 도 4의 데이터-인(기입) 섹션(85) 내의 GBL들 사이에 커플링된다. 그것은 Vcc 및 등화에 커플링된 p-채널 트랜지스터(160 및 161) 및 GBL들 사이에 커플링된 p-채널 트랜지스터(162)를 포함한다. 세 개의 트랜지스터는 라인(127) 모두 상의 신호에 의해 켜지며, 라인(127) 상의 신호는 NAND 게이트(125)의 출력에 존재한다.
판독 사이클 중에, 글로벌 GWREN_B 신호는 하이로 되고 LYA는 로우로 된다. 이러한 조건인 경우에, NOR 게이트(121)의 출력은 로우로 되며, 따라서 트랜지스터(105 및 106)는 도통하지 않는다. 라인(111) 상의 신호는 기입 버퍼(104)에 영향을 미치지 않으며, 오직 교차 커플링된 p-채널 트랜지스터(107 및 110)만이 기입 버퍼(104)로부터 GBL에 여전히 커플링된다.
판독 사이클 중에, p-채널 트랜지스터(93, 94 및 95)를 통한 프리차징 및 등화를 위해 p-채널 트랜지스터(100 및 101)가 꺼진다. 그런 다음, 도 5로부터 이해되는 바와 같이, 감지 증폭기(90)가 인에이블될 때, 라인(130) 상에 격리 신호가 없다. 글로벌 감지 증폭기 신호가 감소하면 NAND 게이트(131)의 조건이 더 이상 만족되지 않고 라인(132) 상에 Vcc 전위가 발생하여 p-채널 트랜지스터(93, 94 및 95)가 도전성을 갖지 않게 되므로, NAND 게이트(131)는 감지가 발생할 때 프리차징 및 등화를 방지하는 연동을 제공한다는 것을 주목하자.
기입 중에는 기입 버퍼(104)가 GBL를 감독한다. 도 5로부터 이해되는 바와 같이 기입 인에이블 바 신호(write enable bar signal(GWREN_B))의 전위가 감소하는 경우에 라인(111) 상의 데이터 인은 하나의 글로벌 라인을 Vcc로 구동하고 나머지 글로벌 라인을 접지로 구동한다. 다시, 일단 기입가 인에이블되면 NAND 게이트(125)의 조건이 만족될 수 없으며 NAND 게이트(125)의 출력(라인(127))이 하이로 되어 임의의 프리차징 및 등화를 금지한다는 점에서 NAND 게이트(125)는 연동을 제공한다.
로컬 및 글로벌 회로의 타이밍
이제 도 5를 참조하면, 도 3 및 도 4의 회로에 대한 타이밍 다이어그램 신호가 도시되어 있다. 첫번째 라인 상에, 메모리 클럭이 클럭 사이클 1 내지 클럭 사이클 7에 따라 예시된다. 선택된 서브어레이에 대한 서브어레이 경계 타이밍 신호(subarray boundary timing signal)는 서브어레이 선택 신호가 제 1 클럭 사이클을 통해 중간에 활성화되는 것을 도시한다. 이는 도 1의 단일 서브어레이를 선택한다. 이 때, 워드 라인 인에이블 신호(word line enable signal(WLEN))도 또한 활성화된다. 서브어레이 선택 신호는 화살표 1에 의해 도시된 바와 같이 로컬 프리차징 및 등화(PCH)가 중단되게 한다. 그런 다음, 화살표 3에 의해 도시된 바와 같이, 선택된 WL 신호가 증가한다. 또한 제 2 클럭 신호를 통해 중간에 활성화되는 SaEn 신호가 서브어레이 경계 신호 내에 도시되어 있다. 화살표 4에 의해 도시된 바와 같이 이러한 신호는 SAN 신호를 제어하고, SAN 신호는 예를 들어 도 3의 로컬 감지 증폭기(40)를 작동시킨다. 각각의 서브어레이가 서브어레이 선택 신호를 갖고 도 1의 아키텍처로부터 판독 및 기입를 위해 오직 단일 서브어레이만이 선택되는 반면, 새로 고침을 위해 하나 이상의 서브어레이가 작동된다는 것을 주목하자.
기입 사이클에서, 로컬 타이머 아웃 신호(local timer out signal) 내에 도시된 바와 같이, PCH가 감소할 때, Y 선택 신호가 감소하여(화살표 2W), 한 쌍의 로컬 비트 라인을 GBL에 커플링한다. 이 때, 9W에 의해 도시된 바와 같이, NAND 게이트(125)의 출력(라인(127))은 하이로 되며 따라서 도 4의 데이터-인(기입) 섹션(85) 내에 프리차징이 없다. 더군다나, 라인(132) 상의 신호가 하이로 되므로, 판독 섹션(86) 내에 프리차징이 없다. 따라서, 즉시 기입가 발생할 수 있다. 글로벌 타이머 아웃 신호(global timer out signal) 내에 도시된 바와 같이, GsaWrEn의 전위가 감소하여, GWrEn이 감소하게 되며 GbPchB가 증가하게 되면서(화살표 12W 참조), 기입 사이클이 종료된다.
판독 사이클 중에, GsaRdEn 신호가 활성화된 후에, 격리 신호가 증가하며(화살표 13), 판독 섹션(86) 내에 프리차징이 발생한다(화살표 9r). 또한, Y 선택 신호는 감소하여 로컬 비트 라인 쌍을 GBL로 접속한다(화살표 2r). 이 시점에서, 도 4의 NAND 게이트(125)의 출력은 하이로 되어 라인(22 및 24)의 프리차징 및 등화를 방지하며, 따라서 로컬 감지 증폭기 내의 이진 상태가 라인(22 및 24) 상으로 반영된다. 그런 다음, GSaE 신호의 전위가 증가됨으로써 도시된 바와 같이 글로벌 감지 증폭기가 작동되고, 여러 개의 게이트 지연이 지난 다음에, 격리 신호가 화살표 14에 의해 도시된 바와 같이 제거된다. 다음에, 화살표 5r에 의해 도시된 바와 같이, Y 선택 신호의 전위가 감소한다. 라인(22 및 24) 상의 이진 상태는 도 4의 글로벌 감지 증폭기(90) 내에서 감지된다. 그런 다음, 라인(145)로부터 청크 0이 읽혀지며, 그 다음에 인접한 GBL로부터 청크 1이 읽혀진다. 그런 다음, 화살표 6, 7 및 8에 의해 도시된 바와 같이, 판독 사이클이 종료되며, 프리차징이 재개된다.
이와 같이, 로컬 감지 증폭기 및 글로벌 감지 증폭기 양자를 사용하는 계층적 감지 메카니즘이 설명되었다.

Claims (20)

  1. 계층적 감지를 갖는 DRAM으로서,
    복수의 서브어레이 사이로 연장되며 글로벌 감지 증폭기에서 종료하는 한 쌍의 글로벌 비트 라인(global bit line(GBL))과,
    각각의 서브어레이 내의 서브어레이 감지 증폭기(subarray sense amplifier(SSA))의 클러스터 - 각각의 SSA는 상기 클러스터 내의 모든 메모리 셀로 연장되는 워드 라인에 의해 선택되는 메모리 셀에 커플링된 한 쌍의 로컬 비트 라인을 가짐 - 를 포함하며,
    각각의 클러스터는, 단일 워드 라인이 상기 클러스터에 걸쳐서 선택되고 상기 클러스터 내의 각각의 SSA가 판독 사이클 중에 인에이블되며 상기 클러스터로부터 오직 한 쌍의 로컬 비트 라인만이 상기 GBL에 커플링되도록, 제어되는
    DRAM.
  2. 제 1 항에 있어서,
    각 쌍의 로컬 비트 라인과 연관된 로컬 프리차징 및 등화 회로, 및 상기 GBL과 연관된 글로벌 프리차징 및 등화 회로를 포함하며,
    상기 로컬 비트 라인은 상기 GBL이 프리차징되는 전위보다 낮은 전위로 프리차징되는
    DRAM.
  3. 제 2 항에 있어서,
    상기 로컬 비트 라인은 상기 GBL이 프리차징되는 전위의 대략 절반의 전위로 프리차징되는
    DRAM.
  4. 제 2 항에 있어서,
    상기 프리차징 및 등화 회로는 p-채널 트랜지스터 및 n-채널 트랜지스터를 모두 포함하는
    DRAM.
  5. 제 3 항에 있어서,
    상기 프리차징 및 등화 회로는 p-채널 트랜지스터 및 n-채널 트랜지스터를 모두 포함하며, 상기 로컬 비트 라인은 p-채널 트랜지스터와 n-채널 트랜지스터의 문턱 전압의 합보다 약간 큰 전위로 충전되는
    DRAM.
  6. 복수의 뱅크를 갖는 메모리로서,
    제 1 항에 따른 DRAM은 상기 메모리 내의 단일 뱅크를 포함하는
    메모리.
  7. 제 6 항에 있어서,
    각각의 서브어레이 내의 SSA의 복수의 클러스터, 복수의 GBL, 복수의 글로벌 감지 증폭기를 포함하는
    메모리.
  8. DRAM 내에서 감지하는 방법으로서,
    각각 감지 증폭기와 연관된 복수의 로컬 비트 라인 쌍을 제 1 전위로 프리차징하는 단계와,
    한 쌍의 글로벌 비트 라인(GBL)을 상기 제 1 전위보다 큰 제 2 전위로 프리차징하는 단계와,
    로컬 감지 증폭기를 이용하여 상기 로컬 비트 라인 쌍에 선택적으로 커플링된 메모리 셀 상에 저장된 이진 상태를 감지하는 단계와,
    상기 복수의 로컬 비트 라인 쌍 중 하나의 로컬 비트 라인 쌍을 GBL에 커플링시키는 단계와,
    글로벌 감지 증폭기를 이용하여 상기 GBL 상의 이진 상태를 감지하는 단계를 포함하는
    방법.
  9. 제 8 항에 있어서,
    상기 글로벌 감지 증폭기의 프리차징 중에 상기 로컬 비트 라인으로부터 상기 GBL을 격리시키는 단계를 포함하는
    방법.
  10. 제 9 항에 있어서,
    상기 제 2 전위는 상기 제 1 전위의 두 배와 대략 동일한
    방법.
  11. 제 9 항에 있어서,
    상기 감지된 이진 상태를 상기 선택된 메모리 셀로 복원시키는 단계를 포함하는
    방법.
  12. 제 9 항에 있어서,
    상기 GBL 상의 상기 이진 상태를 감지하는 단계 중에 상기 GBL에 커플링된 기입 버퍼의 출력을 플로팅시키는 단계를 포함하는
    방법.
  13. 제 9 항에 있어서,
    상기 로컬 감지 증폭기 내에서 감지가 발생하는 경우에, 프리차징 및 등화가 방지되도록 로컬 프리차징 및 등화 신호와 로컬 감지 증폭기 인에이블 신호를 연동시키는(interlocking) 단계를 포함하는
    방법.
  14. 제 9 항에 있어서,
    상기 글로벌 감지 증폭기 내에서 감지가 발생하는 경우, 프리차징 및 등화가 방지되도록 글로벌 프리차징 및 등화 신호와 글로벌 감지 증폭기 인에이블 신호를 연동시키는 단계를 포함하는
    방법.
  15. Vcc의 인가 전위로부터 동작하는 CMOS DRAM 내에서 감지하는 방법으로서,
    각각 감지 증폭기와 연관된 복수의 로컬 비트 라인 쌍을 Vcc의 대략 절반의 전위로 프리차징하는 단계와,
    한 쌍의 글로벌 비트 라인(GBL)을 Vcc로 프리차징하는 단계와,
    상기 감지 증폭기를 이용하여 상기 복수의 로컬 비트 라인 쌍 상의 이진 상태를 감지하는 것을 개시하는 단계와,
    상기 로컬 비트 라인 증폭기에 의해 하나는 Vcc로 나머지 하나는 접지되도록 상기 복수의 로컬 비트 라인 쌍을 구동시키는 단계와,
    상기 복수의 로컬 비트 라인 쌍 중 하나의 로컬 비트 라인 쌍을 상기 GBL에 커플링시키는 단계와,
    글로벌 감지 증폭기 내에서 감지가 발생함에 따라 상기 GBL로부터 상기 로컬 비트 라인을 격리시키는 단계를 포함하는
    방법.
  16. 제 15 항에 있어서,
    Vcc는 상기 CMOS DRAM에서 사용된 p-채널 트랜지스터와 n-채널 트랜지스터의 문턱 전압의 합과 대략 동일한
    방법.
  17. 제 15 항에 있어서,
    상기 로컬 비트 라인 쌍의 상기 프리차징 중에 n-채널 트랜지스터 및 p-채널 트랜지스터를 둘 다 포함하는 등화 회로를 작동시키는 단계를 포함하는
    방법.
  18. 제 15 항에 있어서,
    상기 로컬 비트 라인 쌍에 선택적으로 커플링된 상기 메모리 셀로 상기 감지된 이진 상태를 복원시키는 단계를 포함하는
    방법.
  19. 제 15 항에 있어서,
    메모리 셀 상에 저장된 상기 이진 상태를 감지하는 단계는 상기 로컬 감지 증폭기 내의 메모리 셀을 작동시키는 워드 라인을 선택하는 단계를 포함하는
    방법.
  20. 제 15 항에 있어서,
    상기 글로벌 감지 증폭기의 프리차징 중에 상기 로컬 비트 라인 쌍에 커플링된 상기 GBL의 상기 섹션으로부터 상기 글로벌 감지 증폭기를 격리시키는 단계를 포함하는
    방법.
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