CN100527273C - 电压供应电路和半导体存储器 - Google Patents

电压供应电路和半导体存储器 Download PDF

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CN100527273C CNB2005101154756A CN200510115475A CN100527273C CN 100527273 C CN100527273 C CN 100527273C CN B2005101154756 A CNB2005101154756 A CN B2005101154756A CN 200510115475 A CN200510115475 A CN 200510115475A CN 100527273 C CN100527273 C CN 100527273C
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Abstract

第一和第二差分放大器中的每一个都具有响应于驱动能力控制信号的激活而增大偏置电流的功能。第一驱动电路响应于第一差分放大器的输出信号的激活而将输出节点连接到高电源线，并响应于第二差分放大器的输出信号的激活而将输出节点连接到低电源线。只有在驱动能力控制信号的激活周期期间，第二驱动电路才响应于第一差分放大器的输出信号的激活而将输出节点连接到高电源线，并响应于第二差分放大器的输出信号的激活而将输出节点连接到低电源线。

Description

电压供应电路和半导体存储器
技术领域
本发明涉及在半导体存储器中提供位线预充电电压的电压供应电路，所述半导体存储器例如是DRAM(动态随机访问存储器)等。
背景技术
一般，诸如DRAM等的半导体存储器都具有如下的内部电源电路，该内部电源电路使用通过外部端子提供的外部电源电压来生成多个内部电源电压。例如，内部电源电路包括多个电压供应电路，这些电压供应电路分别提供位线预充电电压、存储器单元板极电压、字线激活电压、位线恢复电压等等。
这里，将简要描述诸如DRAM等的半导体存储器的操作。当半导体存储器从备用状态改变到活动状态时，用于预充电电路(将位线对连接到预充电电压线的电路)的预充电控制信号和用于均衡电路(将位线对彼此连接的电路)的均衡控制信号被去激活，然后字线被激活。因此，对于位线对的预充电操作和均衡操作停止，并且由于在存储器单元中积累的电荷而在位线对之间出现电势差。利用被感应放大器(sense amplifier)放大的电势差，位线对中的一条位线的电压和另一条位线的电压分别被设置为恢复电压和接地电压。
随后，当半导体存储器从活动状态改变到备用状态时，字线被去激活，然后预充电控制信号和均衡控制信号被激活。因此，用于位线对的预充电操作和均衡操作重新启动。由于位线对中的一条位线和另一条位线具有几乎相同的电负载电容，因此位线对中的一条位线的电压和另一条位线的电压通过均衡操作被设置为几乎等于恢复电压的一半。
当预充电电压被设置为恢复电压的一半时，在如上所述的恢复操作之后的预充电操作中，必须由电压供应电路提供的用于预充电电压的电流几乎不存在。此外，当预充电电压被设置为恢复电压的一半时，在读取操作或写入操作之后的预充电操作中，必须由电压供应电路提供的用于预充电电压的电流几乎不存在。这样，当无论半导体存储器的操作状态如何，必须由电压供应电路提供的用于预充电电压的电流始终很小时，电压供应电路对于预充电电压的驱动能力(电流供应能力)可以很小。
一般，推挽式电压供应电路被用作用于预充电电压的电压供应电路。在推挽式电压供应电路中，通过以下方式将输出电压设置为几乎恒定：当输出电压偏离预定的电压范围(死区，dead zone)时，通过输出晶体管将输出节点连接到恢复电压线或接地线。在这种推挽式电压供应电路中，与源极跟随型电压供应电路(例如，参见日本未审查专利申请公开No.2001-325792)一样，输出电压不会受输出晶体管的阈值电压影响。因此，与源极跟随型电压供应电路相比，推挽式电压供应电路可以将输出电压设置为具有更高精度。此外，在推挽式电压供应电路中，在死区附近的电压区域中的输出电流的变化很陡。因此，与源极跟随型电压供应电路相比，在推挽式电压供应电路中的依赖于输出电流的输出电压的变化较小。
另一方面，存在如下情况：预充电电压VPR被设置为低于恢复电压VBLH的一半，以便提高用于读出感应放大器中的数据的容限。在这种情况下，必须由电压供应电路提供的用于预充电电压的电流在恢复操作之后的预充电操作中暂时增大。在此情况下的电流IVPR用位线对中的一条位线的负载电容CBL、将被激活的感应放大器的数目NSA和每个感应放大器的激活周期TCYC表示，如以下等式(1)所示。
IVPR＝{(VBLH/2-VPR)·2·CBL·NSA}/TCYC...(1)
此外，当用于恢复电压的电压供应电路使用nMOS晶体管的源极跟随电路而被构造时，在恢复操作结束时位线对中的一条位线的电压随恢复操作周期延长而增大。即使在这种情况下，必须由电压供应电路提供的用于预充电电压的电流在恢复操作之后的预充电操作中也会暂时增大。在此情况下的电流IVPR用恢复操作结束时位线对中一条位线的电压VBLX表示，如以下等式(2)所示。
IVPR＝{(VBLX/2-VPR)·2·CBL·NSA}/TCYC...(2)
这样，当必须由电压供应电路提供的用于预充电电压的电流根据半导体存储器的操作状态暂时增大时，要求用于预充电电压的电压供应电路具有很大的驱动能力。为了增大推挽式电压供应电路的驱动能力，优选的做法是增大输出晶体管的沟道宽度。但是，当输出晶体管的沟道宽度增大时，向输出晶体管输出控制信号的每个差分放大器的输出端子的负载电容会增大。因此，对输出电压变化的响应速度降低。
此外，在推挽式电压供应电路中，由两级放大电路形成了反馈环路。因此，当输出晶体管的沟道宽度增大时，抗振荡稳定性下降，并因此致使振荡容易发生。对输出电压变化的响应速度的下降和抗振荡稳定性的下降可以通过增大差分放大器的偏置电流来避免。但是，当不顾半导体存储器所处的操作状态始终增大差分放大器的偏置电流时，半导体存储器在备用状态中的功耗增大。
发明内容
本发明的一个目的在于根据半导体存储器的操作状态来控制用于预充电电压的电压供应电路的驱动能力，并同时确保对输出电压变化的响应速度和抗振荡稳定性，而且不会增大半导体存储器在备用状态中的功耗。
根据本发明的第一方面，半导体存储器包括：多个存储器单元；多个位线对，这些位线对被相应地连接到所述存储器单元；多个均衡电路，这些均衡电路被设置为对应于所述位线对；多个预充电电路，这些预充电电路被设置为对应于所述位线对，以便将所述位线对连接到预充电电压线；电压供应电路，该电路的输出节点被连接到所述预充电电压线；以及控制电路，该电路在由电压供应电路提供到预充电电压线的电流需要被增大时，激活到电压供应电路的驱动能力控制信号。
例如，控制电路根据行地址选通信号的激活定时来激活驱动能力控制信号。这里，行地址选通信号是公知的控制信号，该信号在半导体存储器从备用状态改变到活动状态时被激活，并在半导体存储器从活动状态改变到备用状态时被去激活。此外，在行地址选通信号被去激活之后，控制电路根据位线对中的一条位线的电压和另一条位线的电压被设置到预充电电压的定时来去激活驱动能力控制信号。
电压供应电路中的第一差分放大器接收输出节点的电压和第一电压以作为输入电压，并且在输出节点的电压低于第一电压时激活其输出信号。电压供应电路中的第二差分放大器接收输出节点的电压和高于第一电压的第二电压以作为输入电压，并且在输出节点的电压高于第二电压时激活其输出信号。第一和第二差分放大器中的每一个的差分放大部分根据输入电压之间的幅度关系来激活输出信号。第一和第二差分放大器中的每一个的电流控制部分被连接到差分放大部分，并且响应于驱动能力控制信号的激活来增大偏置电流。
电压供应电路中的第一驱动电路响应于第一差分放大器的输出信号的激活而将输出节点连接到高电源线，并响应于第二差分放大器的输出信号的激活而将所述输出节点连接到低电源线。电压供应电路中的第二驱动电路只在驱动能力控制信号的激活周期期间，才响应于所述第一差分放大器的输出信号的激活而将所述输出节点连接到所述高电源线，并响应于所述第二差分放大器的输出信号的激活而将所述输出节点连接到所述低电源线。优选地，电压供应电路除了第一和第二差分放大器和第一和第二驱动电路之外，还包括第一和第二开关电路。电压供应电路中的第一开关电路接收第一差分放大器的输出信号，并通过响应于驱动能力控制信号的激活接通其自身，来将第一差分放大器的输出信号发送到输出端。电压供应电路中的第二开关电路接收所述第二差分放大器的输出信号，并通过响应于所述驱动能力控制信号的激活接通其自身，来将所述第二差分放大器的输出信号发送到输出端。电压供应电路中的第二驱动电路接收第一开关电路的输出信号以作为第一差分放大器的输出信号，并同时接收第二开关电路的输出信号以作为第二差分放大器的输出信号。在下文中，将描述具有这种配置的电压供应电路的操作。
在驱动能力控制信号的去激活周期期间，当输出节点的电压变得低于第一电压时，第一差分放大器的输出信号被激活，第一开关电路被关断，并因此只有第一驱动电路将输出节点连接到高电源线。因此，输出节点的电压开始上升。而且，当输出节点的电压变得高于第一电压时，第一差分放大器的输出信号被去激活，然后第一驱动电路断开输出节点与高电源线之间的连接。此外，在驱动能力控制信号的去激活周期期间，当输出节点的电压变得高于第二电压，并且第二差分放大器的输出信号被激活时，第二开关电路被关断，并因此只有第一驱动电路将输出节点连接到低电源线。因此，输出节点的电压开始下降。而且，当输出节点的电压变得低于第二电压时，第二差分放大器的输出信号被去激活，并且第一驱动电路断开输出节点与低电源线之间的连接。
另一方面，在驱动能力控制信号的激活周期期间，当输出节点的电压变得低于第一电压，并且第一差分放大器的输出信号被激活时，第一开关电路被接通，并因此第一和第二驱动电路都将输出节点连接到高电源线。因此，输出节点的电压开始上升。而且，当输出节点的电压变得高于第一电压时，第一差分放大器的输出信号被去激活，并且第一和第二驱动电路断开输出节点与高电源线之间的连接。此外，在驱动能力控制信号的激活周期期间，当输出节点的电压变得高于第二电压，并且第二差分放大器的输出信号被激活时，第二开关电路被接通，并因此第一和第二驱动电路都将输出节点连接到低电源线。因此，输出节点的电压开始下降。而且，当输出节点的电压变得低于第二电压时，第二差分放大器的输出信号被去激活，并因此第一和第二驱动电路断开输出节点与低电源线之间的连接。
如上所述，在电压供应电路中，驱动能力在驱动能力控制信号的激活周期期间增大，并在驱动能力控制信号的去激活周期期间减小。就是说，电压供应电路的驱动能力可以受控于驱动能力控制信号。因此，当根据半导体存储器的操作状态而暂时增大必须由电压供应电路提供的电流(例如，预充电电压被设置为低于恢复电压的一半)时，可以通过在电压供应电路应该提供大电流的周期期间激活驱动能力控制信号来获得电压供应电路所需的驱动能力。
此外，由于电压供应电路是推挽式的，因此当第一和第二驱动电路在驱动能力控制信号的激活周期期间被操作时，会发生对于输出电压变化的响应速度下降并且抗振荡稳定性下降的情况。但是，由于第一和第二差分放大器的偏置电流在驱动能力控制信号的激活周期期间被增大，因此可以在驱动能力控制信号的激活周期期间确保对于输出电压变化的响应速度和抗振荡稳定性。
在驱动能力控制信号的去激活周期期间，第一开关电路被关断，并因此第一差分放大器的输出端子与第二驱动电路的通过其接收到第一开关电路的输出信号的输入端子之间的电连接被断开。类似地，在驱动能力控制信号的去激活周期期间，第二开关电路被关断，并因此第二差分放大器的输出端子与第二驱动电路的通过其接收到第二开关电路的输出信号的输入端子之间的电连接被断开。因此，可以避免降低由于第二驱动电路引起的对在驱动能力控制信号的去激活周期期间输出电压变化的响应速度。另外，在驱动能力控制信号的去激活周期期间，第二驱动电路不工作，并且第一和第二差分放大器的偏置电流变得很小。因此，可以防止半导体存储器在备用状态中功耗的增大。
在本发明第一方面的优选示例中，第一驱动电路包括设置在高电源线和输出节点之间的第一晶体管，以及设置在低电源线和输出节点之间的第二晶体管。第一晶体管的控制端子接收第一差分放大器的输出信号。第二晶体管的控制端子接收第二差分放大器的输出信号。第二驱动电路包括设置在高电源线和输出节点之间的第三晶体管、设置在低电源线和输出节点之间的第四晶体管、设置在高电源线和第三晶体管之间的第五晶体管，和设置在低电源线和第四晶体管之间的第六晶体管。第三晶体管的控制端子接收第一开关电路的输出信号。第四晶体管的控制端子接收第二开关电路的输出信号。第五晶体管的控制端子接收驱动能力控制信号。第六晶体管的控制端子接收驱动能力控制信号。第一和第二驱动电路可以容易地利用这些配置来构成。此外，由于提供了第五和第六晶体管，因此可以减少驱动能力控制信号的去激活周期中第二驱动电路的泄漏电流，并因此可以降低半导体存储器在备用状态中的功耗。
在本发明第一方面的优选示例中，在第二驱动电路中的第三到第六晶体管的中的每一个的沟道宽度都大于第一驱动电路中的第一和第二晶体管中的每一个的沟道宽度。一般，在驱动能力控制信号的激活周期期间必须由电压供应电路提供的电流要比在驱动能力控制信号的去激活周期期间必须由电压供应电路提供的电流大得多。因此，可以通过致使第三到第六晶体管的中的每一个的沟道宽度都大于第一和第二晶体管中的每一个的沟道宽度，来获得在驱动能力控制信号的激活周期期间电压供应电路所需的大驱动能力。
在本发明第一方面的优选示例中，第一和第二开关电路中的每一个都包括并联设置在其输入端和输出端之间的第一和第二开关。第一开关响应于驱动能力控制信号的激活而被接通。第二开关响应于驱动能力控制信号的去激活而被接通。第二开关的阻抗高于第一开关的阻抗。
因此，在驱动能力控制信号的去激活周期期间，第一差分放大器的输出端子和第二驱动电路的通过其接收第一开关电路的输出信号的输入端子被非常微弱地彼此电连接。从而，可以防止第二驱动电路的通过其接收第一开关电路的输出信号的输入端子的电压与第一差分放大器的输出端子的电压相分离，即使在驱动能力控制信号的去激活周期长时也如此。类似地，在驱动能力控制信号的去激活周期期间，第二差分放大器的输出端子和第二驱动电路的通过其接收第二开关电路的输出信号的输入端子被非常微弱地彼此电连接。从而，可以防止第二驱动电路的通过其接收第二开关电路的输出信号的输入端子的电压与第二差分放大器的输出端子的电压相分离，即使在驱动能力控制信号的去激活周期长时也如此。因此，可以提高对于在驱动能力控制信号被激活之后就发生的输出电压变化的响应速度。
在本发明第一方面的优选示例中，第一和第二差分放大器中每一个的电流控制部分包括相对于差分放大部分并联设置的第一和第二电流源，以及设置在差分放大部分和第二电流源之间的电流控制开关。电流控制开关响应于驱动能力控制信号的激活而被接通。因此，第一电流源无论驱动能力控制信号如何都持续有效，而第二电流源仅在驱动能力控制信号的激活周期期间有效。因此，第一和第二差分放大器中的每一个的偏置电流响应于驱动能力控制信号的激活而增大，并响应于驱动能力控制信号的去激活而减小。第一和第二差分放大器中的每一个中的电流控制部分可以容易地利用这些配置来构成。
根据本发明的第二方面，类似于本发明的第一方面，一种半导体存储器包括多个存储器单元、多个位线对、多个均衡电路、多个预充电电路、电压供应电路和控制电路。这里，电压供应电路由相对于输出节点并联设置的第一和第二电压供应部分构成。第一电压供应部分中的第一差分放大器接收输出节点的电压和第一电压以作为输入电压，并且在输出节点的电压低于第一电压时激活其输出信号。第一电压供应部分中的第二差分放大器接收输出节点的电压和高于第一电压的第二电压以作为输入电压，并且在输出节点的电压高于第二电压时激活其输出信号。第一电压供应部分中的第一驱动电路响应于第一差分放大器的输出信号的激活而将输出节点连接到高电源线，并响应于第二差分放大器的输出信号的激活而将输出节点连接到低电源线。
第二电压供应部分中的第三差分放大器接收输出节点的电压和第一电压以作为输入电压，并且在输出节点的电压低于第一电压时激活其输出信号。第二电压供应部分中的第四差分放大器接收输出节点的电压和第二电压以作为输入电压，并且只在驱动能力控制信号的激活周期期间，才在输出节点的电压高于第二电压时激活其输出信号。第二电压供应部分中的第二驱动电路只在驱动能力控制信号的激活周期期间，才响应于第三差分放大器的输出信号的激活而将输出节点连接到高电源线，并响应于第四差分放大器的输出信号的激活而将输出节点连接到低电源线。在下文中，将描述具有这种配置的电压供应电路的操作。
在驱动能力控制信号的去激活周期期间，当输出节点的电压变得低于第一电压时，只有第一差分放大器的输出信号被激活，并因此只有第一驱动电流将输出节点连接到高电源线。因此，输出节点的电压开始上升。而且，当输出节点的电压变得高于第一电压时，第一差分放大器的输出信号被去激活，然后第一驱动电路断开输出节点与高电源线之间的连接。此外，在驱动能力控制信号的去激活周期期间，当输出节点的电压变得高于第二电压时，只有第二差分放大器的输出信号被激活，并因此只有第一驱动电路将输出节点连接到低电源线。因此，输出节点的电压开始下降。而且，当输出节点的电压变得低于第二电压时，第二差分放大器的输出信号被去激活，然后第一驱动电路断开输出节点与低电源线之间的连接。
另一方面，在驱动能力控制信号的激活周期期间，当输出节点的电压变得低于第一电压时，第一差分放大器的输出信号和第三差分放大器的输出信号都被激活，并因此第一和第二驱动电路将输出节点连接到高电源线。因此，输出节点的电压开始上升。而且，当输出节点的电压变得高于第一电压时，第一差分放大器的输出信号和第三差分放大器的输出信号都被去激活，然后第一和第二驱动电路断开输出节点与高电源线之间的连接。此外，在驱动能力控制信号的激活周期期间，当输出节点的电压变得高于第二电压时，第二差分放大器的输出信号和第四差分放大器的输出信号都被激活，因此第一和第二驱动电路将输出节点连接到低电源线。因此，输出节点的电压开始下降。而且，当输出节点的电压变得低于第二电压时，第二差分放大器的输出信号和第四差分放大器的输出信号都被去激活，然后第一和第二驱动电路断开输出节点和低电源线之间的连接。
如上所述，在电压供应电路中，驱动能力在驱动能力控制信号的激活周期期间增大，并在驱动能力控制信号的去激活周期期间减小。就是说，电压供应电路的驱动能力可以受控于驱动能力控制信号。因此，与本发明的第一方面相类似，当根据半导体存储器的操作状态暂时增大必须由电压供应电路提供的电流时，在驱动能力控制信号的激活周期期间，可以确保对于输出电压变化的响应速度和抗振荡稳定性。此外，在驱动能力控制信号的去激活周期期间，第二电压供应部分中的第三和第四差分放大器和第二驱动电路不工作，因此可以避免半导体存储器在备用状态中功耗的增大。
在本发明第二方面的优选示例中，第一驱动电路包括设置在高电源线和输出节点之间的第一晶体管和设置在低电源线和输出节点之间的第二晶体管。第一晶体管的控制端子接收第一差分放大器的输出信号。第二晶体管的控制端子接收第二差分放大器的输出信号。第二驱动电路包括设置在高电源线和输出节点之间的第三晶体管、设置在低电源线和输出节点之间的第四晶体管、设置在高电源线和第三晶体管之间的第五晶体管，和设置在低电源线和第四晶体管之间的第六晶体管。第三晶体管的控制端子接收第三差分放大器的输出信号。第四晶体管的控制端子接收第四差分放大器的输出信号。第五晶体管的控制端子接收驱动能力控制信号。第六晶体管的控制端子接收驱动能力控制信号。第一和第二驱动电路可以容易地利用这些配置来构成。此外，由于提供了第五和第六晶体管，因此可以减少驱动能力控制信号的去激活周期中第二驱动电路的泄漏电流，并因此可以降低半导体存储器在备用状态中的功耗。
附图说明
当结合附图阅读以下详细描述时，本发明的本质、原理和效用将变得更加明显，附图中以相同的标号来指代相似的部分，在附图中：
图1的框图示出了本发明的第一实施例；
图2的框图示出了图1中的存储器核心；
图3的电路图示出了图1中的用于预充电电压的电压供应电路；
图4的电路图示出了图3中的差分放大器；
图5的电路图示出了图3中的开关电路；
图6的时序图示出了图1中的半导体存储器的操作示例；
图7示出了电压供应电路的输出特性；
图8的电路图示出了本发明的比较示例；
图9的电路图示出了图8中的差分放大器；
图10的电路图示出了本发明的第二实施例；
图11的电路图示出了本发明的第三实施例；
图12的电路图示出了图11的第二电压供应部分的差分放大器；以及
图13的电路图示出了本发明的第四实施例。
具体实施方式
在下文中，将参考附图来描述本发明的实施例。此外，以相同标号表示每个电压线和提供给该电压线的电压。图1示出了本发明的第一实施例。图2示出了图1中的存储器核心。在图1中，半导体存储器10例如是DRAM，并具有内部电源电路20、控制电路30和存储器核心40。内部电源电路20是用于利用通过外部端子提供的外部电源电压VDD来生成多个内部电源电压的电路。内部电源电路20具有多个电压供应电路，包括向预充电电压线VPR提供电压的电压供应电路21、向板极电压线VPL提供电压的电压供应电路22、向字线激活电压线VPP提供电压的电压供应电路23和向恢复电压线VBLH提供电压的电压供应电路24。在电压供应电路21中，驱动能力(对于预充电电压线VPR的电流供应能力)响应于来自控制电路30的激活信号ACT(驱动能力控制信号)的激活而增大，并且驱动能力响应于激活信号ACT的去激活而下降。
控制电路30基于时钟信号CK、芯片使能信号/CE、写入使能信号/WE、输出使能信号/OE和多位地址信号AD来生成用于存储器核心40的控制信号(多位行地址信号RAD、多位列地址信号CAD、均衡控制信号EQE、预充电控制信号PRE、感应放大器控制信号SAE、读取放大器控制信号RAE和写入放大器控制信号WAE)。在读取操作周期中，控制电路30接收多位数据信号DQ，并将其输出到多位公共数据总线CDB。在写入操作周期中，控制电路30在多位公共数据总线CDB上接收数据信号，并将其作为数据信号DQ输出。
此外，控制电路30根据行地址选通信号RAS(未示出)的激活定时激活用于控制内部电源电路20中的电压供应电路21的驱动能力的激活信号ACT。行地址选通信号RAS是公知的控制信号，该信号在半导体存储器10从备用状态改变到活动状态时被激活，并在半导体存储器10从活动状态改变到备用状态时被去激活。此外，在行地址选通信号RAS被去激活之后，控制电路30根据存储器核心40中的位线对中的一条位线的电压和另一条位线的电压被设置为预充电电压的定时，对激活信号ACT执行去激活。
在图2中，存储器核心40具有一个存储器单元阵列MCA、多个均衡电路EQC、多个预充电电路PRC、多个感应放大器SA、一个字译码器WDEC、一个列译码器CDEC、一个读取放大器RA和一个写入放大器WA。存储器单元阵列MCA具有多个存储器单元MC，这些存储器单元MC被布置在多个字线WL和多个位线BL和/BL之间的交叉点。每个存储器单元MC都是动态存储器单元，并具有串联连接在相应位线BL(或位线/BL)和板极电压线VPL之间的传输晶体管和电容器。每个存储器单元MC的传输晶体管的栅极都被连接到相应的字线WL。
多个均衡电路EQC被提供，以对应于多个位线对BL和/BL。每个均衡电路EQC具有连接在相应位线对BL和/BL之间的nMOS晶体管，并在其栅极接收均衡控制信号EQE。多个预充电电路PRC被提供，以对应于多个位线对BL和/BL。每个预充电电路PRC具有串联连接在相应位线对BL和/BL之间的一对nMOS晶体管，并在晶体管的栅极接收预充电控制信号PRE。在每个预充电电路PRC中的一对nMOS晶体管之间的连接点被连接到预充电电压线VPR。多个感应放大器SA被提供，以对应于多个位线对BL和/BL。每个感应放大器SA响应于感应放大器控制信号SAE的激活而放大相应位线对BL和/BL之间的电势差。
字译码器WDEC根据行地址信号RAD激活多条字线WL中的一条。列译码器CDEC根据列地址信号CAD选择预定数量的位线对BL和/BL，并将选出的位线对BL和/BL连接到多位内部数据总线IDB。在读取放大器控制信号RAE的激活周期(读取操作周期)中，读取放大器RA放大内部数据总线IDB上的数据信号，并将放大的数据信号输出到公共数据总线CDB。在写入放大器控制信号WAE的激活周期(写入操作周期)中，写入放大器WA放大公共数据总线CDB上的数据信号，并将放大的数据信号输出到内部数据总线IDB。
图3示出了图1中用于预充电电压的电压供应电路。图4示出了图3中的差分放大器。图5示出了图3中的开关电路。在图3中，用于预充电电压的电压供应电路21是推挽式电压供应电路，并具有差分放大器AMP1和AMP2(第一和第二差分放大器)、pMOS晶体管T1和nMOS晶体管T2(第一驱动电路)、开关电路SW1和SW2(第一和第二开关电路)、反相器INV以及pMOS晶体管T3和T5以及nMOS晶体管T4和T6(第二驱动电路)。
如图4所示，每个差分放大器AMP1和AMP2都具有pMOS晶体管T11和T12、nMOS晶体管T13和T14(差分放大部分)和nMOS晶体管T15到T17(电流控制部分)。pMOS晶体管T11的源极和pMOS晶体管T12的源极连接到恢复电压线VBLH(高电源线)。pMOS晶体管T11的栅极、pMOS晶体管T11的漏极、pMOS晶体管T12的栅极和nMOS晶体管T13的漏极彼此连接。pMOS晶体管T12的漏极和nMOS晶体管T14的漏极彼此连接。pMOS晶体管T12的漏极和nMOS晶体管T14的漏极之间的连接点连接到输出端子PO。nMOS晶体管T13的栅极连接到正相输入端子PI+。nMOS晶体管T14的栅极连接到反相输入端子PI-。
nMOS晶体管T13的源极和nMOS晶体管T14的源极、nMOS晶体管T15的漏极和nMOS晶体管T16的漏极彼此连接。nMOS晶体管T15的源极连接到地线VSS(低电源线)。nMOS晶体管T16的源极和nMOS晶体管T17的漏极彼此连接。nMOS晶体管T17的源极连接到地线VSS。nMOS晶体管T15的栅极接收偏置电压VB1。nMOS晶体管T16的栅极连接到控制端子PC。nMOS晶体管T17的栅极接收偏置电压VB2。此外，偏置电压VB2被设置为高于偏置电压VB1。
在这样的电路配置中，来自输出端子PO的输出信号在到正相输入端子PI+的输入电压低于到反相输入端子PI-的输入电压时被设置为低电平(电压VSS)，并在到正相输入端子PI+的输入电压高于到反相输入端子PI-的输入电压时被设置为高电平(电压VBLH)。此外，无论到控制端子PC的输入信号是什么，nMOS晶体管T15(第一电流源)都作为电流源持续有效。另一方面，只有当nMOS晶体管T16(电流控制开关)被接通时，即只有当到控制端子PC的输入信号被设置为高电平时，nMOS晶体管T17(第二电流源)才作为电流源有效。因此，在上述电路配置中，偏置电流响应于到控制端子PC的输入信号的上升跳变而增大，并响应于到控制端子PC的输入信号的下降跳变而减小。
在图3中，差分放大器AMP1通过正相输入端子PI+接收输出电压VPR(输出节点ND的电压)，并同时通过反相输入端子PI-接收参考电压VRL(第一电压)。因此，当输出电压VPR低于参考电压VRL时，差分放大器AMP1的输出信号被激活到低电平。此外，差分放大器AMP2通过正相输入端子PI+接收输出电压VPR，并同时通过反相输入端子PI-接收参考电压VRH(第二电压)。因此，当输出电压VPR高于参考电压VRH时，差分放大器AMP2的输出信号被激活到高电平。此外，参考电压VRH被设置为高于参考电压VRL。此外，差分放大器AMP1、AMP2中的每一个都通过控制端子PC接收激活信号ACT。因此，在差分放大器AMP1、AMP2中的每一个中，偏置电流响应于激活信号ACT被激活到高电平而增大，并响应于激活信号ACT被去激活到低电平而减小。
pMOS晶体管T1的漏极连接到输出节点ND，该节点ND连接到预充电电压线VPR。pMOS晶体管T1的源极连接到恢复电压线VBLH。pMOS晶体管T1的栅极连接到差分放大器AMP1的输出端子PO。nMOS晶体管T2的漏极连接到输出节点ND。nMOS晶体管T2的源极连接到地线VSS。nMOS晶体管T2的栅极连接到差分放大器AMP2的输出端子PO。
如图5所示，开关电路SW1和SW2中的每一个都具有CMOS开关MSW1和反相器11。CMOS开关MSW1的一端和另一端分别连接到输入端子PI和输出端子PO。反相器11的输入端连接到控制端子PC。构成CMOS开关MSW1的pMOS晶体管的栅极连接到反相器11的输出端。构成CMOS开关MSW1的nMOS晶体管的栅极连接到控制端子PC。在这样的电路配置中，当到控制端子PC的输入信号被设置为高电平时，CMOS开关MSW1被接通，并因此输入端子PI和输出端子PO被彼此电连接。另一方面，当到控制端子PC的输入信号被设置为低电平时，CMOS开关MSW1被关断，输入端子PI和输出端子PO彼此断开电连接。
参考图3，在开关电路SW1中，输入端子PI连接到差分放大器AMP1的输出端子PO，而输出端子PO被连接到pMOS晶体管T3的栅极。在开关电路SW2中，输入端子PI连接到差分放大器AMP2的输出端子PO，而输出端子PO被连接到nMOS晶体管T4的栅极。开关电路SW1和SW2通过控制端子PC接收激活信号ACT。因此，在将激活信号ACT激活到高电平的激活周期中，开关电路SW1和SW2的CMOS开关MSW1都被接通。因此，差分放大器AMP1的输出端子PO和pMOS晶体管T3的栅极被彼此电连接，同时差分放大器AMP2的输出端子PO和nMOS晶体管T4的栅极被彼此电连接。另一方面，在激活信号ACT被去激活到低电平的去激活周期中，开关电路SW1和SW2的CMOS开关MSW1都被关断。然后，差分放大器AMP1的输出端子PO和pMOS晶体管T3的栅极被彼此断开电连接，同时差分放大器AMP2的输出端子PO和nMOS晶体管T4的栅极被彼此断开电连接。
pMOS晶体管T3的漏极连接到输出节点ND。pMOS晶体管T3的源极和pMOS晶体管T5的漏极被彼此连接。pMOS晶体管T5的源极被连接到恢复电压线VBLH。如上所述，pMOS晶体管T3的栅极被连接到开关电路SW1的输出端子PO。pMOS晶体管T5的栅极通过反相器INV接收激活信号ACT。
nMOS晶体管T4的漏极连接到输出节点ND。nMOS晶体管T4的源极和nMOS晶体管T6的漏极彼此连接。nMOS晶体管T6的源极连接到地线VSS。如上所述，nMOS晶体管T4的栅极连接到开关电路SW2的输出端子PO。nMOS晶体管T6的栅极接收激活信号ACT。此外，pMOS晶体管T3和T5以及nMOS晶体管T4和T6中的每一个的沟道宽度都大于pMOS晶体管T1和nMOS晶体管T2中的每一个的沟道宽度。在下文中，分为激活信号ACT的去激活周期和激活周期来描述具有这样配置的电压供应电路21的操作。
(激活信号ACT的去激活周期)
如果输入电压VPR变得低于参考电压VRL，则差分放大器AMP1的输出信号被激活到低电平。此外，由于激活信号ACT被去激活，因此差分放大器AMP1和AMP2以很小的偏置电流工作。在激活信号ACT的去激活周期中，开关电路SW1的CMOS开关MSW1被关断，从而差分放大器AMP1的输出端子PO和pMOS晶体管T3的栅极彼此断开电连接。因此，根据差分放大器AMP1的输出信号的激活，只有pMOS晶体管T1被接通。因此，只通过pMOS晶体管T1在输出节点ND和恢复电压线VBLH之间开始电流供应。因此，输出电压VPR开始上升。然后，如果输出电压VPR变得高于参考电压VRL，差分放大器AMP1的输出信号则去激活到高电平。如果这样做，pMOS晶体管T1则被关断，然后输出节点ND和恢复电压线VBLH之间的电流供应停止。
另一方面，如果输出电压VPR变得高于参考电压VRH，差分放大器AMP2的输出信号则被激活到高电平。在激活信号ACT的去激活周期中，开关电路SW2的CMOS开关MSW1被关断，并因此差分放大器AMP2的输出端子PO和nMOS晶体管T4的栅极彼此断开电连接。因此，根据差分放大器AMP2的输出信号的激活，只有nMOS晶体管T2被接通。因此，只通过nMOS晶体管T2在输出节点ND和地线VSS之间开始电流供应。因此，输出电压VPR开始下降。然后，如果输出电压VPR变得低于参考电压VRH，差分放大器AMP2的输出信号则被去激活到低电平。如果这样做，nMOS晶体管T2则被关断，然后输出节点ND和地线VSS之间的电流供应停止。
(激活信号ACT的激活周期)
如果输出电压VPR变得低于参考电压VRL，差分放大器AMP1的输出信号则被激活到低电平。此外，由于激活信号ACT被激活，因此差分放大器AMP1和AMP2以大偏置电流工作。在激活信号ACT的激活周期中，开关电路SW1的CMOS开关MSW1被接通，并因此差分放大器AMP1的输出端子PO和pMOS晶体管T3的栅极被彼此电连接。因此，根据差分放大器AMP1的输出信号的激活，pMOS晶体管T1和T3都被接通。因此，通过pMOS晶体管T1和T3两者在输出节点ND和恢复电压线VBLH之间开始电流供应。因此，输出电压VPR开始上升。然后，如果输出电压VPR变得高于参考电压，差分放大器AMP1的输出信号则被去激活到高电平。如果这样做，pMOS晶体管T1和T3则被关断，然后输出节点ND和恢复电压线VBLH之间的电流供应停止。
另一方面，如果输出电压VPR变得高于参考电压VRH，则差分放大器AMP2的输出信号被激活到高电平。在激活信号ACT的激活周期中，开关电路SW2的CMOS开关MSW1被接通，并因此差分放大器AMP2的输出端子PO和nMOS晶体管T4的栅极被彼此电连接。因此，根据差分放大器AMP2的输出信号的激活，nMOS晶体管T2和T4都被接通。因此，通过nMOS晶体管T2和T4两者在输出节点ND和地线VSS之间开始电流供应。因此，输出电压VPR开始下降。然后，如果输出电压VPR变得低于参考电压VRH，差分放大器AMP2的输出信号则被去激活到低电平。如果这样做，nMOS晶体管T2和T4则被关断，然后在输出节点ND和地线VSS之间的电流供应停止。
图6示出了图1中的半导体存储器的操作示例。为了将半导体存储器10从备用状态改变到活动状态，行地址选通信号RAS从低电平激活到高电平(图6中的(a))。根据行地址选通信号RAS的激活定时，激活信号ACT被从低电平激活到高电平(图6中的(b))。因此，用于预充电电压的电压供应电路21的驱动能力提高。此外，根据行地址选通信号RAS的激活，均衡控制信号EQE和预充电控制信号PRE被从高电平(电压VBLH)去激活到低电平(电压VSS)(图6中的(c))。因此，构成均衡电路EQC的nMOS晶体管和构成预充电电路PRC的nMOS晶体管对都被关断。随后，字线WL被从低电平(电压VSS)激活到高电平(电压VPP)(图6中的(d))。根据字线WL的激活，由于存储器单元MC中累积的电荷而在位线对BL和/BL中出现电势差(图6中的(e))。然后，感应放大器控制信号SAE被从低电平激活到高电平(图6中的(f))。响应于感应放大器控制信号SAE的激活，感应放大器SA放大位线对BL和/BL的电势差，并因此位线BL和/BL的电压被分别设置到恢复电压VBLH和接地电压VSS(图6中的(g))。
随后，为了将半导体存储器10从活动状态改变到备用状态，行地址选通信号RAS被从高电平去激活到低电平(图6中的(h))。根据行地址选通信号RAS的去激活，字线WL被从高电平去激活到低电平(图6中的(i))。然后，感应放大器控制信号SAE被从高电平去激活到低电平(图6中的(j))。随后，均衡控制信号EQE和预充电控制信号PRE被从低电平激活到高电平(图6中的(k))。因此，构成均衡电路EQC的nMOS晶体管和构成预充电电路PRC的nMOS晶体管对被接通。因此，位线BL和/BL的电压被设置到预充电电压VPR(图6中的(1))。根据位线BL和/BL的电压被设置到电压VPR的定时，激活信号ACT被从高电平去激活到低电平(图6中的(m))。因此，用于预充电电压的电压供应电路21的驱动能力下降。
如上所述，在用于预充电电压的电压供应电路21中，驱动能力在激活信号ACT的激活周期中上升，并在激活信号ACT的去激活周期中下降。因此，例如，当预充电电压VPR被设置到低于恢复电压VBLH的一半，并且在恢复操作之后的预充电操作中必须由电压供应电路21提供的电流暂时增大时，获得了电压供应电路21所需的驱动能力。
图7示出了电压供应电路的输出特性。在图7中，纵轴代表输出电流IVPR，横轴代表输出电压VPR。在推挽式电压供应电路中，与源极跟随型电压供应电路相比，在死区(在参考电压VRL和VRH之间的电压区域)附近电压区域中的输出电流的改变是很陡的。因此，在推挽式电压供应电路中，与源极跟随型电压供应电路相比，依赖于输出电流的输出电压的变化很小。此外，在推挽式电压供应电路中，与源极跟随型电压供应电路不同，不存在输出电压受输出晶体管的阈值电压影响的情况。因此，在推挽式电压供应电路中，与源极跟随型电压供应电路相比，可以以很高的精度设置输出电压VPR。由于图3所示的用于预充电电压的电压供应电路21是推挽式的，因此可获得上述优点。
图8示出了本发明的比较示例。图9示出了图8中的差分放大器。在比较示例的描述中，用相同标号指示与参考图1到5所描述的相同部分，并将省略其详细描述。在比较示例中的半导体存储器除了例如提供了图8中的电压供应电路21A以取代电压供应电路21之外，具有与图1中的半导体存储器10相同的配置。
在图8中，用于预充电电压的电压供应电路21A是推挽型电压供应电路，并具有差分放大器AMP1A和AMP2A、pMOS晶体管T1和nMOS晶体管T2。如图9所示，差分放大器AMP1A和AMP2A中的每一个都具有pMOS晶体管T11和T12以及nMOS晶体管T13到T15。就是说，差分放大器AMP1A和AMP2A中的每一个除了未提供图4中的nMOS晶体管T16和T17之外，具有与图4中的差分放大器AMP1和AMP2中的每一个相同的配置。
在图8中，差分放大器AMP1A通过正相输入端子PI+接收输出电压VPR，同时通过反相输入端子PI-接收参考电压VRL。因此，当输出电压VPR低于参考电压VRL时，差分放大器AMP1A的输出信号被激活到低电平。此外，差分放大器AMP2A通过正相输入端子P+接收输出电压VPR，同时通过反相输入端子PI-接收参考电压VRH。因此，当输出电压VPR高于参考电压VRH时，差分放大器AMP2A的输出信号被激活到高电平。
pMOS晶体管T1的漏极连接到输出节点ND，输出节点ND连接到预充电电压线VPR。pMOS晶体管T1的源极连接到恢复电压线VBLH。pMOS晶体管T1的栅极连接到差分放大器AMP1A的输出端子PO。nMOS晶体管T2的漏极连接到输出节点ND。nMOS晶体管T2的源极连接到地线VSS。nMOS晶体管T2的栅极连接到差分放大器AMP2A的输出端子PO。
在具有这种配置的用于预充电电压的电压供应电路21A中，为了提高驱动能力，优选的做法是增大pMOS晶体管T1和nMOS晶体管T2的沟道宽度。但是，在此情况下，每个差分放大器AMP1A和AMP2A的输出端子PO的负载电容增大。因此，对于输出电压VPR的变化的响应速度下降。此外，在推挽式电压供应电路21A中，反馈环路由两级放大电路构成。因此，如果pMOS晶体管T1和nMOS晶体管T2的沟道宽度增大，则相位容限下降，并因此抗振荡稳定性下降。对于输出电压VPR变化的响应速度的下降和抗振荡稳定性的下降可以通过增大差分放大器AMP1A和AMP2A中的每一个的偏置电流来避免。但是，如果无论半导体存储器的操作状态如何，差分放大器AMP1A和AMP2A中的每一个的偏置电流都始终增大的话，半导体存储器在备用状态中的功耗则会增大。
另一方面，在图3所示的用于预充电电压的电压供应电路21中，在激活信号ACT的激活周期中，除了pMOS晶体管T1和nMOS晶体管T2之外，具有很大沟道宽度的pMOS晶体管T3和nMOS晶体管T4也是有效的。在激活信号ACT的激活周期中，在差分放大器AMP1和AMP2中，由于除了nMOS晶体管T15之外，nMOS晶体管T17作为电流源也是有效的，因此偏置电流增大，并且用于nMOS晶体管T17的偏置电压VB2被设置为高于用于nMOS晶体管T15的偏置电压VB1。因此，可以确保对于输出电压VPR的变化的响应速度以及抗振荡稳定性。
此外，在激活信号ACT的去激活周期中，开关电路SW1的CMOS开关MSW1被关断，并因此差分放大器AMP1的输出端子PO被断开与pMOS晶体管T3的栅极之间的电连接。类似地，在激活信号ACT的去激活周期中，开关电路SW2的CMOS开关MSW1被关断，并因此差分放大器AMP2的输出端子PO被断开与nMOS晶体管T4的栅极之间的电连接。因此，可以避免由于pMOS晶体管T3和nMOS晶体管T4而引起的在激活信号ACT的去激活周期中对于输出电压VPR的变化的响应速度下降。
另外，在激活信号ACT的去激活周期中，由于差分放大器AMP1和AMP2中的每一个的偏置电流减小，因此可以避免半导体存储器10在备用状态中的功耗增大。此外，由于提供了pMOS晶体管T5和nMOS晶体管T6，因此可以减小激活信号ACT的去激活周期中的泄漏电流，并因此可以减小半导体存储器10在备用状态中的功耗。
图10示出了本发明的第二实施例。在第二实施例中的描述中，用相同标号指示与第一实施例中描述的相同部分，并将省略其详细描述。第二实施例的半导体存储器例如除了提供图10中的开关电路SW1A和SW2A以取代开关电路SW1和SW2之外，具有与图1中的半导体存储器10相同的配置。开关电路SW1A和SW2A中的每一个都具有CMOS开关MSW1和MSW2(第一和第二开关)以及反相器11。就是说，除了另外还提供CMOS开关MSW2之外，开关电路SW1A和SW2A中的每一个都具有与图5中的开关电路SW1和SW2中的每一个相同的配置。
CMOS开关MSW2与CMOS开关MSW1一起并联连接在输入端子PI和输出端子PO之间。构成CMOS开关MSW2的pMOS晶体管的栅极连接到控制端子PC。构成CMOS开关MSW2的nMOS晶体管的栅极连接到反相器11的输出端。此外，CMOS开关MSW2的阻抗比CMOS开关MSW1的阻抗大得多。
在这样的电路配置中，当用于控制端子PC的输入信号被设置为高电平时，CMCS开关MSW1被接通，并因此输入端子PI和输出端子PO被彼此电连接。另一方面，当用于控制端子PC的输入信号被设置为低电平时，CMOS开关MSW2被接通，并因此输入端子PI和输出端子PO在极端微弱的程度上被彼此电连接。
因此，在根据第二实施例的用于预充电电压的电压供应电路中，在激活信号ACT的去激活周期中，差分放大器AMP1的输出端子PO和pMOS晶体管T3的栅极在极端微弱的程度上(在pMOS晶体管T3的栅极电容作为差分放大器AMP1的输出端子PO的负载电容可忽略不计的程度上)被彼此电连接。因此，当激活信号ACT的去激活周期长时，可避免pMOS晶体管T3的栅极电压远离差分放大器AMP1的输出端子PO的电压。类似地，在激活信号ACT的去激活周期中，差分放大器AMP2的输出端子PO和nMOS晶体管T4的栅极在极端微弱的程度上(在nMOS晶体管T4的栅极电容作为差分放大器AMP2的输出端子PO的负载电容可忽略不计的程度上)被彼此电连接。因此，当激活信号ACT的去激活周期长时，可避免nMOS晶体管T4的栅极电压远离差分放大器AMP2的输出端子PO的电压。
在上述第二实施例中，也获得了与第一实施例相同的效果。此外，当激活信号ACT的去激活周期长时，可避免pMOS晶体管T3的栅极电压远离差分放大器AMP1的输出端子PO的电压，并且可避免nMOS晶体管T4的栅极电压远离差分放大器AMP2的输出端子PO的电压。因此，与第一实施例相比，对于在激活信号ACT被激活之后就发生的输出电压VPR的变化的响应速度可以被提高。
图11示出了本发明的第三实施例。图12示出了图11中的第二电压供应部分的差分放大器。在第三实施例中的描述中，用相同标号指示与第一实施例中描述的相同部分，并将省略其详细描述。第三实施例的半导体存储器例如除了提供图11中的电压供应电路21B以取代电压供应电路21之外，具有与图1中的半导体存储器相同的配置。
用于预充电电压的电压供应电路21B具有第一电压供应部分21B-1和第二电压供应部分21B-2，其中第一电压供应部分21B-1无论激活信号ACT怎样，都持续工作，而第二电压供应部分21B-2只有在激活信号ACT的激活周期中才工作。第一电压供应部分21B-1具有差分放大器AMP1A和AMP2A(第一和第二差分放大器)以及pMOS晶体管T1和nMOS晶体管T2(第一驱动电路)。就是说，第一电压供应部分21B-1具有与图8中的电压供应电路21A相同的配置。
第二电压供应部分21B-2具有差分放大器AMP1B和AMP2B(第三和第四差分放大器)、开关电路SW1和SW2以及pMOS晶体管T3和T5以及nMOS晶体管T4和T6(第二驱动电路)。就是说，第二电压供应部分21B-2除了未提供pMOS晶体管T1和nMOS晶体管T2，并且提供了差分放大器AMP1B和AMP2B以取代差分放大器AMP1和AMP2之外，具有与图3中的电压供应电路21相同的配置。
如图12所示，差分放大器AMP1B和AMP2B中的每一个都具有pMOS晶体管T11和T12以及nMOS晶体管T13、T14、T16和T17。就是说，差分放大器AMP1B和AMP2B中的每一个除了未提供nMOS晶体管T15之外，具有与图4中的差分放大器AMP1和AMP2中的每一个相同的配置。第一电压供应部分21B-1中的pMOS晶体管T1和nMOS晶体管T2的连接节点以及第二电压供应部分21B-2中的pMOS晶体管T3和nMOS晶体管T4的连接节点都被连接到输出节点ND，输出节点ND连接到预充电电压线VPR。在下文中，分为激活信号ACT的去激活周期和激活周期来描述具有这种配置的电压供应电路21B的操作。
(激活信号ACT的去激活周期)
在激活信号ACT的去激活周期中，第二电压供应部分21B-2不工作。因此，如果输出电压VPR变得低于参考电压VRL，则只有差分放大器AMP1A的输出信号被激活到低电平，并且随后只有pMOS晶体管T1被接通。因此，只通过pMOS晶体管T1在输出节点ND和恢复电压线VBLH之间开始电流供应。因此，输出电压VPR开始上升。然后，如果输出电压VPR变得高于参考电压VRL，则差分放大器AMP1A的输出信号被去激活到高电平。如果这样做，pMOS晶体管T1将被关断，并且随后在输出节点ND和恢复电压线VBLH之间停止电流供应。
另一方面，如果输出电压VPR变得高于参考电压VRH，则只有差分放大器AMP2A的输出信号被激活到高电平，并且随后只有nMOS晶体管T2被接通。因此，只通过nMOS晶体管T2在输出节点ND和地线VSS之间开始电流供应。因此，输出电压VPR开始下降。然后，如果输出电压VPR变得低于参考电压VRH，则差分放大器AMP2A的输出信号被去激活到低电平。如果这样做，nMOS晶体管T2将被关断，并且随后在输出节点ND和地线VSS之间停止电流供应。
(激活信号ACT的激活周期)
在激活信号ACT的激活周期中，第二电压供应部分21B-2工作。因此，如果输出电压VPR变得低于参考电压VRL，则差分放大器AMP1A的输出信号和差分放大器AMP1B的输出信号都被激活到低电平，然后pMOS晶体管T1和T3被接通。因此，通过pMOS晶体管T1和T3两者在在输出节点ND和恢复电压线VBLH之间开始电流供应。因此，输出电压VPR开始上升。然后，如果输出电压VPR变得高于参考电压VRL，则差分放大器AMP1A的输出信号和差分放大器AMP1B的输出信号被去激活到高电平。如果这样做，pMOS晶体管T1和T3被关断，并且随后在输出节点ND和恢复电压线VBLH之间停止电流供应。
另一方面，如果输出电压VPR变得高于参考电压VRH，则差分放大器AAP2A的输出信号和差分放大器AMP2B的输出信号都被激活到高电平，然后nMOS晶体管T2和T4被接通。因此，通过nMOS晶体管T2和T4两者在在输出节点ND和地线VSS之间开始电流供应。因此，输出电压VPR开始下降。然后，如果输出电压VPR变得低于参考电压VRH，则差分放大器AMP2A的输出信号和差分放大器AMP2B的输出信号被去激活到低电平。如果这样做，nMOS晶体管T2和T4被关断，并且随后在输出节点ND和地线VSS之间停止电流供应。
这样，在激活信号ACT的激活周期中，具有较小驱动能力的第一电压供应部分21B-1和具有较大驱动能力的第二电压供应部分21B-2都工作，并因此整个电压供应电路21B的驱动能力增大。另一方面，在激活信号ACT的去激活周期中，只有具有较小驱动能力的第一电压供应部分21B-1工作，因此整个电压供应电路21B的驱动能力下降。因此，例如，当预充电电压被设置为低于恢复电压VBLH的一半，并且在恢复操作之后的预充电操作中必须由电压供应电路21B提供的电流暂时增大时，可获得电压供应电路21B所需的驱动能力。
此外，由于偏置电压VB2被设置为高于偏置电压VB1，因此在第二电压供应部分21B-2中的每个差分放大器AMP1B和AMP2B的偏置电流变得大于第一电压供应部分21B-1中每个差分放大器AMP1A和AMP2A的偏置电流。因此，在包括了具有大沟道宽度的pMOS晶体管T3和T5以及nMOS晶体管T4和T6的第二电压供应部分21B-2中，可以确保对于输出电压VPR的变化的响应速度以及抗振荡稳定性。在上述第三实施例中，还获得了与第一实施例相同的效果。
图13示出了本发明的第四实施例。在第四实施例中的描述中，用相同标号指示与第一和第三实施例中描述的相同部分，并将省略其详细描述。第四实施例的半导体存储器例如除了提供电压供应电路21C以取代电压供应电路21之外，具有与图1中的半导体存储器10相同的配置。用于预充电电压的电压供应电路21C具有第一电压供应部分21C-1和第二电压供应部分21C-2，其中第一电压供应部分21C-1无论激活信号ACT怎样，都持续工作，而第二电压供应部分21C-2只有在激活信号ACT的激活周期中才工作。
第一电压供应部分21C-1具有与图11中的第一电压供应部分21B-1(即图8中的电压供应电路21A)相同的配置。第二电压供应部分21C-2除了未提供开关电路SW1和SW2之外，具有与图11中的第二电压供应部分21B-2相同的配置。在第一电压供应部分21C-1中的pMOS晶体管T1和nMOS晶体管T2的连接节点，以及第二电压供应部分21C-2中的pMOS晶体管T3和nMOS晶体管T4的连接节点都被连接到输出节点ND，输出节点ND被连接到预充电电压线VPR。在上述第四实施例中，获得了与第一实施例相同的效果。
此外，虽然已经在第一到第四实施例中描述了将本发明应用于DRAM的示例，但是本发明并不局限于这些实施例。例如，本发明可以应用于提供了DRAM存储器单元和SRAM接口的伪SRAM(静态随机访问存储器)。虽然已经在第一到第四实施例中描述了将本发明应用于用于预充电电路的电压供应电路的示例，但是本发明并不局限于这些实施例。例如，本发明可以应用于用于板极电压的电压供应电路。
此外，虽然已经在第一实施例中描述了用于预充电电压的电压供应电路具有两个开关电路的示例，但是本发明并不局限于该实施例。例如，用于预充电电压的电压供应电路可以在省略掉两个开关电路的情况下被构造。在此情况下，可以确保对于输出电压变化的响应速度以及抗振荡稳定性，而且不会增大半导体存储器在备用状态中的功耗。此外，可以根据半导体存储器的操作状态来控制用于预充电电压的电压供应电路的驱动能力。虽然已经在第二实施例中描述了第二开关由具有pMOS晶体管和nMOS晶体管的CMOS开关构成的示例，但是本发明并不局限于该实施例。例如，第二开关可以由pMOS晶体管或nMOS晶体管构成。

Claims (10)

1.一种电压供应电路，包括：
第一差分放大器，其接收输出节点的电压和第一电压以作为输入电压，并且在所述输出节点的电压低于所述第一电压时激活其输出信号；
第二差分放大器，其接收所述输出节点的电压和高于所述第一电压的第二电压以作为输入电压，并且在所述输出节点的电压高于所述第二电压时激活其输出信号；
第一驱动电路，该电路响应于所述第一差分放大器的输出信号的激活而将所述输出节点连接到高电源线，并响应于所述第二差分放大器的输出信号的激活而将所述输出节点连接到低电源线；以及
第二驱动电路，该电路只在驱动能力控制信号的激活周期期间，才响应于所述第一差分放大器的输出信号的激活而将所述输出节点连接到所述高电源线，并响应于所述第二差分放大器的输出信号的激活而将所述输出节点连接到所述低电源线，其中
所述第一和第二差分放大器中的每一个都包括：
差分放大部分，该部分根据输入电压之间的幅度关系来激活输出信号，以及
电流控制部分，该部分连接到所述差分放大部分，并且响应于所述驱动能力控制信号的激活来增大偏置电流。
2.如权利要求1所述的电压供应电路，还包括：
第一开关电路，该电路接收所述第一差分放大器的输出信号，并通过响应于所述驱动能力控制信号的激活接通其自身，来将所述第一差分放大器的输出信号发送到输出端；以及
第二开关电路，该电路接收所述第二差分放大器的输出信号，并通过响应于所述驱动能力控制信号的激活接通其自身，来将所述第二差分放大器的输出信号发送到输出端，其中
所述第二驱动电路接收所述第一开关电路的输出信号以作为所述第一差分放大器的输出信号，并接收所述第二开关电路的输出信号以作为所述第二差分放大器的输出信号。
3.如权利要求2所述的电压供应电路，其中：
所述第一驱动电路包括
设置在所述高电源线和所述输出节点之间的第一晶体管，该第一晶体管通过其控制端子接收所述第一差分放大器的输出信号，以及
设置在所述低电源线和所述输出节点之间的第二晶体管，该第二晶体管通过其控制端子接收所述第二差分放大器的输出信号；并且
所述第二驱动电路包括
设置在所述高电源线和所述输出节点之间的第三晶体管，该第三晶体管通过其控制端子接收所述第一开关电路的输出信号，
设置在所述低电源线和所述输出节点之间的第四晶体管，该第四晶体管通过其控制端子接收所述第二开关电路的输出信号，
设置在所述高电源线和所述第三晶体管之间的第五晶体管，该第五晶体管通过其控制端子接收所述驱动能力控制信号，以及
设置在所述低电源线和所述第四晶体管之间的第六晶体管，该第六晶体管通过其控制端子接收所述驱动能力控制信号。
4.如权利要求3所述的电压供应电路，其中所述第三到第六晶体管中的每一个都具有比所述第一和第二晶体管中的每一个更大的沟道宽度。
5.如权利要求2所述的电压供应电路，其中所述第一和第二开关电路中的每一个都具有并联设置在输入端和输出端之间的第一开关和第二开关，其中
所述第一开关响应于所述驱动能力控制信号的激活而被接通，
所述第二开关响应于所述驱动能力控制信号的去激活而被接通，并且
所述第二开关具有比所述第一开关的阻抗更高的阻抗。
6.如权利要求1所述的电压供应电路，其中所述电流控制部分包括
相对于所述差分放大部分并联设置的第一电流源和第二电流源，以及
设置在所述差分放大部分和所述第二电流源之间的电流控制开关，该电流控制开关响应于所述驱动能力控制信号的激活而被接通。
7.一种电压供应电路，其包含相对于输出节点并联设置的第一电压供应部分和第二电压供应部分，其中：
所述第一电压供应部分包括
第一差分放大器，其接收所述输出节点的电压和第一电压以作为输入电压，并且在所述输出节点的电压低于所述第一电压时激活其输出信号，
第二差分放大器，其接收所述输出节点的电压和高于所述第一电压的第二电压以作为输入电压，并且在所述输出节点的电压高于所述第二电压时激活其输出信号，以及
第一驱动电路，该电路响应于所述第一差分放大器的输出信号的激活而将所述输出节点连接到高电源线，并响应于所述第二差分放大器的输出信号的激活而将所述输出节点连接到低电源线；并且
所述第二电压供应部分包括
第三差分放大器，其接收所述输出节点的电压和所述第一电压以作为输入电压，并且只在驱动能力控制信号的激活周期期间，才在所述输出节点的电压低于所述第一电压时激活其输出信号，
第四差分放大器，其接收所述输出节点的电压和所述第二电压以作为输入电压，并且只在所述驱动能力控制信号的激活周期期间，才在所述输出节点的电压高于所述第二电压时激活其输出信号，以及
第二驱动电路，该电路只在所述驱动能力控制信号的激活周期期间，才响应于所述第三差分放大器的输出信号的激活而将所述输出节点连接到所述高电源线，并响应于所述第四差分放大器的输出信号的激活而将所述输出节点连接到所述低电源线。
8.如权利要求7所述的电压供应电路，其中：
所述第一驱动电路包括
设置在所述高电源线和所述输出节点之间的第一晶体管，该第一晶体管通过其控制端子接收所述第一差分放大器的输出信号，以及
设置在所述低电源线和所述输出节点之间的第二晶体管，该第二晶体管通过其控制端子接收所述第二差分放大器的输出信号；并且
所述第二驱动电路包括
设置在所述高电源线和所述输出节点之间的第三晶体管，该第三晶体管通过其控制端子接收所述第三差分放大器的输出信号，
设置在所述低电源线和所述输出节点之间的第四晶体管，该第四晶体管通过其控制端子接收所述第四差分放大器的输出信号，
设置在所述高电源线和所述第三晶体管之间的第五晶体管，该第五晶体管通过其控制端子接收所述驱动能力控制信号，以及
设置在所述低电源线和所述第四晶体管之间的第六晶体管，该第六晶体管通过其控制端子接收所述驱动能力控制信号。
9.一种半导体存储器，包括：
多个存储器单元；
多个位线对，这些位线对被相应地连接到所述存储器单元；
多个均衡电路，这些均衡电路被设置为对应于所述位线对；
多个预充电电路，这些预充电电路被设置为对应于所述位线对，以便将所述位线对连接到预充电电压线；
电压供应电路，该电路的输出节点被连接到所述预充电电压线；以及
控制电路，该电路在由所述电压供应电路提供到所述预充电电压线的电流需要被增大时，激活到所述电压供应电路的驱动能力控制信号，其中
所述电压供应电路包括
第一差分放大器，其接收所述输出节点的电压和第一电压以作为输入电压，并且在所述输出节点的电压低于所述第一电压时激活其输出信号，
第二差分放大器，其接收所述输出节点的电压和高于所述第一电压的第二电压以作为输入电压，并且在所述输出节点的电压高于所述第二电压时激活其输出信号，以及
第一驱动电路，该电路响应于所述第一差分放大器的输出信号的激活而将所述输出节点连接到高电源线，并响应于所述第二差分放大器的输出信号的激活而将所述输出节点连接到低电源线，
第一开关电路，该电路接收所述第一差分放大器的输出信号，并通过响应于所述驱动能力控制信号的激活接通其自身，来将所述第一差分放大器的输出信号发送到输出端，
第二开关电路，该电路接收所述第二差分放大器的输出信号，并通过响应于所述驱动能力控制信号的激活接通其自身，来将所述第二差分放大器的输出信号发送到输出端，以及
第二驱动电路，该电路只在所述驱动能力控制信号的激活周期期间，才响应于所述第一开关电路的输出信号的激活而将所述输出节点连接到所述高电源线，并响应于所述第二开关电路的输出信号的激活而将所述输出节点连接到所述低电源线，其中
所述第一和第二差分放大器中的每一个都具有
差分放大部分，该部分根据输入电压之间的幅度关系来激活输出信号，以及
电流控制部分，该部分连接到所述差分放大部分，并且响应于所述驱动能力控制信号的激活来增大偏置电流。
10.一种半导体存储器，包括：
多个存储器单元；
多个位线对，这些位线对被相应地连接到所述存储器单元；
多个均衡电路，这些均衡电路被设置为对应于所述位线对；
多个预充电电路，这些预充电电路被设置为对应于所述位线对，以便将所述位线对连接到预充电电压线；
电压供应电路，该电路的输出节点被连接到所述预充电电压线；以及
控制电路，该电路在由所述电压供应电路提供到所述预充电电压线的电流需要被增大时，激活到所述电压供应电路的驱动能力控制信号，其中所述电压供应电路具有相对于所述输出节点并联设置的第一和第二电压供应部分，其中
所述第一电压供应部分包括
第一差分放大器，其接收所述输出节点的电压和第一电压以作为输入电压，并且在所述输出节点的电压低于所述第一电压时激活其输出信号，
第二差分放大器，其接收所述输出节点的电压和高于所述第一电压的第二电压以作为输入电压，并且在所述输出节点的电压高于所述第二电压时激活其输出信号，以及
第一驱动电路，该电路响应于所述第一差分放大器的输出信号的激活而将所述输出节点连接到高电源线，并响应于所述第二差分放大器的输出信号的激活而将所述输出节点连接到低电源线，并且
所述第二电压供应部分包括
第三差分放大器，其接收所述输出节点的电压和所述第一电压以作为输入电压，并且只在驱动能力控制信号的激活周期期间，才在所述输出节点的电压低于所述第一电压时激活其输出信号，
第四差分放大器，其接收所述输出节点的电压和所述第二电压以作为输入电压，并且只在所述驱动能力控制信号的激活周期期间，才在所述输出节点的电压高于所述第二电压时激活其输出信号，以及
第二驱动电路，该电路只在所述驱动能力控制信号的激活周期期间，才响应于所述第三差分放大器的输出信号的激活而将所述输出节点连接到所述高电源线，并响应于所述第四差分放大器的输出信号的激活而将所述输出节点连接到所述低电源线。
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