JPH03108187A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶技術さらにはビット線プリチャ
ージ方式のダイナミックＲＡ　Ｍにおけるセンスアンプ
に適用して特に有効な技術に関し、例えばビット線をＶ
　ｃ　ｃ　／　２レベルにプリチャージするダイナミッ
クＲＡＭに利用して有効な技術に関する。

［従来の技術］ ビット線のプリチャージを行なう方式のダイナミックＲ
ＡＭは、当初、ビット線をＶｃｃレベルにプリチャージ
する方式であった。ビット線をＶｃｃレベルにプリチャ
ージさせる場合、直前のデータ読出し時にハイレベルに
されている側のビット線に接続されているプリチャージ
用のＭＯＳＦＥＴのゲート電圧（プリチャージ信号レベ
ル）がソース電圧に対してあまり高くないので、オン状
態への移行が遅れてしまう。そこで、第３図に示すよう
に、プリチャージＭＯ８ＦＥＴ　　Ｑｐ工。

Ｑｐｚとは別個に、ビット線ＢＬ、ＢＬ間にショート用
ＭＯ８ＦＥＴＱｓを設け、プリチャージ信号φｐｃによ
りオン・オフさせるようにしていた。

このプリチャージ方式に従うと、ビット線のプリチャー
ジの際に、先ずショート用ＭＯ３ＦＥＴＱｓによってビ
ット線ＢＬ、ＢＴ間が短絡され、両ビット腺が読出しレ
ベルの中間のレベル（およそＶ　ｃ　ｃ　／　２　）に
されてから、プリチャージＭ○Ｓ　Ｆ　Ｅ　Ｔ　　Ｑ　
Ｐ　＞＋　Ｑ　Ｐ　ｚ４−よってｖＣＣレベルまでチャ
ージアップされる。つまり、プリチャージＭＯ８ＦＥＴ
　　Ｑｐ□＋Ｑｐｚがオンされるとき、そのゲート電圧
たるプリチャージ信号φｐｃは、ソース電圧（Ｖｃｃ／
２）に対し十分に高くされるため、高速でビット線のプ
リチャージを行なうことができる。近年のダイナミック
ＲＡＭにお覧）ては、ビット線の充放電電流を減らすた
めビット線のプリチャージに際して、Ｖｃｃレベルまで
プリチャージを行なう代わりに、Ｖ　ｃ　ｃ　／　２レ
ベルにプリチャージする方式が採用されるようになって
きている（−日経マグロウヒル社発行「日経エレクトロ
ニクスＪ　１９８５年３月号、第２２４頁〜２２５頁）
。

［発明が解決しようとする問題点コ 上記従来技術はプリチャージレベルをＶｃｃ／２にして
いるため、消費電流がかなり減少するが、センスアンプ
のリファレンス側にベアビット線の非選択側を使用して
いる。

そのため、リファレンス側の非選択ビット線は、センス
アンプ動作時に選択ビット線と逆電位に増幅される。こ
のとき、非選択ビット線の寄生容量に対して、増幅用電
流が流れるが、通常全てのセンスアンプが同時に動作す
るようにされているため、トータルの消費電流はかなり
大きなものとなる。特に、ダイナミックＲＡＭの大容量
化に伴い、ビット線長が長くなったり、ビット線の数が
多くなると、ビット線の増幅用電流はますます大きくな
る。

本発明の目的は、Ｖ　ｃ　ｃ　／　２プリチヤ一ジ方式
のダイナミックＲＡＭにおけるセンスアンプ動作時の消
費電流を大幅に低減することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、センスアンプのりファランス側の入出力端子
を、スイッチを介して電源電圧（Ｖｃｃ／２）端子に接
続可能にされかつ上記スイッチをオフさせることでフロ
ーティング状態に設定可能なノード（以下、リファラン
スノードと称する）に接続させ、ビット線のプリチャー
ジ時には上記スイッチをオンさせて上記リファランスノ
ードをＶ　ｃ　ｃ　／　２にプリチャージするとともに
、センスアンプ動作時には上記スイッチをオフさせてリ
ファランスノードをフローティングにさせるようにする
ものである。

［作用］ 上記した手段によれば、センスアンプに接続されるリフ
ァランスノードの寄生容量は、ビット線の寄生容量に比
べて１桁以上小さくすることができ、こによってペアビ
ット線の非選択側の電位を比較する従来方式に比べて、
センスアンプ動作時の消費電力を大幅に低減するという
上記目的を達成することができる。

［実施例］ 第１図には、発明を適用したダイナミックＲＡＭの一実
施例が示されている。

同図において、Ｍ−ＡＲＹは、選択用のＭＯＳＦＥＴ　
　Ｑｍと情報電荷蓄積用のキャパシタＣｓとからなるメ
モリセルＭＣが、マトリックス状に配設されたメモリア
レイである。また、ＡＤＢはアドレスバッファ、Ｘ−Ｄ
ＥＣはメモリアレイＭ−ＡＲＹ内の１本のワード線Ｗを
選択するＸデコーダ、Ｙ−ＤＥＣはメモリアレイ内の各
ビット線ＢＬに接続されているセンスアンプＳＡの一つ
を選択してコモン入出力信号線ｉ　／　ｏに接続するた
めのカラムスイッチＱｙｅ　Ｑｙ’　をオン・オフ制御
する選択信号を形成するＹデコーダである。

センスアンプＳＡの増幅信号は、コモン入出力信号ｔｌ
Ａ　ｉ　／　ｏを介してメインアンプＭＡに送られ、セ
ンスアンプＳＡの出力がメインアンプＭＡでさらに増幅
されて、差動出力ｄ、ゴとして出力バッファＤＯＢに供
給されるようになっている。

また、入力端子ＩＮには、入力バッファＤＩＢが接続さ
れており、入力バッファＤＩＢにより形成された相補書
込みデータ信号Ｄｉ　ｎ、Ｄｉ　ｎは、書込み制御用ス
イッチｓｗ１．ｓｗ、を介して共通入出力信号線ｉ　／
　ｏ上にのせられて、センスアンプを介してそのとき選
択されているメモリセルに書き込まれるようになってい
る。

さらに、メモリチップ内には、外部から供給されるアド
レスストローブ信号π■１やでＷｌ、書込み制御信号Ｗ
Ｅ等に基づいて、ビット線のプリチャージ信号φｐｃや
上記書込み制御用スイッチｓｗ１．ｓｗ、のコントロー
ル信号ｗｅ、出力バッファに供給される出力制御信号φ
Ｄｏε、メインアンプＭＡの動作タイミングを与える制
御信号φｍａ等を形成するためのタイミング発生回路Ｔ
ＭＧが設けられている。

この実施例では、センスアンプＳＡとして、−対のＣＭ
ＯＳインバータの入出力端子が交叉結合された回路が用
いられており、各センスアンプＳＡの一方の入出力端子
ｎ０にメモリアレイＭ−ＡＲＹ内の１本のビット線ＢＬ
が接続されている。

またセンスアンプＳＡの他方すなわちリファランス側の
入出力端子ｎ２は、一対のスイッチＭＯ８ＦＥＴ　　Ｑ
ｓによってフローティング状態に設定可能なノードｎｒ
に接続されている。上記第１のセンスアンプＳＡ１に対
応するノードｎｒ□はスイッチＭＯ８ＦＥＴ　　Ｑｓ□
を介して電源電圧端子Ｖ　ｃ　ｃ　／　２に、またＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　　Ｑ　ｓ　２を介して隣接する第２
のセンスアンプＳＡ２に対応された第２のノードｎｒ２
に接続可能にされている。

さらに、第２、第３・・・・のノードｎ　ｒ２．　ｎ　
ｒ’、・・・・はスイッチＭＯ３ＦＥＴ　　Ｑｓ、、Ｑ
ｓ４・・・・を介して第３．第４・・・・のノードｎｒ
、、ｎｒ、・・・・にそれぞれ接続可能にされている。

そして上記スイッチＭＯ８ＦＥＴ　　Ｑｓ、ｔ　Ｑｓｚ
、Ｑｓｉ””は、各ビット線ＢＬをＶ　ｃ　ｃ　／　２
レベルにプリチャージすべくビット線に接続されたプリ
チャージ用ＭＯ５ＦＥＴ　　Ｑｐをオン・オフ制御する
制御信号φｐｃによって同時にオン・オフ制御されるよ
うになっている。

次に、上記メモリの動作について説明する。

アドレスストローブ信号旧會がロウレベルに立ち下がっ
てアドレスバッファＡＤＨにロウ系アドレスが取り込ま
れ、ＸデコーダＸ−ＤＥＣによって１本のワード線ＷＬ
が選択される前に、プリチャージ制御信号φｐｃがハイ
レベルに変化され、プリチャージ用ＭＯ８ＦＥＴ　　Ｑ
ｐおよびスイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｑｓ　ｔ　
ｔ　Ｑ　ｓ　ｚ　ｔ　Ｑ　Ｓ　３　？・・・・がオンさ
れる。すると、ビット線ＢＬとセンスアンプＳＡ、、Ｓ
Ａ、、・・・・のりファランス側のノードｎｒよ、ｎｒ
よ、・・・・がＶ　ｃ　ｃ　／　２レベルにプリチャー
ジされる。その後、１本のワード線ＷＬがハイレベルに
立ち上がる直前に制御信号φｐｃがロウレベルに変化さ
れ、プリチャージ用ＭＯ８ＦＥＴ　　Ｑｐおよびスイッ
チＭＯ８ＦＥＴ　　Ｑｓ、。

Ｑ　ｓ、、　Ｑ　ｓ３１・・・・がオフされる。すると
、各センスアンプのりファランス側のノードｎｒ１．ｎ
ｒ２＋・・・・が、フローティングにされる。その後、
１本のワード線ＷＬがハイレベルに変化され、そのワー
ド線上のメモリセルＭＣの情報電荷がビット線Ｉ’３Ｌ
上にそれぞれ読み出され、ビット線の電位が変化する。

すると、センスアンプＳＡが動作してビット線の電位と
りファランスノードｎｒの電位差を検出してその差を増
幅する。その後、ＹデコーダＹ−ＤＥＣからの選択信号
によって、いずれか−組のカラムスイッチＱ　ｙ　ｐ　
Ｑ　ｙ　’　がオンされて、センスアンプＳＡが一つだ
けコモン入出力信号線ｉ　／　ｏに接続される。これと
同期して制御信号φｍａによってメインアンプＭＡが駆
動され、読出し信号をさらに増幅し、出力バッファＤＯ
Ｂによって外部へ出力する。

上記実施例ではセンスアンプがビット線の電位を、寄生
容量の極めて小さなリファランスノードの電位と比較し
て増幅するため、ビット線同士をる。

また、リファランスノードの寄生容量が小さいので、セ
ンスアンプの動作時にリファランスノードのチャージア
ップ、ディスチャージが速くなり、これによってセンス
アンプが高速で動作し、読出し速度も速くなるという利
点がある。あるいは読出し速度が従来のものと同程度で
よいならリファランスノードをチャージまたはディスチ
ャージするＭＯＳＦＥＴのサイズを小さくすることがで
き。

これによってセンスアンプの占有面積を小さくできると
いう利点がある。

第２図には本発明の第２の実施例が示されている。

この実施例は、センスアンプＳＡとコモン入出力信号線
ｉ　／　ｏとの間にカラムスイッチＱｙ＋Ｑｙ′を設け
る代わりに、各ビット線ＢＬ上にカラムスイッチＱｙを
設けることでセンスアンプＳＡを複数（第２図では２本
）のビット線で共用するようにした例である。その他の
構成は第１図の実施例と同一で良い。

この実施例に従うと、センスアンプの数を減らすことが
できるとともに、カラムスイッチも第１図の実施例の半
数以下にすることができる。

さらに、第２図の実施例においてビット線とセンスアン
プ間のカラムスイッチの他に、センスアンプＳＡとコモ
ン入出力信号線ｉ　／　ｏとの間にもカラムスイッチを
設けるようにしてもよい。

また、上記実施例ではりファランスノードを互いに接続
するスイッチＭＯ８ＦＥＴ　　Ｑｓを直列形態とし、一
つの電源電圧Ｖ　ｃ　ｏ　／　２に接続しているが、ス
イッチＭＯ８ＦＥＴ　　Ｑｓを並列形態にして電源電圧
端子Ｖ　ｃ　ｃ　／　２に接続するようにしてもよい。

第４図には、スイッチＭＯ８ＦＥＴ　　Ｑｓを並列形態
にして電源電圧端子Ｖ　ｃ　ｃ　／　２に接続した本発
明の第３の実施例を示す。

この実施例は、各センスアンプＳＡ工、ＳＡ２・・・・
のりファランス側のフローティングノードのプリチャー
ジ用スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　　Ｑ　Ｓ　１−　
Ｑｓ２・・・・を、プリチャージ電圧端子Ｖ　ｃ　ｃ　
／　２とフローティングノードｎｒ、、ｎｒ２・・・・
との間に並列に接続したものである。また、特に制限さ
れないが、ビット線ＢＬのプリチャージ用ＭＯ８ＦＥＴ
　　Ｑｐｘｔ　Ｑｐｚ・・・・と、上記フローティング
ノードのプリチャージ用スイッチＭＯ８ＦＥＴＱｓ□ｔ
Ｑｓａ・・・・を、共通のＶ　ｃ　ｃ　／　２ラインに
接続するとともに、各ビット線とフローティングノード
との間にショート用ＭＯ５ＦＥＴ　　Ｑｉｌ。

Ｑ１０・・・・を接続しである。この実施例においても
第１および第２の実施例と同様の効果が得られる。

以上説明したように上記実施例は、センスアンプのりフ
ァランス側の入出力端子を、スイッチを介して電源電圧
（Ｖｃｃ／２）端子に接続可能にされかつ上記スイッチ
をオフさせることでフローティング状態に設定可能なノ
ード（以下、リファランスノードと称する）に接続させ
、ビット線プリチャージ時には上記スイッチをオンさせ
て上記リファランスノードをＶ　ｃ　ｃ　／　２にプリ
チャージするとともに、センスアンプ動作時には上記ス
イッチをオフさせてリファランスノードをフローティン
グにさせろようにしたので、センスアンプに接続される
リファランスノードの寄生容量がピント線の寄生容量に
比べて１桁以上小さくすることができ、これによってペ
アビット線の非選択側の電位を比較する従来方式に比べ
て、センスアンプ動作時の消費電力が大幅に低減される
とともに、センスアンプの動作速度が速くなり占有面積
も小さくできるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えばセンスアンプは実
施例の形式のみでなく、差動増幅回路あるいはダイナミ
ク型のセンスアンプを用いてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックＲＡＭ
に適用したものについて説明したが、この発明はそれに
限定されるものでなく、差動形式で微小電位を増幅する
回路を有する半導体集積回路に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、Ｖ　ｃ　ｃ　／　２プリチヤ一ジ方式のダイ
ナミックＲＡＭにおけるセンスアンプ動作時の消費電流
を大幅に低減するとともに、センスアンプを高速化し、
占有面積を低減することができる。

４、図面のｆｆｆｆ１−な説明 第１図は本発明に係るビット線プリチャージ方式のダイ
ナミックＲＡＭの一実施例を示す回路構成図、 第２図は本発明の第２の実施例を示す回路構成図。

第３図は、従来のビット線Ｖ　ｃ　ｃ　／　２プリチヤ
一ジ方式のダイナミックＲＡＭのプリチャージ回アンプ
、ＭＡ・・・・メインアンプ、ＤＯＢ・・・・出力バッ
ファ、Ｂ　Ｌ・・・・ビット線、ＱＰ・・・・プリチャ
ージ用ＭＯ８ＦＥＴ、Ｑｓ・・・・スイッチＭＯ５ＦＥ
Ｔ。

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルが接続されたビット線を予め所定
   の電位にプリチャージしておいてからメモリセルを選択
   し、そのときのビット線の電位を基準となる電位と比較
   してセンスアンプで増幅するようにした半導体記憶装置
   において、スイッチ手段を介して電源電圧端子に接続可
   能にされたノードをセンスアンプごとに設け、このノー
   ドを予めプリチャージし、その電位を上記センスアンプ
   の上記基準電位として用いるように構成されてなること
   を特徴とする半導体記憶装置。 ２、上記ビット線とセンスアンプとの間に選択用スイッ
   チ手段が設けられ、複数のビット線で一つのセンスアン
   プを共用するように構成されてなることを特徴とする請
   求項１記載の半導体記憶装置。 ３、上記ビット線および比較用ノードのプリチャージレ
   ベルは電源電圧の２分の１の電位であることを特徴とす
   る請求項１もしくは２記載の半導体記憶装置。