JP6299443B2 - 電源回路及びこれを備えるフラッシュメモリシステム - Google Patents

Description

本発明は電源回路及びこれを備えるフラッシュメモリシステムに関し、特に、外部電源が遮断された場合であっても、一定の期間、電力の供給を継続可能な電源回路及びこれを備えるフラッシュメモリシステムに関する。

近年、ハードディスクドライブを代替する大容量外部メモリとして、ＳＳＤ（Solid State Drive）に代表されるフラッシュメモリシステムの利用が広がっている。フラッシュメモリシステムは、データを記憶するフラッシュメモリとこれを制御するメモリコントローラを備え、さらに、フラッシュメモリ及びメモリコントローラに動作電圧を供給する電源回路を備えて構成される。

フラッシュメモリシステムに用いられる電源回路は、外部電源が突然遮断された場合に備えて、バックアップ用の大容量キャパシタを備えている場合がある。例えば、特許文献１，２に記載されたフラッシュメモリシステムにおいては、通常の電源パスに対して並列に設けられたバックアップ用の電源パスを備え、バックアップ用の電源パスに大容量キャパシタが接続された構成を有している。そして、大容量キャパシタの前後にはそれぞれダイオードが接続されており、これによって電流の逆流が防止されている。

特開２００８−４６７２８号公報 特開２０１３−４５２４５号公報

しかしながら、特許文献１，２に記載されたフラッシュメモリシステムの電源回路では、大容量キャパシタの前後にそれぞれダイオードが接続されているため、ダイオードの順方向電圧分だけ電圧降下が生じる。つまり、大容量キャパシタに充電される電圧は、外部電源の電圧よりもダイオードの順方向電圧分だけ低下した電圧となり、さらに、大容量キャパシタから出力される電圧は、大容量キャパシタに充電された電圧よりもダイオードの順方向電圧分だけさらに低下した電圧となる。このため、バックアップ時に電源電圧が低下するとともに、大容量キャパシタに蓄積される電荷量が減少するという問題があった。

したがって、本発明は、バックアップ時における電源電圧の低下を防止するとともに、大容量キャパシタにより多くの電荷を蓄積可能な電源回路及びこれを用いたフラッシュメモリシステムを提供することを目的とする。

本発明による電源回路は、外部から第１の電圧が供給される電源端子と、入力ノードが整流素子を介して前記電源端子に接続され、出力ノードから第２の電圧を出力する降圧回路と、前記第２の電圧よりも高い第３の電圧を生成する昇圧回路と、前記第３の電圧によって充電されるキャパシタと、前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記降圧回路の前記入力ノードとを接続するスイッチ回路と、を備えることを特徴とする。

本発明によるフラッシュメモリシステムは、メモリコントローラと、前記メモリコントローラによって制御されるフラッシュメモリと、前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、を備え、前記電源回路は、外部から第１の電圧が供給される電源端子と、入力ノードが整流素子を介して前記電源端子に接続され、出力ノードから前記第２の電圧を出力する降圧回路と、前記第２の電圧よりも高い第３の電圧を生成する昇圧回路と、前記第３の電圧によって充電されるキャパシタと、前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記降圧回路の前記入力ノードとを接続するスイッチ回路と、を含み、前記第２の電圧が前記動作電圧として前記メモリコントローラ及び前記フラッシュメモリに供給されることを特徴とする。

本発明によれば、昇圧回路によって昇圧された電圧をキャパシタに充電していることから、キャパシタの充電電圧を任意に設計することができる。これにより、バックアップ時における電源電圧の低下を防止することができるとともに、キャパシタにより多くの電荷を蓄積することが可能となる。

本発明において、前記昇圧回路は、前記第１の電圧が前記第１の所定値未満に低下したことに応答して昇圧動作を停止することが好ましい。これによれば、バックアップ時において昇圧回路による電力消費を防止することができる。

本発明において、前記昇圧回路は前記第２の電圧を昇圧することによって前記第３の電圧を生成することが好ましい。これによれば、互いに出力電圧の異なる複数の降圧回路を用いる場合であっても、これら降圧回路の入力ノード側における負荷が増大することがない。

本発明による電源回路は、前記キャパシタの充電電圧が第２の所定値未満に低下したことに応答して、前記キャパシタを放電する放電回路をさらに備えることが好ましい。これによれば、キャパシタに残存する不要な電荷による誤動作を防止することが可能となる。この場合、前記第２の所定値は前記第１の所定値よりも低いことが好ましい。

本発明による電源回路は、前記第１の電圧が前記第１の所定値以上であることに応答して検出信号を活性化させる電圧検出回路と、前記検出信号の振幅を前記第２の電圧にレベルシフトするレベルシフト回路と、をさらに備え、前記スイッチ回路は、レベルシフトされた前記検出信号によって制御されることが好ましい。これによれば、スイッチ回路を第２の電圧によって動作させることが可能となる。

この場合、前記第２の電圧は、メモリコントローラに電源電圧として供給され、前記メモリコントローラは、前記検出信号に基づいてリセットされることが好ましい。これによれば、メモリコントローラの誤動作を防止することができる。

この場合、前記昇圧回路は、前記第３の電圧が第３の所定値以上であることに応答して状態信号を活性化させ、前記メモリコントローラは、前記検出信号及び前記状態信号の少なくとも一方が非活性化されている場合にリセットされることが好ましい。これによれば、バックアップが可能な状態になった後にメモリコントローラを動作させることが可能となるため、信頼性が向上する。

この場合、前記第２の電圧は、前記メモリコントローラによって制御されるフラッシュメモリに電源電圧として供給され、前記検出信号が非活性化し、且つ、前記フラッシュメモリがレディ状態であることに応答して、前記キャパシタを放電する放電回路をさらに備えることが好ましい。これによれば、フラッシュメモリがビジー状態である場合に誤って放電を開始することが無くなるため、信頼性がさらに向上する。

このように、本発明によれば、バックアップ時における電源電圧の低下を防止することができるとともに、キャパシタにより多くの電荷を蓄積することが可能となる。これにより、外部電源が遮断された場合のバックアップをより効率的に行うことが可能となる。

本発明の第１の実施形態によるフラッシュメモリシステム１０Ａの構成を示すブロック図である。 電源投入時におけるフラッシュメモリシステム１０Ａの動作を説明するための電圧波形図である。 電源の遮断時におけるフラッシュメモリシステム１０Ａの動作を説明するための電圧波形図である。 本発明の第２の実施形態によるフラッシュメモリシステム１０Ｂの構成を示すブロック図である。 本発明の第３の実施形態によるフラッシュメモリシステム１０Ｃの構成を示すブロック図である。 本発明の第４の実施形態によるフラッシュメモリシステム１０Ｄの構成を示すブロック図である。 本発明の第５の実施形態によるフラッシュメモリシステム１０Ｅの構成を示すブロック図である。

以下、図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の第１の実施形態によるフラッシュメモリシステム１０Ａの構成を示すブロック図である。

図１に示すように、第１の実施形態によるフラッシュメモリシステム１０Ａは、電源回路２０Ａ、メモリコントローラ３０及びフラッシュメモリ４０によって構成されている。メモリコントローラ３０はフラッシュメモリ４０の動作を制御する回路であり、例えば１個の半導体チップに集積されたコントロールチップによって構成される。フラッシュメモリ４０はユーザデータを不揮発的に記憶する回路であり、例えば１又は複数のフラッシュメモリチップによって構成される。

フラッシュメモリ４０へのアクセスは、メモリコントローラ３０からフラッシュメモリ４０にコマンドアドレス信号ＣＡを発行することにより行う。そして、リード動作時においては、指定されたアドレスに保持されているデータＤＡＴＡが読み出され、メモリコントローラ３０に転送される。メモリコントローラ３０は、読み出されたデータＤＡＴＡをデータ端子１２から外部のホストシステム（図示せず）に出力する。一方、ライト動作時においては、データ端子１２を介して外部のホストシステムから入力されたデータＤＡＴＡがメモリコントローラ３０に入力され、メモリコントローラ３０はこれをフラッシュメモリ４０の指定されたアドレスに書き込む。

フラッシュメモリ４０は、ライト動作の実行に比較的長い時間（例えば数ｍｓ〜数十ｍｓ）を要する。フラッシュメモリ４０は、ライト動作を実行している間、ビジー信号ＦＢＳＹをローレベルとし、ビジー状態であることをメモリコントローラ３０に通知する。ビジー状態である場合、フラッシュメモリ４０に対するアクセスは禁止される。そして、フラッシュメモリ４０によるライト動作が完了すると、フラッシュメモリ４０はビジー信号ＦＢＳＹをハイレベルとし、レディ状態であることをメモリコントローラ３０に通知する。これにより、メモリコントローラ３０は、フラッシュメモリ４０に対するアクセスが再び可能な状態になる。

電源回路２０Ａは、メモリコントローラ３０及びフラッシュメモリ４０に動作電圧を供給するための回路であり、電源端子１１を介して外部から供給される第１の電圧Ｖ１に基づいて動作する。第１の電圧Ｖ１は、例えば５．０Ｖである。

電源回路２０Ａは、それぞれ第２の電圧Ｖ２ａ〜Ｖ２ｄを生成する降圧回路２１ａ〜２１ｄを備える。特に限定されるものではないが、第２の電圧Ｖ２ａ〜Ｖ２ｄの関係は、
Ｖ２ａ≧Ｖ２ｄ≧Ｖ２ｂ≧Ｖ２ｃ
である。このうち、電圧Ｖ２ａ，Ｖ２ｂはフラッシュメモリ４０に電源電圧として供給され、電圧Ｖ２ａ〜Ｖ２ｄはメモリコントローラ３０に電源電圧として供給される。降圧回路２１ａ〜２１ｄの出力ノードは、それぞれ抵抗Ｒａ〜Ｒｄを介して接地されている。抵抗Ｒａ〜Ｒｄを設けることは必須でないが、電源遮断後の電源配線を安定化するために設けることが好ましい。

降圧回路２１ａ〜２１ｄの入力ノードは、電源回路２０Ａの内部電源配線ＶＬに共通に接続されている。内部電源配線ＶＬは、整流素子であるダイオードＤ１を介して電源端子１１に接続されているため、内部電源配線ＶＬには第１の電圧Ｖ１よりもダイオードＤ１の順方向電圧（Ｖｔ）分だけ降下した電圧Ｖ１−Ｖｔが印加されることになる。したがって、各降圧回路２１ａ〜２１ｄは、入力ノードに印加される電圧Ｖ１−Ｖｔを受け、これを電圧変換することにより、それぞれ第２の電圧Ｖ２ａ〜Ｖ２ｄを生成する。但し、降圧回路２１ａ〜２１ｄは昇圧機能を有していないため、入力レベルがそれぞれ第２の電圧Ｖ２ａ〜Ｖ２ｄ未満である場合は、所望のレベルを生成することはできない。

降圧回路２１ａ〜２１ｄは、イネーブル信号ＥＮが活性化すると動作を開始する。イネーブル信号ＥＮの活性レベルは例えばハイレベルである。イネーブル信号ＥＮは、電源回路２０Ａに含まれる電圧検出回路２２によって生成される。電圧検出回路２２は、内部電源配線ＶＬの電圧を監視し、これが第２の所定値ＶＢ以上である場合にイネーブル信号ＥＮを活性化させる。したがって、電源が投入された後、内部電源配線ＶＬの電圧が第２の所定値ＶＢ以上に上昇したことに応答して、降圧回路２１ａ〜２１ｄが動作を開始することになる。また、イネーブル信号ＥＮは、放電回路２３にも供給される。放電回路２３は、イネーブル信号ＥＮが非活性化（例えばローレベルに変化）すると導通し、内部電源配線ＶＬを接地する。放電回路２３は、例えばＰＮＰ型のバイポーラトランジスタによって構成することができる。また、トランジスタと抵抗を併用して放電回路２３を構成しても構わない。

電源回路２０Ａは、さらに昇圧回路２４を備えている。昇圧回路２４は、第２の電圧Ｖ２ａを受けてこれを昇圧し、第３の電圧Ｖ３を生成する。昇圧回路２４によって生成された第３の電圧Ｖ３は、バックアップ用である大容量のキャパシタＣを充電する。特に限定されるものではないが、第３の電圧Ｖ３は、外部から入力される第１の電圧Ｖ１と同レベル又はそれ以上（例えば５．０Ｖ以上）とすることが好ましい。昇圧回路２４の入力電圧は、第２の電圧Ｖ２ａ〜Ｖ２ｄのいずれであっても構わないが、最も電圧の高い第２の電圧Ｖ２ａを入力電圧とすることが効率的である。

キャパシタＣは、スイッチ回路ＳＷを介して内部電源配線ＶＬに接続されている。スイッチ回路ＳＷは通常オフ状態であるが、外部電源が突然遮断された場合など、バックアップが必要な時にオンする。具体的には、検出信号ＰＯＲが活性レベル（例えばハイレベル）を示している場合はスイッチ回路ＳＷがオフし、検出信号ＰＯＲがリセットレベル（例えばローレベル）を示している場合にスイッチ回路ＳＷがオンする。上述の通り、フラッシュメモリ４０のライト動作には比較的長い時間がかかる場合があるため、ライト動作の途中で電源が遮断された場合であってもライト動作を正しく完了する必要があり、かかる目的でバックアップ用のキャパシタＣが設けられる。尚、図１に示す例では、スイッチ回路ＳＷと内部電源配線ＶＬとの間にダイオードＤ２を挿入しているが、これは必須でない。

検出信号ＰＯＲは、昇圧回路２４にも供給される。昇圧回路２４は、検出信号ＰＯＲが活性レベルを示している場合に第３の電圧Ｖ３の生成を行う。一方、検出信号ＰＯＲがリセットレベルを示している場合、昇圧回路２４は昇圧動作を停止する。

検出信号ＰＯＲはメモリコントローラ３０にも供給され、メモリコントローラ３０に対するパワーオンリセット信号として用いられる。これにより、検出信号ＰＯＲがリセットレベルを示している場合、メモリコントローラ３０はリセットされ、必要な動作を終了次第、メモリコントローラ３０とフラッシュメモリ４０のアクセスが停止される。

検出信号ＰＯＲは、電圧検出回路２５によって生成される。電圧検出回路２５は、外部から入力される第１の電圧Ｖ１を監視し、これが第１の所定値ＶＡ未満である場合には検出信号ＰＯＲをリセットレベル（例えばローレベル）とし、第１の所定値ＶＡ以上になると検出信号ＰＯＲを活性レベル（例えばハイレベル）とする。第１の所定値ＶＡは、フラッシュメモリシステム１０Ａの正常な動作が確保可能なレベルに設定される。但し、電圧検出回路２５には外部電圧である第１の電圧Ｖ１が直接入力されるため、電圧検出回路２５によって生成された検出信号ＰＯＲは、レベルシフト回路２６によって振幅が第２の電圧Ｖ２ａに変換された後、スイッチ回路ＳＷ、昇圧回路２４及びメモリコントローラ３０に供給される。

電源回路２０Ａは、さらに電圧検出回路２７を備えている。電圧検出回路２７は、第２の電圧Ｖ２ａのレベルを監視し、これが第４の所定値ＶＤ未満に低下するとライトプロテクト信号ＦＷＰをプロテクトレベルに変化させる。ライトプロテクト信号ＦＷＰはフラッシュメモリ４０に入力され、これがプロテクトレベルである場合、フラッシュメモリ４０のライト動作が禁止される。

尚、上述した電圧検出回路２２，２５，２７は、監視する電圧が所定のしきい値を超えた場合に直ちに対応する信号（ＥＮ，ＰＯＲ，ＦＷＰ）を変化させても構わないが、誤動作を防止するため、所定時間に亘ってしきい値を超えたことを条件として、対応する信号を変化させても構わない。

以上が第１の実施形態によるフラッシュメモリシステム１０Ａの回路構成である。次に、フラッシュメモリシステム１０Ａの動作について、特に電源回路２０Ａに着目して説明する。

図２は、電源投入時におけるフラッシュメモリシステム１０Ａの動作を説明するための電圧波形図である。

まず、時刻ｔ１０において電源が投入されると、第１の電圧Ｖ１が上昇し、これに応じて内部電源配線ＶＬの電圧も上昇する。内部電源配線ＶＬの電圧はＶ１−Ｖｔである。その後、時刻ｔ１１において内部電源配線ＶＬの電圧が第２の所定値ＶＢに達すると、電圧検出回路２２がイネーブル信号ＥＮを活性化させる。これにより、降圧回路２１ａが動作を開始し、第２の電圧Ｖ２ａが上昇し始めるとともに、放電回路２３が遮断される。尚、時刻ｔ１１以前の期間においては放電回路２３が導通状態であるが、放電回路２３による放電能力は、外部からの電流供給能力よりも十分に低く設計されているため、内部電源配線ＶＬの電圧は正しく上昇する。

時刻ｔ１２において第１の電圧Ｖ１が第１の所定値ＶＡに達すると、電圧検出回路２５が検出信号ＰＯＲを活性化させる。これにより、スイッチ回路ＳＷがオフするとともに、昇圧回路２４による昇圧動作が開始される。さらに、メモリコントローラ３０に対するリセットも解除される。昇圧回路２４による昇圧動作が開始されると、バックアップ用のキャパシタＣへの充電が行われる。この時、スイッチ回路ＳＷはオフしていることから、キャパシタＣに充電された電荷はそのまま蓄積され、やがて充電電圧は第３の電圧Ｖ３に達する。尚、昇圧回路２４とメモリコントローラ３０が同時に動作を開始することで降圧回路２１ａ〜２１ｄが過負荷となるおそれがある場合には、昇圧回路２４の出力電流を制限することが好ましい。

そして、時刻ｔ１３において、第１の電圧Ｖ１が規定値（例えば５．０Ｖ）に到達する。その後、時刻ｔ１４において第２の電圧Ｖ２ａが第４の所定値ＶＤに達すると、電圧検出回路２７がライトプロテクト信号ＦＷＰを非活性化させる。これにより、フラッシュメモリ４０に対するライトプロテクトが解除され、データＤＡＴＡの書き込みが可能な状態となる。その後、第２の電圧Ｖ２ａが規定値ＶＣに到達している。

このように、電源投入時においては、昇圧回路２４が昇圧動作を開始するとスイッチ回路ＳＷがオフすることから、キャパシタＣを正しく充電することが可能となる。また、メモリコントローラ３０のパワーオンリセットに用いる検出信号ＰＯＲをそのまま利用してスイッチ回路ＳＷ及び昇圧回路２４の制御を行っていることから、回路が複雑化することもない。

図３は、電源の遮断時におけるフラッシュメモリシステム１０Ａの動作を説明するための電圧波形図である。

まず、時刻ｔ２０において電源の遮断が発生すると、第１の電圧Ｖ１の低下が始まる。これに伴い、内部電源配線ＶＬに印加される電圧も低下する。そして、時刻ｔ２１において第１の電圧Ｖ１が第１の所定値ＶＡを下回ると、電圧検出回路２５が検出信号ＰＯＲを非活性化させる。これにより、スイッチ回路ＳＷがオンするとともに、昇圧回路２４による昇圧動作が停止される。さらに、メモリコントローラ３０がリセットされる。スイッチ回路ＳＷがオンすると、バックアップ用のキャパシタＣに充電されていた電荷がダイオードＤ２を介して内部電源配線ＶＬに供給される。これにより、内部電源配線ＶＬの電圧は直ちに上昇する。

この時、フラッシュメモリ４０はまだ動作中である可能性があり、フラッシュメモリ４０による電力消費によって内部電源配線ＶＬの電圧はやがて低下に転じる。しかしながら、この間、バックアップ用のキャパシタＣによって電荷が供給されるため、第２の電圧Ｖ２ａが規定値ＶＣを維持する期間が延長される。図３に示す例では、第２の電圧Ｖ２ａが時刻ｔ２２まで規定値ＶＣを維持している。この時、第１の電圧Ｖ１はすでに規定値ＶＣ以下に低下している。

そして、時刻ｔ２３において第２の電圧Ｖ２ａが第４の所定値ＶＤを下回ると、電圧検出回路２７がライトプロテクト信号ＦＷＰをプロテクトレベルに変化させる。これにより、フラッシュメモリ４０に対してライトプロテクトが行われ、データＤＡＴＡの書き込みが禁止される。その後、時刻ｔ２４において内部電源配線ＶＬの電圧が第２の所定値ＶＢを下回ると、電圧検出回路２２がイネーブル信号ＥＮを非活性化させる。これにより、降圧回路２１ａの動作が停止する。さらに、放電回路２３が導通するため、内部電源配線ＶＬの電圧は速やかに低下し、時刻ｔ２５において接地レベルとなる。

このように、本実施形態によるフラッシュメモリシステム１０Ａによれば、外部から入力される第１の電圧Ｖ１が所定値未満に低下すると、バックアップ用のキャパシタＣからの電力供給が開始されることから、第２の電圧Ｖ２ａをより長時間にわたって規定値ＶＣに維持することが可能となる。しかも、キャパシタＣの充電電圧は、昇圧回路２４によって昇圧された電圧であることから、従来のフラッシュメモリシステムと比べ、同じ容量値であってもより多くの電荷を蓄積することが可能となる。

しかも、降圧回路２１ａ〜２１ｄの動作が停止するレベルまで電圧が低下すると、放電回路２３によって内部電源配線ＶＬが接地されることから、キャパシタＣに残存している電荷が速やかに放電される。これにより、フラッシュメモリ４０の動作完了によって電源負荷が急に軽くなった場合であっても、キャパシタＣに残存している電荷に起因する不測の誤動作を防止することが可能となる。

次に、本発明の第２の実施形態について説明する。

図４は、本発明の第２の実施形態によるフラッシュメモリシステム１０Ｂの構成を示すブロック図である。

図４に示すように、第２の実施形態によるフラッシュメモリシステム１０Ｂは、電源回路２０Ａが電源回路２０Ｂに置き換えられている点において、図１に示した第１の実施形態と相違している。電源回路２０Ｂは、検出信号ＰＯＲ及び状態信号ＰＧを受けるＡＮＤ回路Ｇ１を備え、その出力であるパワーオンリセット信号ＣＴＬＰＯＲがメモリコントローラ３０に入力される。その他の点は、図１に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

状態信号ＰＧは、昇圧回路２４によって生成される第３の電圧Ｖ３が第３の所定値に達した場合にハイレベルとなる信号である。このため、本実施形態においては、検出信号ＰＯＲがハイレベルに活性化した後、第３の電圧Ｖ３が所第３の所定値に達してからパワーオンリセット信号ＣＴＬＰＯＲがハイレベルに変化する。パワーオンリセット信号ＣＴＬＰＯＲがハイレベルになると、メモリコントローラ３０のリセット状態が解除される。これにより、メモリコントローラ３０は、キャパシタＣによるバックアップが可能となった後に動作を開始することになる。

このように、本実施形態によれば、第１の実施形態による効果に加え、キャパシタＣによるバックアップが可能となってからメモリコントローラ３０が動作を開始することから、より高い信頼性を確保することが可能となる。また、昇圧回路２４とメモリコントローラ３０が異なるタイミングで動作を開始することから、降圧回路２１ａが過負荷となることもない。

次に、本発明の第３の実施形態について説明する。

図５は、本発明の第３の実施形態によるフラッシュメモリシステム１０Ｃの構成を示すブロック図である。

図５に示すように、第３の実施形態によるフラッシュメモリシステム１０Ｃは、電源回路２０Ｂが電源回路２０Ｃに置き換えられている点において、図４に示した第２の実施形態と相違している。電源回路２０Ｃにおいては、放電回路２３がキャパシタＣに対して並列に接続されており、放電信号ＤＩＳに応答して放電回路２３が導通する。放電信号ＤＩＳは、電圧検出回路２８によって生成される。その他の点は、図４に示した第２の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

電圧検出回路２８は、第３の電圧Ｖ３を監視し、これが第２の所定値ＶＢ未満に低下すると、放電信号ＤＩＳを例えばローレベルに活性化させる。第２の所定値ＶＢは、電圧検出回路２２と同じ検出レベルに設定されている。これにより、キャパシタＣの充電電圧が第２の所定値ＶＢを下回ると、キャパシタＣに残存している電荷が速やかに放電される。但し、電圧検出回路２２の検出レベルと電圧検出回路２８の検出レベルを同一値とすることは必須でない。また、電圧検出回路２８を省略し、電圧検出回路２２が生成するイネーブル信号ＥＮによって放電回路２３を制御しても構わない。

このように、本実施形態によれば、第２の実施形態による効果に加え、放電回路２３をキャパシタＣに対して並列に接続していることから、電圧の低下によってスイッチ回路ＳＷがオフした後においても、確実にキャパシタＣの電荷を放電することが可能となる。

次に、本発明の第４の実施形態について説明する。

図６は、本発明の第４の実施形態によるフラッシュメモリシステム１０Ｄの構成を示すブロック図である。

図６に示すように、第４の実施形態によるフラッシュメモリシステム１０Ｄは、電源回路２０Ｃが電源回路２０Ｄに置き換えられている点において、図５に示した第３の実施形態と相違している。電源回路２０Ｄは、電圧検出回路２８の代わりにＮＡＮＤ回路Ｇ２が用いられ、その出力が放電信号ＤＩＳとして用いられる。その他の点は、図５に示した第３の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

ＮＡＮＤ回路Ｇ２は、反転されたパワーオンリセット信号ＣＴＬＰＯＲとビジー信号ＦＢＳＹを受けて、放電信号ＤＩＳを生成する。上述の通り、パワーオンリセット信号ＣＴＬＰＯＲがローレベルであればメモリコントローラ３０はリセット状態であり、ビジー信号ＦＢＳＹがハイレベルであればフラッシュメモリ４０はレディ状態である。したがって、ＮＡＮＤ回路Ｇ２は、メモリコントローラ３０がリセット状態であり、且つ、フラッシュメモリ４０がレディ状態であることを条件として、放電信号ＤＩＳをローレベルに活性化させる。これにより、上記の条件が揃った場合に、キャパシタＣに残存している電荷の放電が開始される。

このように、本実施形態によれば、第３の実施形態による効果に加え、フラッシュメモリ４０がレディ状態であることを条件としてキャパシタＣを放電していることから、フラッシュメモリ４０がライト動作を実行している途中で誤ってキャパシタＣを放電することが無くなり、より信頼性が高められる。

次に、本発明の第５の実施形態について説明する。

図７は、本発明の第５の実施形態によるフラッシュメモリシステム１０Ｅの構成を示すブロック図である。

第５の実施形態によるフラッシュメモリシステム１０Ｅは、第１の実施形態によるフラッシュメモリシステム１０Ａの変形例であり、電源回路２０Ａが電源回路２０Ｅに置き換えられている点において、図１に示した第１の実施形態と相違している。その他の点は、図１に示した第１の実施形態と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態においては、昇圧回路２４の入力ノードが降圧回路２１ａの出力ノードではなく入力ノード側、つまり、内部電源配線ＶＬに接続されている。このため、昇圧回路２４には、第２の電圧Ｖ２ａよりも高い電圧Ｖ１−Ｖｔが入力されることから、第１の実施形態と比べて昇圧量を少なくすることができる。また、降圧回路２１ａの負荷も低減される。

尚、上述した第２〜第４の実施形態においても、昇圧回路２４の入力ノードを内部電源配線ＶＬに接続することが可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記の各実施形態では、メモリコントローラ３０のパワーオンリセットに用いる検出信号ＰＯＲを利用してスイッチ回路ＳＷ及び昇圧回路２４の制御を行っているが、スイッチ回路ＳＷ及び昇圧回路２４を制御するための信号と、パワーオンリセット信号をそれぞれ別個に生成しても構わない。

１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ フラッシュメモリシステム
１１ 電源端子
１２ データ端子
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ 電源回路
２１ａ〜２１ｄ 降圧回路
２２，２５，２７，２８ 電圧検出回路
２３ 放電回路
２４ 昇圧回路
２６ レベルシフト回路
３０ メモリコントローラ
４０ フラッシュメモリ
ＣＡ コマンドアドレス信号
ＣＴＬＰＯＲ パワーオンリセット信号
Ｄ１，Ｄ２ ダイオード
ＤＡＴＡ データ
ＤＩＳ 放電信号
ＥＮ イネーブル信号
ＦＢＳＹ ビジー信号
ＦＷＰ ライトプロテクト信号
Ｇ１ ＡＮＤ回路
Ｇ２ ＮＡＮＤ回路
ＰＧ 状態信号
ＰＯＲ 検出信号
Ｒａ〜Ｒｄ 抵抗
ＳＷ スイッチ回路
Ｖ１ 第１の電圧
Ｖ２ａ〜Ｖ２ｄ 第２の電圧
Ｖ３ 第３の電圧
ＶＬ 内部電源配線

Claims (13)

1. 外部から第１の電圧が供給される電源端子と、
   入力ノードが整流素子を介して前記電源端子に接続され、出力ノードから第２の電圧を出力する降圧回路と、
   前記第２の電圧よりも高い第３の電圧を生成する昇圧回路と、
   前記第３の電圧によって充電されるキャパシタと、
   前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記降圧回路の前記入力ノードとを接続するスイッチ回路と、を備え、
   前記昇圧回路は、前記第２の電圧を昇圧することによって前記第３の電圧を生成することを特徴とする電源回路。
2. 前記昇圧回路は、前記第１の電圧が前記第１の所定値未満に低下したことに応答して昇圧動作を停止することを特徴とする請求項１に記載の電源回路。
3. 前記キャパシタの充電電圧が第２の所定値未満に低下したことに応答して、前記キャパシタを放電する放電回路をさらに備えることを特徴とする請求項１又は２に記載の電源回路。
4. 前記第２の所定値は、前記第１の所定値よりも低いことを特徴とする請求項３に記載の源回路。
5. 前記第１の電圧が前記第１の所定値以上であることに応答して検出信号を活性化させる電圧検出回路と、
   前記検出信号の振幅を前記第２の電圧にレベルシフトするレベルシフト回路と、をさらに備え、
   前記スイッチ回路は、レベルシフトされた前記検出信号によって制御されることを特徴とする請求項１又は２に記載の電源回路。
6. 前記第２の電圧は、メモリコントローラに電源電圧として供給され、
   前記メモリコントローラは、前記検出信号に基づいてリセットされることを特徴とする請求項５に記載の電源回路。
7. 前記昇圧回路は、前記第３の電圧が第３の所定値以上であることに応答して状態信号を活性化させ、
   前記メモリコントローラは、前記検出信号及び前記状態信号の少なくとも一方が非活性化されている場合にリセットされることを特徴とする請求項６に記載の電源回路。
8. 前記第２の電圧は、前記メモリコントローラによって制御されるフラッシュメモリに電源電圧として供給され、
   前記検出信号が非活性化し、且つ、前記フラッシュメモリがレディ状態であることに応答して、前記キャパシタを放電する放電回路をさらに備えることを特徴とする請求項７に記載の電源回路。
9. メモリコントローラと、
   前記メモリコントローラによって制御されるフラッシュメモリと、
   前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、を備え、
   前記電源回路は、
   外部から第１の電圧が供給される電源端子と、
   入力ノードが整流素子を介して前記電源端子に接続され、出力ノードから前記第２の電圧を出力する降圧回路と、
   前記第２の電圧よりも高い第３の電圧を生成する昇圧回路と、
   前記第３の電圧によって充電されるキャパシタと、
   前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記降圧回路の前記入力ノードとを接続するスイッチ回路と、を含み、
   前記第２の電圧が前記動作電圧として前記メモリコントローラ及び前記フラッシュメモリに供給され、
   前記昇圧回路は、前記第２の電圧を昇圧することによって前記第３の電圧を生成することを特徴とするフラッシュメモリシステム。
10. 前記メモリコントローラは、前記第１の電圧が前記第１の所定値未満に低下したことに応答してリセットされることを特徴とする請求項９に記載のフラッシュメモリシステム。
11. 前記電源回路は、前記第１の電圧が前記第１の所定値未満に低下し、且つ、前記フラッシュメモリがレディ状態であることに応答して、前記キャパシタを放電する放電回路をさらに含むことを特徴とする請求項９又は１０に記載のフラッシュメモリシステム。
12. 外部から第１の電圧が供給される電源端子と、
    入力ノードが整流素子を介して前記電源端子に接続され、出力ノードから第２の電圧を出力する降圧回路と、
    前記第２の電圧よりも高い第３の電圧を生成する昇圧回路と、
    前記第３の電圧によって充電されるキャパシタと、
    前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記降圧回路の前記入力ノードとを接続するスイッチ回路と、
    前記第１の電圧が前記第１の所定値以上であることに応答して検出信号を活性化させる電圧検出回路と、
    前記検出信号の振幅を前記第２の電圧にレベルシフトするレベルシフト回路と、を備え、
    前記スイッチ回路は、レベルシフトされた前記検出信号によって制御され、
    前記第２の電圧は、メモリコントローラに電源電圧として供給され、
    前記メモリコントローラは、前記検出信号に基づいてリセットされ、
    前記昇圧回路は、前記第３の電圧が第３の所定値以上であることに応答して状態信号を活性化させ、
    前記メモリコントローラは、前記検出信号及び前記状態信号の少なくとも一方が非活性化されている場合にリセットされることを特徴とする電源回路。
13. 前記第２の電圧は、前記メモリコントローラによって制御されるフラッシュメモリに電源電圧として供給され、
    前記検出信号が非活性化し、且つ、前記フラッシュメモリがレディ状態であることに応答して、前記キャパシタを放電する放電回路をさらに備えることを特徴とする請求項１２に記載の電源回路。

Images