JP2010192023A

JP2010192023A - 強誘電体記憶装置

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Publication number: JP2010192023A
Application number: JP2009034171A
Authority: JP
Inventors: Mitsuhiro Yamamura; 光宏山村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-02-17
Filing date: 2009-02-17
Publication date: 2010-09-02

Abstract

【課題】本発明の目的は、データ保持信頼性が高くかつ小型化が図れる強誘電体記憶装置を提供することである。
【解決手段】強誘電体記憶装置１００は、強誘電体メモリー回路１６０と、所定電圧が供給され、当該所定電圧より高い昇圧電源電圧を生成する昇圧電源回路１１０と、昇圧電源電圧が供給され、強誘電体メモリー回路１６０を動作させる、昇圧電源電圧より低い内部電源電圧を生成する内部電源回路１２０と、昇圧電源回路１１０と内部電源回路１２０との間のノードに接続されたキャパシター１４０と、昇圧電源電圧の電圧値に基づいて、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるか否かを制御する制御回路１６２とを含む。
【選択図】図１

Description

本発明は強誘電体記憶装置に関し、特に、データ保持信頼性が高くかつ小型化が図れる強誘電体記憶装置に関する。

半導体記憶装置として、強誘電体キャパシターのヒステリシス特性を利用してデータを不揮発に記憶する、強誘電体記憶装置が知られている。かかる強誘電体記憶装置においては、メモリーセルからのデータ読み出しが破壊読み出しであるという特性を有しており、データ読み出し等の動作中に電源が遮断されたり、供給される電圧が強誘電体記憶装置の動作保証電圧以下になったりすると、メモリーセルに記憶されたデータが破壊されてしまうおそれがある。

そこで、動作中の電源低下に対する動作を保証したものとして、電圧検出回路をトリガーとして動作し、かつ、電源用キャパシターを備える、特開２００１−２５６７７５号公報に開示の強誘電体記憶装置が知られている。

特開２００１−２５６７７５号公報

ここで、従来の強誘電体記憶装置においては、まず、電圧検出回路をトリガーとして動作する場合、電源電圧、外部環境及び製造プロセスなどに起因して検出する電圧値が大きく変動することを加味する必要がある。例えば仕様上の動作保証電圧を下回ったことを電圧検出回路にて検出するように設計すると、これに伴い電圧検出回路をトリガーとして動作する強誘電体メモリー回路自体の動作電圧においても、かかる検出電圧値の変動を加味し、動作保証範囲を更に下回った状態においても動作することを考慮する必要がある。強誘電体記憶装置は電源電圧の低下に伴いデータ保持特性が劣化する可能性があるところ、電圧検出回路をトリガーとした動作は、仕様上の動作保証電圧よりはるかに低い電圧での動作信頼性を保証できる強誘電体メモリー回路でない限り、データ保持特性劣化やデータ破壊のリスクを負った状態で使用することとなり、これでは電源電圧低下の解決策としては十分ではない。

また、強誘電体記憶装置の電源用キャパシターに蓄積された電荷を使用することにより電源低下に対する動作を保証する場合、最低動作保証電圧以上の電源電圧を維持した状態で強誘電体メモリー回路が読み出し又は書き込み動作を行うために必要な電荷を担保するためには、かなり大きな容量を有する電源用キャパシターを設ける必要がある。これによれば、強誘電体記憶装置のチップサイズの大型化及びコストアップの問題は避けられない。

よって、本発明の目的は、上記の課題を解決することができる強誘電体記憶装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の一態様にかかる強誘電体記憶装置は、強誘電体メモリー回路と、所定電圧が供給され、当該所定電圧より高い昇圧電源電圧を生成する昇圧電源回路と、前記昇圧電源電圧が供給され、前記強誘電体メモリー回路を動作させる、前記昇圧電源電圧より低い内部電源電圧を生成する内部電源回路と、前記昇圧電源回路と前記内部電源回路との間のノードに接続されたキャパシターと、前記昇圧電源電圧の電圧値に基づいて、前記強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるか否かを制御する制御回路とを含む。

上記強誘電体記憶装置によれば、所定電圧より高い昇圧電源電圧を生成し、当該昇圧電源電圧をキャパシターに電荷として蓄積させ、それを消費して強誘電体メモリー回路を動作させる内部電源電圧を生成し、当該昇圧電源電圧の電圧値に基づいて強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるか否かを制御する。これにより、昇圧電源電圧が十分高い所定の電圧値に達している場合にのみ強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させることが可能となり、仮に強誘電体メモリー回路において外部電源として所定電圧が得られなくなったとしても、当該キャパシターに蓄積された電荷を消費しきるまでは内部電源電圧が低下しないため、強誘電体メモリー回路の読み出し又は書き込みサイクルが途中で中断することがなく、読み出し又は書き込み動作を誤動作なく最後まで完了させることができる。このとき、検出電圧は十分高い電圧であるため、検出電圧が大きくばらついたとしても内部電源電圧は低下しない。したがって検出電圧のばらつきに起因して低い内部電源電圧でメモリー回路を動作させることを考慮する必要は全くない。また、キャパシターには所定電圧よりも高い昇圧電源電圧が供給されるので、必要な電荷を得るためにキャパシターの容量を無駄に大きくする必要がなく、強誘電体記憶装置の小型化を図ることができる。よって、データ保持信頼性が高くかつ小型化が図れる強誘電体記憶装置を提供することができる。

かかる強誘電体記憶装置において、前記昇圧電源回路は、前記昇圧電源電圧と前記内部電源電圧との差分と、前記キャパシターの容量との積が、所定の電荷量よりも大きくなるような電圧を前記昇圧電源電圧として生成してもよい。

これによれば、昇圧電源電圧の所定の電圧値を、内部電源電圧及びキャパシターの容量に基づいて決定することができる。

かかる強誘電体記憶装置において、前記所定の電荷量は、前記強誘電体メモリー回路が前記読み出し又は書き込みサイクルにおいて消費する電荷量より多くてもよい。

これによれば、所定の電荷量が強誘電体メモリー回路が読み出し又は書き込みサイクルにおいて消費する電荷量より多くなるように、昇圧電源電圧の所定の電圧値を設定するので、強誘電体メモリー回路の読み出し又は書き込み動作を誤動作なく最後まで完了させることができる。

かかる強誘電体記憶装置において、前記制御回路は、当該強誘電体記憶装置が前記強誘電体メモリーの前記読み出し又は書き込みサイクルを開始させるためのコマンドを受け取り、かつ、前記昇圧電源電圧が所定の電圧値より高いとき、前記強誘電体メモリー回路の前記読み出し又は書き込みサイクルを開始させてもよい。

これによれば、強誘電体メモリー回路の読み出し又は書き込みサイクルを誤動作なく最後まで完了することができる状態になるまでは、読み出し又は書き込みサイクルを開始させないため、データ保持信頼性の向上を図ることができる。言い換えれば、強誘電体記憶装置が強誘電体メモリーの読み出し又は書き込みサイクルを開始させるためのコマンドを受け取っても、昇圧電源電圧が所定の電圧値よりも低い場合には、強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させないので、強誘電体メモリー回路の読み出し又は書き込みサイクルが途中で終わるようなことはない。

かかる強誘電体記憶装置において、前記昇圧電源回路は、前記コマンドを受け取る前において、前記昇圧電源電圧を生成してもよい。

これによれば、強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるためのコマンドを受け取る前から昇圧電源電圧を生成する。すなわち、強誘電体メモリー回路のスタンバイ期間の時点から昇圧電源電圧を生成するので、時間的余裕をもって昇圧動作を行うことができる。したがって、昇圧電源回路の回路規模を小さくしかつ回路構成を簡易なものにすることができる。

かかる強誘電体記憶装置において、前記昇圧電源回路は、前記コマンドを受け取った後において、前記昇圧電源電圧を生成してもよい。

これによれば、強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるためのコマンドを受け取った後に昇圧電源電圧を生成する。すなわち、強誘電体メモリー回路の動作期間の時点において昇圧電源電圧を生成するので、強誘電体メモリー回路のスタンバイ期間での消費電流を削減することが出来る。また、一旦、強誘電体メモリー回路の読み出し又は書き込みサイクルを終了した後、再度、昇圧電源電圧を生成するためにスタンバイ期間を待つ必要がない。よって、強誘電体メモリー回路の読み出し又は書き込みサイクルを連続して行うことができる。

かかる強誘電体記憶装置において、前記強誘電体メモリー回路は、所定のデータを記憶するメモリーセルと、前記メモリーセルに記憶されたデータを出力する出力回路とを有し、前記出力回路には、前記昇圧電源回路に供給される前記所定電圧が電源として供給されてもよい。

これによれば、データを外部に出力する必要がない状態においては、外部電源としての所定電圧を供給すれば足りるので、余分な電源供給をなくして強誘電体メモリー回路の消費電力を抑えることができる。

かかる強誘電体記憶装置において、前記強誘電体メモリー回路は、ワード線と、前記昇圧電源電圧が供給され、前記ワード線を駆動するワード線駆動回路とを有してもよい。

これによれば、ワード線駆動回路において内部電源電圧を昇圧するための昇圧回路を設けずに済むため、当該昇圧回路を設けない分、ワード線駆動回路の小型化を図ることができる。

かかる強誘電体記憶装置において、前記昇圧電源回路の入力と前記内部電源回路の出力との間に設けられ、かつ、前記昇圧電源回路の入力から前記内部電源回路の出力の方向へ電流を通す、整流回路素子をさらに含んでもよい。

これによれば、外部電源としての所定電圧から、整流回路素子を介して内部電源電圧を生成することができるので、内部電源回路において内部電源電圧の生成効率を向上させることができる。

かかる強誘電体記憶装置において、前記昇圧電源回路の前記昇圧電源電圧を検知する電圧検知回路をさらに含み、前記制御回路は、前記電圧検知回路の検知結果に基づいて、前記強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるか否かを制御してもよい。

これによれば、昇圧電源回路の昇圧電源電圧の電圧値を確実に認識することができる。

かかる強誘電体記憶装置において、前記昇圧電源回路は、前記電圧検知回路の検知結果に基づいて、前記昇圧電源電圧を生成してもよい。

これによれば、昇圧電源回路に、電圧検知回路の検知結果がフィードバックされるので、昇圧電源電圧を確実に所定の電圧値に達するまで生成することができる。

本発明の一実施形態に係る強誘電体記憶装置の全体の回路構成を示す。図１のＶＰＰ生成回路の一例を示す。図１のｉｎｔＶＣＣ生成回路の一例を示す。図１の入力回路及び制御回路の一例を示す。図１のＩ／Ｏ回路の一例を示す。本発明の一実施形態に係る強誘電体記憶装置の動作に関するタイミングチャートを示す。本発明の他の一実施形態に係る強誘電体記憶装置の全体の回路構成を示す。図７のＶＰＰ生成回路の一例を示す。図７の入力回路及び制御回路の一例を示す。本発明の他の一実施形態に係る強誘電体記憶装置の動作に関するタイミングチャートを示す。本発明のさらに他の一実施形態に係るＶＰＰ生成回路の一例を示す。本発明のさらに他の一実施形態に係る入力回路及び制御回路の一例を示す。本発明のさらに他の一実施形態に係る強誘電体記憶装置の動作に関するタイミングチャートを示す。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。

（強誘電体記憶装置の構成について）
図１〜図５を参照して、本発明の一実施形態に係る強誘電体記憶装置の構成について説明する。

ここで、図１は、本実施形態に係る強誘電体記憶装置１００の全体の回路構成を示す図であり、かかる強誘電体記憶装置１００は、主な構成として、ＶＰＰ生成回路１１０、ｉｎｔＶＣＣ生成回路１２０、電圧検知回路１３０、キャパシター１４０、整流回路素子１５０、強誘電体メモリー回路１６０及び制御回路１６２を含む。また、図２〜図５はそれぞれ、ＶＰＰ生成回路１１０、ｉｎｔＶＣＣ生成回路１２０、入力回路１８０及び制御回路１６２、並びに、Ｉ／Ｏ回路１９０の一例を示す図である。なお、本実施形態に係る強誘電体記憶装置の構成についての説明は、後述する強誘電体記憶装置の動作についての説明を適宜参照することができる。

ＶＰＰ生成回路１１０は、外部電源電圧ｅｘｔＶＣＣを受け取り、当該外部電源電圧の電圧値より高い昇圧電源電圧ＶＰＰを生成する昇圧電源回路である。例えば、ＶＰＰ生成回路１１０は、外部電源電圧ｅｘｔＶＣＣとして３Ｖを受け取り、当該外部電源電圧を昇圧して昇圧電源電圧ＶＰＰとして５Ｖを生成する。生成された昇圧電源電圧ＶＰＰはキャパシター１４０に蓄積され、またｉｎｔＶＣＣ生成回路１２０及び電圧検知回路１３０に供給される。また、昇圧電源電圧の電圧値は、後述するように、内部電源電圧ｉｎｔＶＣＣ、キャパシター１４０の容量、及び、強誘電体メモリー回路１６０が消費する電荷量などの値に基づいて決めることができる。

図２を参照してわかるとおり、ＶＰＰ生成回路１１０は主な構成として、スタンバイ期間用発振器１１２及びチャージポンプ１１４を含む。スタンバイ期間用発振器１１２は、強誘電体記憶装置１００のスタンバイ期間において動作する発振器であり、パワーオンリセット信号ＰＯＲを受け取り、当該信号に基づいて動作して信号ＯＳＣ１を出力する。チャージポンプ１１４は、スタンバイ期間用発振器１１２から出力された信号ＯＳＣ１とともに、電圧検知回路１３０から出力された信号ＶＰＰＬＶを受け取り、それらの信号に基づいて動作して昇圧電源電圧ＶＰＰを生成する。すなわち、チャージポンプ１１４は、昇圧電源電圧ＶＰＰが所定の電圧値に達すると、昇圧電源電圧ＶＰＰを生成するための動作を停止する。このような構成を採ることにより、不要な消費電力を抑えることができる。なお、チャージポンプ１１４はスタンバイ期間、すなわちある程度長い時間をかけて昇圧電源電圧ＶＰＰを生成すれば足りるため、小型チャージポンプを適用してもよい。

ｉｎｔＶＣＣ生成回路１２０は、昇圧電源電圧ＶＰＰを受け取り、当該昇圧電源電圧より低い内部電源電圧ｉｎｔＶＣＣを生成する内部電源回路である。例えば、ｉｎｔＶＣＣ生成回路１２０は、昇圧電源電圧ＶＰＰとして５Ｖを受け取り、当該昇圧電源電圧を降圧して内部電源電圧ｉｎｔＶＣＣとして３Ｖを生成する。内部電源電圧ｉｎｔＶＣＣは、強誘電体メモリー回路１６０などの主要な回路を動作させるために必要な電圧値を有する。図１に示す例では、生成された内部電源電圧ｉｎｔＶＣＣは、強誘電体メモリー回路１６０及び電圧検知回路１３０に供給される。

図３を参照してわかるとおり、ｉｎｔＶＣＣ生成回路１２０は主な構成として、基準電圧発生回路１２２及び降圧回路１２４を含む。基準電圧発生回路１２２は、内部電源電圧ｉｎｔＶＣＣを生成するために必要である基準電圧Ｖｒｅｆを生成するものであり、パワーオンリセット信号ＰＯＲを受け取り、当該信号に基づいて動作して基準電圧Ｖｒｅｆを出力する。降圧回路１２４は、基準電圧発生回路１２２により出力された基準電圧Ｖｒｅｆとともに、ＶＰＰ生成回路１１０から出力された昇圧電源電圧ＶＰＰを受け取り、それらの信号に基づいて動作して内部電源電圧ｉｎｔＶＣＣを生成する。すなわち、降圧回路１２４は、昇圧電源電圧ＶＰＰが基準電圧Ｖｒｅｆより高いとき、基準電圧Ｖｒｅｆと同電位の内部電源電圧ｉｎｔＶＣＣを生成する。

電圧検知回路１３０は内部電源電圧ｉｎｔＶＣＣを電源として動作する回路であり、昇圧電源電圧ＶＰＰを受け取り、当該昇圧電源電圧ＶＰＰの電圧値を検知して当該電圧値に基づいて信号ＶＰＰＬＶを出力する。電圧検知回路１３０から出力された信号ＶＰＰＬＶは、強誘電体メモリー回路１６０に供給されて、当該強誘電体メモリー回路の動作を制御する。また信号ＶＰＰＬＶは、ＶＰＰ生成回路１１０にも供給されており、ＶＰＰ生成回路１１０は信号ＶＰＰＬＶに基づいて昇圧電源電圧ＶＰＰを生成する。すなわち、ＶＰＰ生成回路１１０は、電圧検知回路１３０の検知結果に基づいて、所定の電圧値である昇圧電源電圧ＶＰＰを生成する。これによれば、ＶＰＰ生成回路１１０に、電圧検知回路１３０の検知結果がフィードバックされるので、昇圧電源電圧ＶＰＰを確実に所定の電圧値に達するまで生成することができる。

キャパシター１４０は、ＶＰＰ生成回路１１０が生成した昇圧電源電圧ＶＰＰを蓄積するためのものである。具体的には、キャパシター１４０は一端がＶＰＰ生成回路１１０とｉｎｔＶＣＣ生成回路１２０との間のノードに接続され、他端が接地されている。このような構成を採ることにより、ＶＰＰ生成回路１１０により生成された昇圧電源電圧ＶＰＰをキャパシター１４０に蓄積させて、ｉｎｔＶＣＣ生成回路１２０へ内部電源電圧ｉｎｔＶＣＣを生成するために必要な電圧を供給することができる。したがって、仮に強誘電体記憶装置１００への外部電源電圧ｅｘｔＶＣＣの供給がなくなったとしても、キャパシター１４０に蓄積される電荷量に応じて強誘電体メモリー回路１６０を動作させることができる。なお、キャパシター１４０は常誘電体キャパシターであってもよいし、あるいは強誘電体キャパシターであってもよい。後者の場合、面積を小さくしても容量をかせぐことができるため、強誘電体記憶装置１００のさらなる小型化を図ることができる。

整流回路素子１５０は、外部電源電圧ｅｘｔＶＣＣをＶＰＰ生成回路１１０及びｉｎｔＶＣＣ生成回路１２０を介することなく、強誘電体メモリー回路１６０に供給するものである。具体的には、整流回路素子１５０は、ＶＰＰ生成回路１１０の入力とｉｎｔＶＣＣ生成回路１２０の出力との間においてそれらの回路と並列に、かつ、ＶＰＰ生成回路１１０の入力からｉｎｔＶＣＣ生成回路１２０の出力の方向へ電流を通す向きに接続されている。このような構成を採ることにより、外部電源電圧ｅｘｔＶＣＣが強誘電体記憶装置１００に供給されているときにおいて、外部電源電圧ｅｘｔＶＣＣによって直接、内部電源電圧ｉｎｔＶＣＣを充電することができる。具体的には、内部電源電圧ｉｎｔＶＣＣが最低電圧に至るまで、整流回路素子１５０を介してＶＰＰ生成回路１１０の入力からｉｎｔＶＣＣ生成回路１２０の出力へ電流が流れるため、ｉｎｔＶＣＣ生成回路１２０が内部電源電圧ｉｎｔＶＣＣを生成する効率が向上する。

また、整流回路素子１５０を設けることにより、内部電源電圧ｉｎｔＶＣＣが外部電源電圧ｅｘｔＶＣＣよりも整流回路素子１５０のしきい値を越えて低下しないよう、内部電源電圧ｉｎｔＶＣＣの最低電圧を保証することができる。また、外部電源電圧ｅｘｔＶＣＣが低下した場合には整流回路素子１５０は逆方向接続となるため、内部電源電圧ｉｎｔＶＣＣから外部電源電圧ｅｘｔＶＣＣに電流が逆流することがなく信頼性を損なうこともない。なお、整流回路素子１５０は整流作用を有する電子素子であれば限定されることはないが、例えばダイオードを適用することができる。

強誘電体メモリー回路１６０は、所定のデータを記憶するメモリーセルアレイ１７０及び当該アレイの周辺回路を含む。メモリーセルアレイ１７０には、複数のワード線１７２及び複数のビット線１７４が互いに交差するように設けられており、ワード線１７２及びビット線１７４のそれぞれの交差位置にメモリーセル１７６が設けられる。メモリーセル１７６は強誘電体キャパシターを含む強誘電体メモリーセルである。また、メモリーセルアレイ１７０の周辺回路としては、例えばワード線１７４を駆動するためのワード線駆動回路１６４、ロウデコーダー回路１６６、センスアンプ回路１６８、強誘電体メモリー回路１６０の入力回路１８０及びＩ／Ｏ回路１９０（強誘電体記憶装置１００の入力回路１８０及びＩ／Ｏ回路１９０でもある）等が挙げられる。なお、周辺回路は図示された構成に限定されるものではない。Ｉ／Ｏ回路１９０はメモリーセル１７６に記憶されたデータを出力する。

強誘電体メモリー回路１６０の動作を制御する制御回路１６２は、昇圧電源電圧ＶＰＰの電圧値に基づいて、強誘電体メモリー回路１６０の動作、すなわち読み出し又は書き込みサイクルを開始させるか否かを制御するものである。図１に示す例では、制御回路１６２には、電圧検知回路１３０から出力される信号ＶＰＰＬＶが供給され、当該信号ＶＰＰＬＶに基づいて強誘電体メモリー回路１６０を制御する。

ここで、図４を参照して制御回路１６２及び入力回路１８０について具体的に説明する。まず、入力回路１８０は主な構成として、入力バッファ１８２及びラッチ回路１８０を含む。入力バッファ１８２は、メモリーセルアレイ１７０の番地を決定する外部アドレスＡｄｒ、及び、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳを受け取り、外部アドレスＡｄｒに基づいて内部アドレスｉｎｔＡｄｒ、コマンドＸＣＳに基づいて内部コマンドＣＳをそれぞれ生成する。

制御回路１６２は、内部コマンドＣＳ及び信号ＶＰＰＬＶを受け取り、それらの信号に基づいて内部コマンドｉｎｔＣＳｂを生成する。すなわち、制御回路１６２は、外部からの読み出し又は書き込みサイクルを開始させるためのコマンドと、昇圧電源電圧ＶＰＰの電圧値とに基づいて、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるか否かを制御するための内部コマンドｉｎｔＣＳｂを生成する。なお、制御回路１６２により生成された内部コマンドｉｎｔＣＳｂは、強誘電体メモリー回路１６０の読み出し又は書き込みを実行させるために、強誘電体メモリー回路１６０の内部回路に供給される。

また、制御回路１６２は、内部コマンドＣＳ及び信号ＶＰＰＬＶを受け取り、それらの信号に基づいてラッチ信号ＬＡＴを生成する。すなわち、制御回路１６２は、外部からの読み出し又は書き込みサイクルを開始させるためのコマンドと、昇圧電源電圧ＶＰＰの電圧値とに基づいて、ラッチ回路１８４に供給された内部アドレスｉｎｔＡｄｒを保持させるか否かを制御する。この場合、制御回路１６２は、強誘電体記憶装置１００への外部電源電圧ｅｘｔＶＣＣの供給の有無に関わらず、強誘電体メモリー回路１６０に供給される内部アドレスｉｎｔＡｄｒを保持するか否かを制御する。なお、ラッチ回路１８４から出力された信号はロウデコーダー１６６等に供給される。

図１に示すように、メモリーセルアレイ１７０の周辺回路には、強誘電体メモリー回路１６０を動作させるための内部電源電圧ｉｎｔＶＣＣが電源として供給されている。図１に示す例では、内部電源電圧ｉｎｔＶＣＣは、ロウデコーダー回路１６６、センスアンプ回路１６８、入力回路１８０、及び、Ｉ／Ｏ回路１９０に供給されている。また、内部電源電圧ｉｎｔＶＣＣは制御回路１６２にも供給されている。このような構成を採ることにより、仮に強誘電体記憶装置１００への外部電源電圧ｅｘｔＶＣＣの供給がなくなったとしても、ｉｎｔＶＣＣ生成回路１２０が生成する内部電源電圧ｉｎｔＶＣＣにより強誘電体メモリー回路１６０を動作させることが可能になる。

他方、図１に示すように、ワード線駆動回路には、内部電源電圧ｉｎｔＶＣＣの代わりに、ＶＰＰ生成回路１１０から生成される昇圧電源電圧ＶＰＰが供給されてもよい。この場合、ワード線駆動回路１６４は駆動電圧として昇圧電源電圧ＶＰＰを適用してもよいし、あるいは駆動電圧として昇圧電源電圧ＶＰＰを降圧させた電圧を適用してもよい。このような構成を採ることにより、ワード線駆動回路１６４において内部電源電圧ｉｎｔＶＣＣを昇圧するための昇圧回路を設けずに済むため、当該昇圧回路を設けない分、ワード線駆動回路１６４の小型化を図ることができる。

また、図１に示すように、Ｉ／Ｏ回路１９０には、外部電源電圧ｅｘｔＶＣＣも電源として供給されてもよい。すなわち、図５に示すように、Ｉ／Ｏ回路１９０の最終的にデータが出力される出力回路１９２に供給される電源を外部電源電圧ｅｘｔＶＣＣとしてもよい。強誘電体記憶装置１００への外部電源電圧ｅｘｔＶＣＣの供給がなくなった場合、すなわち強誘電体記憶装置１００が他の装置から電気的に遮断された場合には、当該装置へデータを出力する必要がなくなる。そのため、Ｉ／Ｏ回路１９０の出力回路１９２に供給される電源を、内部電源電圧ｉｎｔＶＣＣではなく、外部電源電圧ｅｘｔＶＣＣにすることにより、余分な電流消費をなくしてキャパシター１４０に蓄積された昇圧電源電圧ＶＰＰの消費を抑えることができる。また、外部電源電圧ｅｘｔＶＣＣが供給される回路が、Ｉ／Ｏ回路１９０の最終的にデータが出力される出力回路１９２であれば、当該外部電源電圧が低下したとしても強誘電体メモリー回路１６０が破壊されることがないことはもちろん、Ｉ／Ｏ回路１９０からのデータ出力に起因して内部電源電圧ｉｎｔＶＣＣに電源ノイズが発生することもない。

次に、ＶＰＰ生成回路１１０が生成する昇圧電源電圧ＶＰＰの電圧値について説明する。目標とする昇圧電源電圧ＶＰＰの電圧値をＶＰＰ１、内部電源電圧ｉｎｔＶＣＣ、キャパシター１４０の容量Ｃ、及び、強誘電体メモリー回路１６０が消費する電荷量Ｑとすると、以下の式、
（ＶＰＰ１−ｉｎｔＶＣＣ）・Ｃ＞Ｑ
の関係を満たすように昇圧電源電圧を生成することができる。このように昇圧電源電圧の電圧値を設定することによって、強誘電体メモリー回路１６０が読み出し又は書き込みサイクルにおいて消費する電荷量よりも多い電荷量をキャパシター１４０に蓄積させることができる。したがって、仮に強誘電体記憶装置１００への外部電源電圧ｅｘｔＶＣＣの供給がなくなったとしても、キャパシター１４０に蓄積された電荷によって強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを正常に動作させることができ、またメモリーセルアレイ１７０に記憶されたデータを破壊することを防止することができる。よって、強誘電体記憶装置１００のデータ保持信頼性を向上させることができる。

なお、上記したとおり、Ｉ／Ｏ回路１９０の出力回路１９２は外部電源電圧ｅｘｔＶＣＣにより動作するため、強誘電体メモリー回路１６０が消費する電荷量Ｑからは出力回路１９２が消費する電荷量を除くことができる。

（強誘電体記憶装置の動作について）
次に、図１〜図５の回路構成を参照しつつ、図６のタイミングチャートを用いて、本発明の一実施形態に係る強誘電体記憶装置の動作について説明する。

本実施形態においては、主に、強誘電体記憶装置１００が、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳを受け取る前、すなわち強誘電体記憶装置１００のスタンバイ期間において、ＶＰＰ生成回路１１０が昇圧電源電圧ＶＰＰを生成する。

まず、外部電源電圧ｅｘｔＶＣＣが立ち上がるとパワーオンリセット信号ＰＯＲが立ち上がり、図２に示すようにスタンバイ期間用発振器１１２が動作してクロック信号ＯＳＣ１を生成する。また、ＶＰＰ生成回路１１０においては、外部電源電圧ｅｘｔＶＣＣの立ち上がりに応じて、ダイオード（図示しない）を介して外部電源電圧ｅｘｔＶＣＣから昇圧電源電圧ＶＰＰの充電が開始される。その後、昇圧電源電圧ＶＰＰは、クロック信号ＯＳＣ１の立ち上がりに同期してチャージポンプ１１４によりゆっくりと外部電源電圧ｅｘｔＶＣＣより高い電位に昇圧される。昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１に達すると、電圧検知回路１３０は、信号ＶＰＰＬＶを立ち上げる。信号ＶＰＰＬＶが立ち上がると、チャージポンプ１１４は昇圧動作を停止し、昇圧電源電圧ＶＰＰの上昇は停止する。

他方、内部電源電圧ｉｎｔＶＣＣにおいては、まず外部電源電圧ｅｘｔＶＣＣの立ち上がりに応じて、整流回路素子１５０を介して外部電源電圧ｅｘｔＶＣＣから内部電源電圧ｉｎｔＶＣＣが充電される。これにより、内部電源電圧ｉｎｔＶＣＣは、外部電源電圧ｅｘｔＶＣＣよりも整流回路素子１５０のしきい値を越えて低下しない程度に充電される。その後、降圧回路１２４により昇圧電源電圧ＶＰＰを降圧して、基準電圧Ｖｒｅｆと同電位の内部電源電圧ｉｎｔＶＣＣを生成する。

その後において、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳが立ち下がると、制御回路１６２は、昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１以上であることを信号ＶＰＰＬＶが立ち上がっていることから確認して、ラッチ信号ＬＡＴを立ち上げかつ内部コマンドｉｎｔＣＳｂを立ち下げる。こうして、ラッチ回路１８４に供給された内部アドレスｉｎｔＡｄｒを確定し（保持し続け）、かつ、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させる。

強誘電体メモリー回路１６０において読み出し又は書き込みサイクルが開始されると、強誘電体メモリー回路１６０は内部電源電圧ｉｎｔＶＣＣからの電流を消費して動作を行う。この間において、内部電源電圧ｉｎｔＶＣＣは、ｉｎｔＶＣＣ生成回路１２０の降圧回路１２４によって、キャパシター１４０に蓄積された昇圧電源電圧ＶＰＰを消費して基準電圧Ｖｒｅｆに維持される。

一方、この間消費された昇圧電源電圧ＶＰＰの電位は低下し続けるが、基準電圧Ｖｒｅｆを超えて低下しない限りにおいては内部電源電圧ｉｎｔＶＣＣの電圧は低下しない。なお、ＶＰＰが低下して昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１を下回ると信号ＶＰＰＬＶが立ち下がってチャージポンプ１１４が昇圧動作を開始するが、それにより生成される電荷よりも内部電源電圧ｉｎｔＶＣＣの電位を維持するために消費される電荷の方が多いため、昇圧電源電圧ＶＰＰの低下は止まらない。

ここで、強誘電体メモリー回路１６０の動作期間中において、例えば電気的接続不良や接続解除により、外部電源電圧ｅｘｔＶＣＣが強誘電体記憶装置１００に供給されなくなる又は急速に低下したとすると、図６において点線の波形で示されるように、外部電源電圧ｅｘｔＶＣＣ及びクロック信号ＯＳＣ１はいずれも立ち下がる。すなわち、外部電源電圧ｅｘｔＶＣＣを用いて動作するスタンバイ期間用発振器１１２及びチャージポンプ１１４の動作はいずれも停止する。しかしながら、本実施形態においては、制御回路１６２が、昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１以上であることを確認した上で強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させているため、仮に強誘電体記憶装置１００に外部電源電圧ｅｘｔＶＣＣが供給されなくなったとしても、キャパシター１４０に蓄積された電荷を消費して強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを最後まで行うことができる。

以上のとおり、本実施形態に係る強誘電体記憶装置によれば、所定電圧より高い昇圧電源電圧を生成し、当該昇圧電源電圧をキャパシター１４０に電荷として蓄積させ、当該昇圧電源電圧の電圧値に基づいて強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるか否かを制御する。これにより、昇圧電源電圧ＶＰＰが所定の電圧値に達した場合にのみ強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させることが可能となり、仮に強誘電体メモリー回路１６０において外部電源として所定電圧が得られなくなったとしても、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルが途中で中断することがなく、読み出し又は書き込み動作を誤動作なく最後まで完了させることができる。また、キャパシター１４０には所定電圧よりも高い昇圧電源電圧が供給されるので、必要な電荷を得るためにキャパシター１４０の容量を無駄に大きくする必要がなく、強誘電体記憶装置の小型化を図ることができる。よって、データ保持信頼性が高くかつ小型化が図れる強誘電体記憶装置を提供することができる。

また、本実施形態では、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳを受け取る前から昇圧電源電圧ＶＰＰを生成する。すなわち、強誘電体メモリー回路１６０のスタンバイ期間の時点から昇圧電源電圧を生成するので、時間的余裕をもって昇圧動作を行うことができる。したがって、ＶＰＰ生成回路１１０の回路規模を小さくしかつ回路構成を簡易なものにすることができる。本実施形態では、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルにおいて一旦低下した昇圧電源電圧ＶＰＰは、その後のスタンバイ期間においてある程度長い時間をかけて再充電を行う。

（他の実施形態について）
次に、図７〜図１０を参照して、本発明の他の実施形態について説明する。ここで、図７は、本実施形態に係る強誘電体記憶装置の全体の回路構成を示す図であり、図８はＶＰＰ生成回路２１０、図９は入力回路１８０及び制御回路２６２の一例を示す図である。なお、以下の説明においては、上記した強誘電体記憶装置１００の構成及び動作と比して異なる点について説明し、省略する部分については矛盾がない限りにおいて、上記した強誘電体記憶装置１００の構成及び動作についての内容を適用することができる。

本実施形態においては、強誘電体記憶装置２００が、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳを受け取る前後、すなわち強誘電体記憶装置１００のスタンバイ期間及び動作期間のいずれの期間においても、ＶＰＰ生成回路２１０が昇圧電源電圧ＶＰＰを生成する。

図７に示すように、強誘電体記憶装置２００は、主な構成として、ＶＰＰ生成回路２１０及び制御回路２６２を含み、他の回路構成は上記したとおりである。

図８を参照してわかるとおり、ＶＰＰ生成回路２１０は主な構成として、スタンバイ期間用発振器１１２、チャージポンプ１１４、動作時用発振器２１６、及び、チャージポンプ２１８を含む。動作時用発振器２１６は、強誘電体記憶装置２００の読み出し又は書き込みサイクルにおいて動作する発振器であり、パワーオンリセット信号ＰＯＲとともに昇圧動作信号ＡＣＴを受け取り、それらの信号に基づいて動作して信号ＯＳＣ２を出力する。ここで、昇圧動作信号ＡＣＴは制御回路２６２により生成される信号であって、本実施形態においては強誘電体メモリー回路１６０の読み出し又は書き込みサイクルが開始されるときに出力される。また、チャージポンプ２１８は、動作時用発振器２１６から出力された信号ＯＳＣ２とともに、電圧検知回路１３０から出力された信号ＶＰＰＬＶを受け取り、それらの信号に基づいて動作して昇圧電源電圧ＶＰＰを生成する。

このように、本実施形態においては、強誘電体記憶装置２００のスタンバイ期間にゆっくりと昇圧電源電圧ＶＰＰを生成するのみならず、読み出し又は書き込みサイクルにおいてもスタンバイ期間よりも多くのチャージポンプを用いて昇圧電源電圧ＶＰＰを高速に生成するため、外部電源電圧ｅｘｔＶＣＣが供給されている間、昇圧電源電圧ＶＰＰを常に所定電圧に維持することが可能になる。したがって、一旦、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを終了した後、再度、昇圧電源電圧ＶＰＰを生成するためにスタンバイ期間を待つ必要がない。よって、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを連続して行うことができる。

動作時用発振器２１６が生成する信号ＯＳＣ２は、信号ＯＳＣ１の周波数よりも高い周波数を有してもよく、またチャージポンプ２１８はチャージポンプ１１４よりも大型化を図ったものを適用してもよい。このような構成を採ることにより、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルの間、すなわちある程度短い時間において所定の電圧値を有する昇圧電源電圧ＶＰＰを確実に生成することができる。なお、ＶＰＰ生成回路２１０のその他の構成は、ＶＰＰ生成回路１１０について説明した内容を適用することができる。

なお、図８においては、信号ＯＳＣ２をＶＰＰ生成回路２１０内の動作時用発振器２１６において生成する例を示したが、かかる例とは異なり、例えば信号ＯＳＣ２を強誘電体メモリー回路１６０や制御回路２６２に供給されるタイミング信号に代用してもよい。

図９を参照してわかるとおり、制御回路２６２は内部コマンドＣＳ及び信号ＶＰＰＬＶを受け取り、それらの信号に基づいて昇圧動作信号ＡＣＴ及び内部コマンドｉｎｔＣＳｂを生成する。すなわち、制御回路２６２は、外部からの読み出し又は書き込みサイクルを開始させるためのコマンドと、昇圧電源電圧ＶＰＰの電圧値とに基づいて、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルの間、ＶＰＰ生成回路２１０に昇圧電源電圧ＶＰＰを生成させるための昇圧動作信号ＡＣＴを生成し、他方、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるか否かを制御するための内部コマンドｉｎｔＣＳｂを生成する。内部コマンドｉｎｔＣＳｂは、インバーター回路２６４により昇圧動作信号ＡＣＴの論理値が反転したものであってもよい。

次に、図７〜図９を参照しつつ、図１０のタイミングチャートを用いて、本実施形態に係る強誘電体記憶装置の動作について説明する。

まず、外部電源電圧ｅｘｔＶＣＣが立ち上がるとパワーオンリセット信号ＰＯＲが立ち上がり、図８に示すようにスタンバイ期間用発振器１１２が動作してクロック信号ＯＳＣ１を生成する。また、ＶＰＰ生成回路２１０においては、外部電源電圧ｅｘｔＶＣＣの立ち上がりに応じて、ダイオード（図示しない）を介して外部電源電圧ｅｘｔＶＣＣから昇圧電源電圧ＶＰＰの充電が開始される。その後、昇圧電源電圧ＶＰＰは、クロック信号ＯＳＣ１の立ち上がりに同期してチャージポンプ１１４によりゆっくりと外部電源電圧ｅｘｔＶＣＣより高い電位に昇圧される。昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１に達すると、電圧検知回路１３０は、信号ＶＰＰＬＶを立ち上げる。信号ＶＰＰＬＶが立ち上がると、チャージポンプ１１４は昇圧動作を停止し、昇圧電源電圧ＶＰＰの上昇は停止する。

その後において、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳが立ち下がると、制御回路２６２は、昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１以上であることを信号ＶＰＰＬＶが立ち上がっていることから確認して、ラッチ信号ＬＡＴ及び昇圧動作信号ＡＣＴを立ち上げ、かつ昇圧動作信号ＡＣＴの反転信号である内部コマンドｉｎｔＣＳｂを立ち下げる。こうして、ラッチ回路１８４に供給された内部アドレスｉｎｔＡｄｒを確定し（保持し続け）、かつ、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させる。

強誘電体メモリー回路１６０において読み出し又は書き込みサイクルが開始されると、強誘電体メモリー回路１６０は内部電源電圧ｉｎｔＶＣＣからの電流を消費して動作を行う。この間において、内部電源電圧ｉｎｔＶＣＣは、ｉｎｔＶＣＣ生成回路１２０の降圧回路によって、キャパシター１４０に蓄積された昇圧電源電圧ＶＰＰを消費して基準電圧Ｖｒｅｆに維持される。

強誘電体メモリー回路１６０の読み出し又は書き込みサイクルの間において、キャパシター１４０に蓄積された昇圧電源電圧ＶＰＰが消費されることによりその電圧が低下し、信号ＶＰＰＬＶが立ち下がると、チャージポンプ２１８が動作して、再度、所定電圧値ＶＰＰ１に至るよう昇圧電源電圧ＶＰＰを昇圧する。この間チャージポンプ１１４も同様に動作している。なお、チャージポンプ２１８は、スタンバイ期間において動作するチャージポンプ１１４と同様、信号ＶＰＰＬＶが立ち下がるとその昇圧動作を停止してもよい。

また、強誘電体メモリー回路１６０の動作期間中において、外部電源電圧ｅｘｔＶＣＣが強誘電体記憶装置２００に供給されなくなる又は急速に低下したとすると、図１０において点線の波形で示されるように、外部電源電圧ｅｘｔＶＣＣ、クロック信号ＯＳＣ１及びＯＳＣ２はいずれも立ち下がる。すなわち、外部電源電圧ｅｘｔＶＣＣを用いて動作するスタンバイ期間用発振器１１２、動作時用発振器２１６、チャージポンプ１１４及び２１８の動作はいずれも停止する。しかしながら、本実施形態においても、制御回路２６２が、昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１以上であることを確認した上で強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを開始させているため、仮に強誘電体記憶装置２００に外部電源電圧ｅｘｔＶＣＣが供給されなくなったとしても、キャパシター１４０に蓄積された電荷を消費して強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを最後まで行うことができる。この間、チャージポンプ２１８が停止しているため、昇圧電源電圧ＶＰＰの電位は低下し続けるが、基準電圧Ｖｒｅｆを超えて低下しない限りにおいては内部電源電圧ｉｎｔＶＣＣの電圧は低下しない。

また、本実施形態では、強誘電体メモリー回路１６０の動作期間も昇圧電源電圧ＶＰＰの電圧が維持されているので、一旦、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを終了した後、再度、昇圧電源電圧ＶＰＰを生成するためにスタンバイ期間を待つ必要がない。よって、強誘電体メモリー回路１６０の読み出し又は書き込みサイクルを連続して行うことができる。

次に、図１１〜図１３を参照して、本発明のさらに他の実施形態について説明する。ここで、図１１はＶＰＰ生成回路３１０、図１２は入力回路１８０及び制御回路３６２の一例を示す図である。

本実施形態においては、強誘電体記憶装置が、強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳを受け取った後、すなわち強誘電体記憶装置の動作期間のみにおいて、ＶＰＰ生成回路３１０が昇圧電源電圧ＶＰＰを生成する。

本実施形態にかかる強誘電体記憶装置は、主な構成として、ＶＰＰ生成回路３１０及び制御回路３６２を含み、他の回路構成は上記したとおりである。

図１１を参照してわかるとおり、ＶＰＰ生成回路３１０は主な構成として、動作時用発振器２１６及びチャージポンプ２１８を含む。動作時用発振器２１６は、強誘電体記憶装置２００の読み出し又は書き込みサイクルにおいて動作する発振器であり、パワーオンリセット信号ＰＯＲとともに昇圧動作信号ＡＣＴを受け取り、それらの信号に基づいて動作して信号ＯＳＣ２を出力する。また、チャージポンプ２１８は、動作時用発振器２１６から出力された信号ＯＳＣ２とともに、電圧検知回路から出力された信号ＶＰＰＬＶを受け取り、それらの信号に基づいて動作して昇圧電源電圧ＶＰＰを生成する。

このように、本実施形態においては、強誘電体記憶装置の読み出し又は書き込みサイクルにおいてのみ昇圧電源電圧ＶＰＰを生成するため、強誘電体記憶装置のスタンバイ期間においての消費電力を大きく削減することができる。また、読み出し又は書き込みサイクルにおいて昇圧電源電圧ＶＰＰを生成するため、一旦、強誘電体メモリー回路の読み出し又は書き込みサイクルを終了した後、再度、昇圧電源電圧ＶＰＰを生成するためにスタンバイ期間を待つ必要がない。よって、強誘電体メモリー回路の読み出し又は書き込みサイクルを連続して行うことができる。

なお、図１１においては、信号ＯＳＣ２をＶＰＰ生成回路３１０内の動作時用発振器２１６において生成する例を示したが、かかる例とは異なり、例えば信号ＯＳＣ２を強誘電体メモリー回路や制御回路２６２に供給されるタイミング信号に代用してもよい。

図１１を参照してわかるとおり、制御回路３６２は内部コマンドＣＳ及び信号ＶＰＰＬＶを受け取り、内部コマンドＣＳに基づいて昇圧動作信号ＡＣＴを生成し、また内部コマンドＣＳ，昇圧動作信号ＡＣＴ及び信号ＶＰＰＬＶに基づいて内部コマンドｉｎｔＣＳｂを生成する。すなわち、制御回路３６２は、外部からの読み出し又は書き込みサイクルを開始させるためのコマンドに基づいて強誘電体メモリー回路の読み出し又は書き込みサイクルの間、ＶＰＰ生成回路３１０に昇圧電源電圧ＶＰＰを生成させるための昇圧動作信号ＡＣＴを生成する。また制御回路３６２は、外部からの読み出し又は書き込みサイクルを開始させるためのコマンドと、昇圧電源電圧ＶＰＰの電圧値とに基づいて、強誘電体メモリー回路の読み出し又は書き込みサイクルの間、強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるか否かを制御するための内部コマンドｉｎｔＣＳｂを生成する。

次に、図１１及び図１２を参照しつつ、図１３のタイミングチャートを用いて、本実施形態に係る強誘電体記憶装置の動作について説明する。

まず、外部電源電圧ｅｘｔＶＣＣが立ち上がるとパワーオンリセット信号ＰＯＲが立ち上がるが、この期間においては昇圧動作信号ＡＣＴが動作時用発振器２１６に供給されず、動作時用発振器２１６が動作しないため、ＶＰＰ生成回路３１０は外部電源電圧ｅｘｔＶＣＣより高い昇圧電源電圧ＶＰＰを生成することはない。

他方、内部電源電圧ｉｎｔＶＣＣにおいては、まず外部電源電圧ｅｘｔＶＣＣの立ち上がりに応じて、整流回路素子１５０を介して外部電源電圧ｅｘｔＶＣＣから充電される。これにより、内部電源電圧ｉｎｔＶＣＣは、外部電源電圧ｅｘｔＶＣＣよりも整流回路素子１５０のしきい値を越えて低下しない程度に充電される。

その後において、強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるためのコマンドＸＣＳが立ち下がると、制御回路３６２は昇圧動作信号ＡＣＴを立ち上げる。これにより、動作時用発振器２１６が動作してクロック信号ＯＳＣ２を生成し、当該信号ＯＳＣ２に基づいてチャージポンプ２１８が動作して昇圧電源電圧ＶＰＰを外部電源電圧ｅｘｔＶＣＣより高い電位に急速に昇圧する。このとき、内部電源電圧ｉｎｔＶＣＣも昇圧電源電圧ＶＰＰから降圧されて、基準電圧Ｖｒｅｆと同電位である内部電源電圧ｉｎｔＶＣＣが生成される。

その後、制御回路３６２は、昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１以上であることを信号ＶＰＰＬＶが立ち上がったことから確認して、ラッチ信号ＬＡＴを立ち上げかつ内部コマンドｉｎｔＣＳｂを立ち下げる。こうして、ラッチ回路１８４に供給された内部アドレスｉｎｔＡｄｒを確定し（保持し続け）、かつ、強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させる。

強誘電体メモリー回路において読み出し又は書き込みサイクルが開始されると、強誘電体メモリー回路は内部電源電圧ｉｎｔＶＣＣからの電流を消費して動作を行う。この間において、内部電源電圧ｉｎｔＶＣＣは、ｉｎｔＶＣＣ生成回路の降圧回路によって、キャパシターに蓄積された昇圧電源電圧ＶＰＰを消費して基準電圧Ｖｒｅｆに維持される。

本実施形態においても、昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１に達して、信号ＶＰＰＬＶが立ち上がると、チャージポンプ２１８は昇圧動作を停止する。しかしながら強誘電体メモリー回路１６０の読み出し又は書き込みサイクルの間において、キャパシター１４０に蓄積された昇圧電源電圧ＶＰＰが消費されることによりその電圧が低下し、信号ＶＰＰＬＶが立ち下がると、チャージポンプ２１８が動作して、再度、所定電圧値ＶＰＰ１に至るよう昇圧電源電圧ＶＰＰを昇圧する。

また、強誘電体メモリー回路の動作期間中において、外部電源電圧ｅｘｔＶＣＣが強誘電体記憶装置１００に供給されなくなる又は急速に低下したとすると、図１３において点線の波形で示されるように、外部電源電圧ｅｘｔＶＣＣ及びクロック信号ＯＳＣ２はいずれも立ち下がる。すなわち、外部電源電圧ｅｘｔＶＣＣを用いて動作する動作時用発振器２１６及びチャージポンプ２１８の動作はいずれも停止する。しかしながら、本実施形態においては、制御回路３６２が、昇圧電源電圧ＶＰＰが所定の電圧値ＶＰＰ１以上であることを確認した上で強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させているため、仮に強誘電体記憶装置に外部電源電圧ｅｘｔＶＣＣが供給されなくなったとしても、キャパシターに蓄積された電荷を消費して強誘電体メモリー回路の読み出し又は書き込みサイクルを最後まで行うことができる。この間、チャージポンプ２１８が停止しているため、昇圧電源電圧ＶＰＰの電位は低下し続けるが、基準電圧Ｖｒｅｆを超えて低下しない限りにおいては内部電源電圧ｉｎｔＶＣＣの電圧は低下しない。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１００，２００・・・強誘電体記憶装置、１１０，２１０，３１０・・・ＶＰＰ生成回路、１２０・・・ｉｎｔＶＣＣ生成回路、１３０・・・電圧検知回路、１４０・・・キャパシター、１５０・・・整流回路素子、１６０・・・強誘電体メモリー回路、１６２，２６２，３６２・・・制御回路、１６４・・・ワード線駆動回路、１７２・・・ワード線、１７６・・・メモリーセル、１９２・・・出力回路

Claims

強誘電体メモリー回路と、
所定電圧が供給され、当該所定電圧より高い昇圧電源電圧を生成する昇圧電源回路と、
前記昇圧電源電圧が供給され、前記強誘電体メモリー回路を動作させる、前記昇圧電源電圧より低い内部電源電圧を生成する内部電源回路と、
前記昇圧電源回路と前記内部電源回路との間のノードに接続されたキャパシターと、
前記昇圧電源電圧の電圧値に基づいて、前記強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるか否かを制御する制御回路と
を含む、強誘電体記憶装置。
前記昇圧電源回路は、前記昇圧電源電圧と前記内部電源電圧との差分と、前記キャパシターの容量との積が、所定の電荷量よりも大きくなるような電圧を前記昇圧電源電圧として生成する、請求項１記載の強誘電体記憶装置。
前記所定の電荷量は、前記強誘電体メモリー回路が前記読み出し又は書き込みサイクルにおいて消費する電荷量より多い、請求項２記載の強誘電体記憶装置。
前記制御回路は、当該強誘電体記憶装置が前記強誘電体メモリーの前記読み出し又は書き込みサイクルを開始させるためのコマンドを受け取り、かつ、前記昇圧電源電圧が所定の電圧値より高いとき、前記強誘電体メモリー回路の前記読み出し又は書き込みサイクルを開始させる、請求項１〜３のいずれかに記載の強誘電体記憶装置。
前記昇圧電源回路は、前記コマンドを受け取る前において、前記昇圧電源電圧を生成する、請求項１〜４のいずれかに記載の強誘電体記憶装置。
前記昇圧電源回路は、前記コマンドを受け取った後において、前記昇圧電源電圧を生成する、請求項１〜４のいずれかに記載の強誘電体記憶装置。
前記強誘電体メモリー回路は、
所定のデータを記憶するメモリーセルと、
前記メモリーセルに記憶されたデータを出力する出力回路と
を有し、
前記出力回路には、前記昇圧電源回路に供給される前記所定電圧が電源として供給される、請求項１〜６のいずれかに記載の強誘電体記憶装置。
前記強誘電体メモリー回路は、
ワード線と、
前記昇圧電源電圧が供給され、前記ワード線を駆動するワード線駆動回路と
を有する、請求項１〜７のいずれかに記載の強誘電体記憶装置。
前記昇圧電源回路の入力と前記内部電源回路の出力との間に設けられ、かつ、前記昇圧電源回路の入力から前記内部電源回路の出力の方向へ電流を通す、整流回路素子をさらに含む、請求項１〜８のいずれかに記載の強誘電体記憶装置。
前記昇圧電源回路の前記昇圧電源電圧を検知する電圧検知回路をさらに含み、
前記制御回路は、前記電圧検知回路の検知結果に基づいて、前記強誘電体メモリー回路の読み出し又は書き込みサイクルを開始させるか否かを制御する、請求項１〜８のいずれかに記載の強誘電体記憶装置。
前記昇圧電源回路は、前記電圧検知回路の検知結果に基づいて、前記昇圧電源電圧を生成する、請求項９記載の強誘電体記憶装置。