JP2013196494A - メモリシステム - Google Patents

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Abstract

【課題】バックアップ電源としての蓄電池の容量を削減する。
【解決手段】メモリシステム１は、不揮発性半導体メモリ６と、データバッファ１３と、ユーザーデータを不揮発性半導体メモリ６の物理記憶領域のアドレスと一意に対応付ける管理テーブルを格納する揮発性メモリ５と、データバッファ１３に格納されたユーザーデータと、揮発性メモリ５に格納された管理テーブルとを不揮発性半導体メモリ６に書き込む強制終了処理を実行するコントローラ３と、蓄電池２１とを含む。コントローラ３は、内部電源レギュレータ２５の電源元を外部電源から蓄電池２１に切り替える前に、強制終了処理を開始する。
【選択図】図５

Description

本発明の実施形態は、メモリシステムに関する。
パーソナルコンピュータなどの情報処理装置の外部記憶装置として、ＨＤＤ（Hard Disk Drive）以外に、ＳＳＤ（Solid State Drive）が用いられている。ＳＳＤは、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリを備えている。
ＳＳＤでは、ホストから入力されるユーザーデータをＮＡＮＤ型フラッシュメモリの物理記憶領域のアドレスと一意に対応付けるために管理テーブルを必要とし、外部電源の供給が停止するまでに、ＳＳＤ内のデータバッファに格納されたユーザーデータと共に、この管理テーブルもＮＡＮＤ型フラッシュメモリに書き込む必要がある。
しかし、ユーザーデータ及び管理テーブルの全てをＮＡＮＤ型フラッシュメモリに書き込む必要があることから、バックアップ電源として大容量の蓄電池が必要となる。また、管理テーブルは、一般にＳＳＤの記憶容量の１／１０００程度のデータサイズがあり、ＳＳＤの記憶容量の増加と共に管理テーブルのデータサイズも増大する。このため、蓄電池の大容量化が必要である一方、ＳＳＤ外形の制約から大容量の蓄電池を実装することは困難である。
特開平８−２４１１５１号公報
実施形態は、バックアップ電源としての蓄電池の容量を削減することが可能なメモリシステムを提供する。
実施形態に係るメモリシステムは、不揮発性半導体メモリと、前記不揮発性半導体メモリに書き込まれるユーザーデータを一時的に格納するデータバッファと、ユーザーデータを前記不揮発性半導体メモリの物理記憶領域のアドレスと一意に対応付ける管理テーブルを格納する揮発性メモリと、前記データバッファに格納されたユーザーデータと、前記揮発性メモリに格納された管理テーブルとを前記不揮発性半導体メモリに書き込む強制終了処理を実行するコントローラと、前記強制終了処理のための電気エネルギーを蓄積する蓄電池とを具備する。前記コントローラは、内部電源レギュレータの電源元を外部電源から前記蓄電池に切り替える前に、前記強制終了処理を開始する。
本実施形態に係るＳＳＤのブロック図。 図１に示した電源回路のブロック図。 図１に示したＮＡＮＤ型フラッシュメモリのブロック図。 図３に示したメモリセルアレイの回路図。 ＳＳＤの動作を示すタイミング図。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
本実施形態では、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを用いたメモリシステム、すなわち、ＳＳＤ（Solid State Drive）を例に挙げて説明する。
［１］ メモリシステム（ＳＳＤ）の構成
図１は、本実施形態に係るＳＳＤ１のブロック図である。ＳＳＤ１は、ホストと着脱可能なように構成されたコネクタ２、ＳＳＤコントローラ３、電源回路４、揮発性メモリ５、及びＮＡＮＤ型フラッシュメモリ６を備えている。
コネクタ２は、インターフェース用のコネクタ、及び電源用のコネクタを含む。ＳＳＤコントローラ３は、ＳＳＤ１の動作を統括的に制御する。電源回路４は、ホスト（ホスト電源）から外部電源電圧Ｖｅｘｔを受け、外部電源電圧Ｖｅｘｔを用いてＳＳＤ１内の各回路に各種電圧を供給する。電源回路４の具体的な構成については後述する。
揮発性メモリ５は、例えばＤＲＡＭ（Dynamic Random Access Memory）から構成される。ＤＲＡＭ５は、ＳＳＤコントローラ３の作業領域として用いられる。ＳＳＤコントローラ３は、ＤＲＡＭ５のデータを自由に書き換えでき、各種動作時に必要なテーブルなどもＤＲＡＭ５に格納する。ＤＲＡＭ５に格納されるテーブルには、後述する管理テーブル５Ａが含まれる。
ＳＳＤコントローラ３は、プロセッサ１０、インターフェース（Ｉ／Ｆ）回路１１、ＤＲＡＭコントローラ１２、データバッファ（ライトバッファ及びリードバッファ）１３、ＮＡＮＤコントローラ１４、及びバス１５を備えている。ＳＳＤコントローラ３内の複数の回路は、バス１５を介して互いに接続されている。
プロセッサ１０は、例えばＣＰＵ（Central Processing Unit）から構成される。ＣＰＵ１０は、ＳＳＤコントローラ３内の各種動作を制御する。例えば、ＣＰＵ１０は、ホストコントローラからの命令（instruction）の解釈及び実行、ＮＡＮＤ型フラッシュメモリ６に格納されたプログラムの実行、実行結果の状態の保守などを行う。
インターフェース回路１１は、インターフェース１６によってホストコントローラに接続されている。インターフェース回路１１は、ホストコントローラとのインターフェース処理を実行する。インターフェース１６としては、例えば、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial Advanced Technology Attachment）などが用いられる。
ＤＲＡＭコントローラ１２は、ＤＲＡＭ５との間のインターフェース処理を行う。具体的には、ＤＲＡＭコントローラ１２は、ＤＲＡＭ５にコマンド及びアドレスを供給し、ＤＲＡＭ５との間でデータの送信及び受信を行う。
データバッファ１３は、ＮＡＮＤ型フラッシュメモリ６に書き込まれるユーザーデータ（書き込みデータ）を一時的に格納するライトバッファ、及びＮＡＮＤ型フラッシュメモリ６から読み出されたユーザーデータ（読み出しデータ）を一時的に格納するリードバッファから構成される。
ＮＡＮＤコントローラ１４は、ＮＡＮＤ型フラッシュメモリ６との間のインターフェース処理を行う。具体的には、ＮＡＮＤコントローラ１４は、ＮＡＮＤ型フラッシュメモリ６にコマンド及びアドレスを供給し、ＮＡＮＤ型フラッシュメモリ６との間でデータの送信及び受信を行う。このデータの送信及び受信の際、ＮＡＮＤコントローラ１４は、ＥＣＣ（Error Checking and Correcting）処理を実行する。また、ＮＡＮＤコントローラ１４は、複数のＮＡＮＤ型フラッシュメモリ６を並列処理する。
次に、図１に示した電源回路４の構成について説明する。図２は、電源回路４のブロック図である。電源回路４は、外部電源監視回路２０、蓄電池２１、充電電圧監視回路２２、充放電回路２３、電源切替回路２４、及び内部電源レギュレータ２５を備えている。
外部電源監視回路２０は、ホストから外部電源電圧Ｖｅｘｔを受ける。外部電源監視回路２０は、パワーオンリセット電圧Ｖｐｏｒ、電源電圧異常検出電圧Ｖｄｅｔ、及び強制終了開始電圧Ｖｔｓｔを閾値電圧として有し、外部電源電圧Ｖｅｘｔのレベルを上記閾値電圧と比較する。外部電源監視回路２０は、電圧比較動作の結果として、放電開始信号Ｓｄｓｔ、充電開始信号Ｓｃｓｔ、外部電源遮断信号Ｓｃｕｔ、リセット解除信号Ｓｃａｎ、及び強制終了開始信号Ｓｔｓｔを生成する。
パワーオンリセット電圧Ｖｐｏｒは、外部電源電圧Ｖｅｘｔがある程度安定したことを判断するための閾値電圧であるとともに、ＳＳＤコントローラ３がリセット状態を解除するための閾値電圧である。電源電圧異常検出電圧Ｖｄｅｔは、外部電源電圧Ｖｅｘｔの異常を検出するための閾値電圧であり、外部電源監視回路２０は、外部電源電圧Ｖｅｘｔが電源電圧異常検出電圧Ｖｄｅｔ以下になると、電源電圧異常と判断する。
強制終了開始電圧Ｖｔｓｔは、所定の強制終了処理を開始するための閾値電圧である。強制終了開始電圧Ｖｔｓｔは、電源電圧異常検出電圧Ｖｄｅｔより高く、かつ外部電源変動許容最低電圧Ｖｖａｒより低く設定される。外部電源変動許容最低電圧Ｖｖａｒは、外部電源電圧Ｖｅｘｔの変動を許容する最低電圧であり、外部電源電圧Ｖｅｘｔが外部電源変動許容最低電圧Ｖｖａｒより大きい場合は、ＳＳＤ１は通常動作を保証できるように設計される。パワーオンリセット電圧Ｖｐｏｒ、電源電圧異常検出電圧Ｖｄｅｔ、強制終了開始電圧Ｖｔｓｔ、及び外部電源変動許容最低電圧Ｖｖａｒの関係は、Ｖｐｏｒ＜Ｖｄｅｔ＜Ｖｔｓｔ＜Ｖｖａｒである。
蓄電池２１は、外部電源電圧Ｖｅｘｔを用いて電気エネルギーを蓄積する。蓄電池２１は、バックアップ用の電源回路として用いられ、放電時にバックアップ電圧Ｖｂａｃｋを発生する。蓄電池２１としては、電気二重層コンデンサやタンタル系コンデンサなどが用いられる。
充電電圧監視回路２２は、充電目標電圧Ｖｔｇを閾値電圧として有し、蓄電池２１のバックアップ電圧Ｖｂａｃｋを監視する。充電電圧監視回路２２は、蓄電池２１のバックアップ電圧Ｖｂａｃｋを充電目標電圧Ｖｔｇと比較し、電圧比較動作の結果として、ホストコマンド許可信号Ｓｅｎを生成する。ホストコマンド許可信号Ｓｅｎは、ＳＳＤコントローラ３に送られる。
充放電回路２３は、蓄電池２１の充電動作及び放電動作を制御する。充放電回路２３は、外部電源監視回路２０から充電開始信号Ｓｃｓｔを受け、また、電源切替回路２４から外部電源電圧Ｖｅｘｔを受ける。充放電回路２３は、充電開始信号Ｓｃｓｔがアサートされた場合に、蓄電池２１に外部電源電圧Ｖｅｘｔを供給して、蓄電池２１を充電する。また、充放電回路２３は、外部電源監視回路２０から放電開始信号Ｓｄｓｔを受け、蓄電池２１からバックアップ電圧を受ける。充放電回路２３は、放電開始信号Ｓｄｓｔがアサートされた場合に、蓄電池２１を放電し、蓄電池２１からのバックアップ電圧Ｖｂａｃｋを電源切替回路２４に供給する。
電源切替回路２４は、ホストから外部電源電圧Ｖｅｘｔを受け、充放電回路２３からバックアップ電圧Ｖｂａｃｋを受け、外部電源監視回路２０から外部電源遮断信号Ｓｃｕｔを受ける。電源切替回路２４は、外部電源遮断信号Ｓｃｕｔがアサートされた場合に、内部電源レギュレータ２５にバックアップ電圧Ｖｂａｃｋを供給し、外部電源遮断信号Ｓｃｕｔがネゲートされた場合に、内部電源レギュレータ２５に外部電源電圧Ｖｅｘｔを供給する。
内部電源レギュレータ２５は、電源切替回路２４から供給される電源を用いて、ＳＳＤ１内で使用される各種内部電源電圧Ｖｉｎｔを発生する。内部電源レギュレータ２５により発生された内部電源電圧Ｖｉｎｔは、ＳＳＤコントローラ３、ＤＲＡＭ５、及びＮＡＮＤ型フラッシュメモリ６などに供給される。
次に、図１に示したＮＡＮＤ型フラッシュメモリ６の構成について説明する。図３は、１個のＮＡＮＤ型フラッシュメモリ６のブロック図である。
メモリセルアレイ３０は、データを電気的に書き換え可能なメモリセルがマトリクス状に配置されて構成されている。メモリセルアレイ３０には、複数のビット線、複数のワード線、及び共通ソース線が配設されている。ビット線とワード線との交差領域には、メモリセルが配置されている。
ロウデコーダの機能を果たすワード線制御回路３３は、複数のワード線に接続され、データの読み出し、書き込み、及び消去時に、ワード線の選択及び駆動を行う。ビット線制御回路３１は、複数のビット線に接続され、データの読み出し、書き込み、及び消去時に、ビット線の電圧を制御する。また、ビット線制御回路３１は、データの読み出し時にビット線のデータを検知し、データの書き込み時に書き込みデータに応じた電圧をビット線に印加する。カラムデコーダ３２は、アドレスに応じて、ビット線を選択するためのカラム選択信号を生成し、このカラム選択信号をビット線制御回路３１に送る。
メモリセルアレイ３０から読み出された読み出しデータは、ビット線制御回路３１、データ入出力バッファ３７を介してデータ入出力端子３６からＮＡＮＤコントローラ１４へ送られる。また、ＮＡＮＤコントローラ１４からデータ入出力端子３６に入力された書き込みデータは、データ入出力バッファ３７を介してビット線制御回路３１に送られる。
メモリセルアレイ３０、ビット線制御回路３１、カラムデコーダ３２、ワード線制御回路３３、及びデータ入出力バッファ３７は、制御回路３４に接続されている。制御回路３４は、ＮＡＮＤコントローラ１４から制御信号入力端子３５に入力される制御信号に基づいて、メモリセルアレイ３０、ビット線制御回路３１、カラムデコーダ３２、データ入出力バッファ３７、及びワード線制御回路３３を制御するための制御信号及び制御電圧を発生させる。
図４は、メモリセルアレイ３０の回路図である。メモリセルアレイ３０は、複数のブロックＢＬＫを備えている。各ブロックＢＬＫは、複数のメモリセルから構成され、このブロックＢＬＫを単位としてデータが消去される。ブロックＢＬＫは、ｎ個（ｎは自然数）のＮＡＮＤストリングＮＳを備えている。
各ＮＡＮＤストリングＮＳは、ｍ個（ｍは自然数）のメモリセルトランジスタ（メモリセル）ＭＴと、２個の選択トランジスタＳＴ１及びＳＴ２とを備えている。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴは、電荷蓄積層に蓄えられる電荷の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。
ｍ個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１及びＳＴ２間に、その電流経路が直列接続されるようにして配置されている。この直列接続の一端側のメモリセルトランジスタの電流経路は、選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタの電流経路は、選択トランジスタＳＴ２の電流経路の一端に接続されている。
同一のブロックＢＬＫ内にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通接続され、同一のブロックＢＬＫ内にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にある一行分のメモリセルトランジスタＭＴの制御ゲートは、１本のワード線ＷＬに共通接続されている。
メモリセルアレイ３０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の電流経路の他端は、１本のビット線ＢＬに共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリングＮＳを共通接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通接続されている。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で、ＮＡＮＤストリングＮＳを共通接続する。
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫ内のいずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
［２］ ＳＳＤ１の動作
次に、上記のように構成されたＳＳＤ１の動作について説明する。図５は、ＳＳＤ１の動作を示すタイミング図である。
まず、ホスト（ホスト電源）からＳＳＤ１へコネクタ２を介して外部電源電圧Ｖｅｘｔの供給が開始される（パワーオン）と、ＳＳＤ１が起動するとともに、ＳＳＤコントローラ３がリセット状態に設定される。電源切替回路２４は、外部電源電圧Ｖｅｘｔを内部電源レギュレータ２５に供給し、内部電源レギュレータ２５は、内部電源電圧Ｖｉｎｔの発生を開始する。
続いて、外部電源監視回路２０は、外部電源電圧Ｖｅｘｔのレベルを監視し、外部電源電圧Ｖｅｘｔのレベルがパワーオンリセット電圧Ｖｐｏｒ以上になると、充電開始信号Ｓｃｓｔ及びリセット解除信号Ｓｃａｎをアサート（ハイレベル）する。
ＳＳＤコントローラ３は、リセット解除信号Ｓｃａｎがアサートされると、リセット状態を解除する。充放電回路２３は、充電開始信号Ｓｃｓｔがアサートされると、電源切替回路２４からの外部電源電圧Ｖｅｘｔを蓄電池２１に供給する。この後、蓄電池２１は、充電を開始する。
続いて、充電電圧監視回路２２は、蓄電池２１のバックアップ電圧Ｖｂａｃｋのレベルを監視し、バックアップ電圧Ｖｂａｃｋのレベルが充電目標電圧Ｖｔｇに到達すると、ホストコマンド許可信号Ｓｅｎをアサート（ハイレベル）する。
ＳＳＤコントローラ３は、ホストコマンド許可信号Ｓｅｎがアサートされると、以後、ホストコントローラとのデータ通信を開始する。すなわち、ＳＳＤコントローラ３は、ホストコントローラからコマンドを受け、コマンドに応じた処理を実行する。ＳＳＤコントローラ３の通常動作には、データの書き込み動作、読み出し動作、及び消去動作が含まれる。具体的には、データの書き込み時、ＳＳＤコントローラ３は、ホストコントローラから入力されるユーザーデータをライトバッファ１３に一時的に格納し、ライトバッファ１３に格納されたユーザーデータを順次ＮＡＮＤ型フラッシュメモリ６に書き込む。また、データの読み出し時、ＳＳＤコントローラ３は、ＮＡＮＤ型フラッシュメモリ６から順次ユーザーデータを読み出し、読み出したユーザーデータをリードバッファ１３に一時的に格納する。そして、ＳＳＤコントローラ３は、リードバッファ１３に格納されたユーザーデータを所定のデータサイズを単位として順次ホストコントローラに出力する。
また、ＳＳＤコントローラ３は、ホストコントローラとの間でユーザーデータの入出力を行うのに先立ち、ＮＡＮＤ型フラッシュメモリ６から管理テーブル５Ａを読み出し、この管理テーブル５ＡをＤＲＡＭ５に格納する。管理テーブル５Ａは、ホストコントローラが管理しているユーザーデータをＮＡＮＤ型フラッシュメモリ６の物理記憶領域のアドレス（物理アドレス）と一意に対応付けるものである。換言すると、管理テーブル５Ａは、ユーザーデータに関して、ホストコントローラが管理している論理アドレスと、ＮＡＮＤ型フラッシュメモリ６に実際に書き込まれている物理アドレスとを一意に対応付けるものである。ＳＳＤコントローラ３は、管理テーブル５Ａを参照し、論理アドレス及び物理アドレス間のアドレス変換をしながら、ホストコントローラとの間でユーザーデータの入出力を行う。また、ＳＳＤコントローラ３は、ホストコントローラとの間でユーザーデータの入出力を行うごとに、管理テーブル５Ａを最新の情報に書き換える。
続いて、外部電源監視回路２０は、外部電源電圧Ｖｅｘｔのレベルが強制終了開始電圧Ｖｔｓｔ以下になると、強制終了開始信号Ｓｔｓｔをアサート（ハイレベル）する。ＳＳＤコントローラ３は、強制終了開始信号Ｓｔｓｔがアサートされると、強制終了処理を開始する。具体的には、ＳＳＤコントローラ３は、ライトバッファ１３に格納されたユーザーデータと、ＤＲＡＭ５に格納された管理テーブル５Ａとを、ＮＡＮＤ型フラッシュメモリ６に書き込む。この時点では、内部電源レギュレータ２５の電源元として、外部電源（外部電源電圧Ｖｅｘｔ）からバックアップ電源（バックアップ電圧Ｖｂａｃｋ）へ切り替えは行わない。よって、強制終了処理を実行している間、蓄電池２１の電気エネルギーは消費されない。
続いて、外部電源監視回路２０は、外部電源電圧Ｖｅｘｔのレベルが電源電圧異常検出電圧Ｖｄｅｔ以下になると、放電開始信号Ｓｄｓｔ及び外部電源遮断信号Ｓｃｕｔをアサート（ハイレベル）する。放電開始信号Ｓｄｓｔ及び外部電源遮断信号Ｓｃｕｔがアサートされると、内部電源レギュレータ２５の電源元として、外部電源（外部電源電圧Ｖｅｘｔ）からバックアップ電源（バックアップ電圧Ｖｂａｃｋ）へ切り替えが行われる。すなわち、充放電回路２３は、放電開始信号Ｓｄｓｔがアサートされると、蓄電池２１の放電を開始するとともに、蓄電池２１のバックアップ電圧Ｖｂａｃｋを電源切替回路２４に供給する。電源切替回路２４は、外部電源遮断信号Ｓｃｕｔがアサートされると、バックアップ電圧Ｖｂａｃｋを内部電源レギュレータ２５に供給する。これにより、蓄電池２１に蓄積された電気エネルギーが内部電源レギュレータ２５に供給される。内部電源レギュレータ２５は、以後、バックアップ電圧Ｖｂａｃｋを用いて内部電源電圧Ｖｉｎｔを発生する。
続いて、バックアップ電圧Ｖｂａｃｋのレベルがレギュレータ出力保証最低電圧Ｖａｓ以下になると、ＳＳＤ１の動作が終了し、各信号がネゲートされる。レギュレータ出力保証最低電圧Ｖａｓとは、内部電源レギュレータ２５が所望の内部電源電圧Ｖｉｎｔを発生するために必要な最低電圧である。このように、強制終了開始信号Ｓｔｓｔがアサートされてからネゲートされるまでの時間が十分長いので、強制終了処理を確実に完了することができる。
［３］ 効果
以上詳述したように本実施形態では、外部電源監視回路２０の閾値電圧として、外部電源電圧Ｖｅｘｔの異常を判断する電源電圧異常検出電圧Ｖｄｅｔに加えて、強制終了処理を開始するための強制終了開始電圧Ｖｔｓｔを設けている。強制終了開始電圧Ｖｔｓｔは、電源電圧異常検出電圧Ｖｄｅｔより高く、かつ外部電源変動許容最低電圧Ｖｖａｒより低く設定される。そして、ＳＳＤコントローラ３は、内部電源レギュレータ２５の電源元を外部電源電圧Ｖｅｘｔから蓄電池２１に切り替える前に、強制終了処理を開始するようにしている。
従って本実施形態によれば、強制終了処理が完了してから蓄電池２１の電気エネルギーを消費するまでの時間（換言すると、強制終了処理が完了してから内部電源レギュレータ２５の入力電圧がレギュレータ出力を保証する最低電圧Ｖａｓに到達するまでの時刻）を長くすることが可能である。この結果、バックアップ電源としての蓄電池２１の容量を削減できる。また、蓄電池２１のサイズを小さくできるため、蓄電池の実装スペースを削減することができる。
また、ＳＳＤ１の記憶容量が増加した場合には、より大容量の蓄電池を実装可能となる。これにより、ＳＳＤ１の記憶容量が増加した場合でも、ＳＳＤ外形の制約を満たすサイズの蓄電池を実装しつつ、強制終了処理を確実に実行することが可能となる。
例えば、ＳＳＤの電源をホスト電源から蓄電池に切り替えた後に、強制終了処理を開始するようにシステムを構築した場合を想定する。このようなシステムでは、強制終了処理を完了するまでの電気エネルギーを全て蓄電池で賄う必要がある。このため、強制終了処理を完了できない可能性が高くなる。特に、ＳＳＤの記憶容量が増大とともに管理テーブルのデータサイズも増大するため、強制終了処理を完了できない可能性が高くなる。しかし、本実施形態のシステムでは、そのような不具合を防ぐことができる。
なお、上記実施形態では、ＳＳＤ１がＤＲＡＭ５を備えており、このＤＲＡＭ５内に管理テーブルを格納するように構成されている。しかし、ＳＳＤ１の構成には、図１以外にも様々な形態が適用できる。例えば、揮発性メモリとして、ＤＲＡＭ５に替えて、ＳＳＤコントローラ３内にＳＲＡＭを備え、このＳＲＡＭに管理テーブルを格納するように構成することもできる。また、揮発性メモリとして、ＤＲＡＭ５に加えて、ＳＳＤコントローラ３内にＳＲＡＭをさらに備え、このＳＲＡＭに管理テーブルを格納するように構成することもできる。このように、管理テーブルを記憶するための揮発性メモリを配置する位置は、種々変形して実施可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…ＳＳＤ、２…コネクタ、３…ＳＳＤコントローラ、４…電源回路、５…揮発性メモリ、６…ＮＡＮＤ型フラッシュメモリ、１０…プロセッサ、１１…インターフェース回路、１２…ＤＲＡＭコントローラ、１３…データバッファ、１４…ＮＡＮＤコントローラ、１５…バス、１６…インターフェース、２０…外部電源監視回路、２１…蓄電池、２２…充電電圧監視回路、２３…充放電回路、２４…電源切替回路、２５…内部電源レギュレータ、３０…メモリセルアレイ、３１…ビット線制御回路、３２…カラムデコーダ、３３…ワード線制御回路、３４…制御回路、３５…制御信号入力端子、３６…データ入出力端子、３７…データ入出力バッファ。

Claims (6)

  1. 不揮発性半導体メモリと、
    前記不揮発性半導体メモリに書き込まれるユーザーデータを一時的に格納するデータバッファと、
    ユーザーデータを前記不揮発性半導体メモリの物理記憶領域のアドレスと一意に対応付ける管理テーブルを格納する揮発性メモリと、
    前記データバッファに格納されたユーザーデータと、前記揮発性メモリに格納された管理テーブルとを前記不揮発性半導体メモリに書き込む強制終了処理を実行するコントローラと、
    前記強制終了処理のための電気エネルギーを蓄積する蓄電池と、
    外部電源を監視し、前記強制終了処理を開始する第１の閾値電圧と、外部電源の異常を判断する第２の閾値電圧とを有する監視回路と、
    外部電源が前記第２の閾値電圧以下になった場合に、前記内部電源レギュレータの電源元を外部電源から前記蓄電池に切り替える切替回路と、
    をさらに具備し、
    前記コントローラは、外部電源が前記第１の閾値電圧以下になった場合に、前記強制終了処理を開始し、
    前記第１の閾値電圧は、前記第２の閾値電圧より高く、かつ、外部電源の変動を許容する最低電圧より低いことを特徴とするメモリシステム。
  2. 不揮発性半導体メモリと、
    前記不揮発性半導体メモリに書き込まれるユーザーデータを一時的に格納するデータバッファと、
    ユーザーデータを前記不揮発性半導体メモリの物理記憶領域のアドレスと一意に対応付ける管理テーブルを格納する揮発性メモリと、
    前記データバッファに格納されたユーザーデータと、前記揮発性メモリに格納された管理テーブルとを前記不揮発性半導体メモリに書き込む強制終了処理を実行するコントローラと、
    前記強制終了処理のための電気エネルギーを蓄積する蓄電池と、
    を具備し、
    前記コントローラは、内部電源レギュレータの電源元を外部電源から前記蓄電池に切り替える前に、前記強制終了処理を開始することを特徴とするメモリシステム。
  3. 外部電源を監視し、前記強制終了処理を開始する第１の閾値電圧と、外部電源の異常を判断する第２の閾値電圧とを有する監視回路と、
    外部電源が前記第２の閾値電圧以下になった場合に、前記内部電源レギュレータの電源元を外部電源から前記蓄電池に切り替える切替回路と、
    をさらに具備し、
    前記コントローラは、外部電源が前記第１の閾値電圧以下になった場合に、前記強制終了処理を開始することを特徴とする請求項２に記載のメモリシステム。
  4. メモリシステムの制御方法であって、
    前記メモリシステムは、
    不揮発性半導体メモリと、
    前記不揮発性半導体メモリに書き込まれるユーザーデータを一時的に格納するデータバッファと、
    ユーザーデータを前記不揮発性半導体メモリの物理記憶領域のアドレスと一意に対応付ける管理テーブルを格納する揮発性メモリと、
    を具備し、
    前記制御方法は、
    内部電源レギュレータの電源元を外部電源から蓄電池に切り替える前に、前記データバッファに格納されたユーザーデータと、前記揮発性メモリに格納された管理テーブルとを前記不揮発性半導体メモリに書き込む強制終了処理を開始する工程を具備することを特徴とするメモリシステムの制御方法。
  5. 外部電源を監視する工程と、
    外部電源が第１の閾値電圧以下になった場合に、前記強制終了処理を開始する工程と、
    外部電源が第２の閾値電圧以下になった場合に、前記内部電源レギュレータの電源元を外部電源から前記蓄電池に切り替える工程と、
    をさらに具備することを特徴とする請求項４に記載のメモリシステムの制御方法。
  6. 前記第１の閾値電圧は、前記第２の閾値電圧より高く、かつ、外部電源の変動を許容する最低電圧より低いことを特徴とする請求項５に記載のメモリシステムの制御方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230513A (ja) * 2014-06-03 2015-12-21 Tdk株式会社 電源回路及びこれを備えるフラッシュメモリシステム
JP2016181112A (ja) * 2015-03-24 2016-10-13 株式会社東芝 メモリデバイス、半導体装置および情報処理装置
JP2018181348A (ja) * 2017-04-19 2018-11-15 シーゲイト テクノロジー エルエルシーＳｅａｇａｔｅ Ｔｅｃｈｎｏｌｏｇｙ ＬＬＣ インテリジェントなバックアップキャパシタ管理
US10656692B2 (en) 2014-09-11 2020-05-19 Toshiba Memory Corporation Memory system

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150160890A1 (en) * 2013-12-05 2015-06-11 Apple Inc. Memory multi-chip package (mcp) with integral bus splitter
KR102211867B1 (ko) 2014-06-09 2021-02-04 삼성전자주식회사 보조 전원 장치 및 그것을 포함하는 불휘발성 메모리 시스템
US10042575B2 (en) 2015-03-06 2018-08-07 Toshiba Memory Corporation Memory system including a battery powered buffer with a storage capacity of that buffer dependent on the voltage level of the battery
KR102280433B1 (ko) * 2015-09-23 2021-07-22 삼성전자주식회사 전력 공급 회로 및 이를 포함하는 저장 장치
KR20220043302A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 스토리지 장치의 리셋 방법 및 이를 수행하는 스토리지 장치
US11934664B2 (en) 2021-12-27 2024-03-19 Western Digital Technologies, Inc. SSD auxiliary battery power for handling ungraceful shutdown with host

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5315549A (en) * 1991-06-11 1994-05-24 Dallas Semiconductor Corporation Memory controller for nonvolatile RAM operation, systems and methods
JP3474665B2 (ja) 1995-03-02 2003-12-08 富士通株式会社 計算機システムの電源制御装置及び方法
JP3811149B2 (ja) 2003-08-18 2006-08-16 株式会社日立製作所 キャッシュメモリバックアップ装置
JP4235919B2 (ja) * 2006-10-06 2009-03-11 コニカミノルタビジネステクノロジーズ株式会社 情報処理装置及びプログラム
JP2008243001A (ja) * 2007-03-28 2008-10-09 Toshiba Corp 携帯型電子機器
US8325554B2 (en) * 2008-07-10 2012-12-04 Sanmina-Sci Corporation Battery-less cache memory module with integrated backup
US8468379B2 (en) * 2009-06-26 2013-06-18 Seagate Technology Llc Systems, methods and devices for control and generation of programming voltages for solid-state data memory devices
JP5524551B2 (ja) * 2009-09-16 2014-06-18 キヤノン株式会社 メモリコントローラおよびその制御方法
JP5475123B2 (ja) * 2010-02-19 2014-04-16 株式会社日立製作所 ディスクアレイ装置およびその制御方法
WO2012025972A1 (en) * 2010-08-27 2012-03-01 Hitachi, Ltd. Storage control apparatus and operating mode control method of storage control apparatus
JP2013088928A (ja) * 2011-10-14 2013-05-13 Hitachi Ltd 計算機及びデータ退避方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015230513A (ja) * 2014-06-03 2015-12-21 Tdk株式会社 電源回路及びこれを備えるフラッシュメモリシステム
US10656692B2 (en) 2014-09-11 2020-05-19 Toshiba Memory Corporation Memory system
JP2016181112A (ja) * 2015-03-24 2016-10-13 株式会社東芝 メモリデバイス、半導体装置および情報処理装置
JP2018181348A (ja) * 2017-04-19 2018-11-15 シーゲイト テクノロジー エルエルシーＳｅａｇａｔｅ Ｔｅｃｈｎｏｌｏｇｙ ＬＬＣ インテリジェントなバックアップキャパシタ管理

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