CN212113236U - 防止低电压保护电路上电浪涌电流的电路 - Google Patents

Abstract

本申请涉及一种防止低电压保护电路上电浪涌电流的电路，包括斩波电路、低电压检测电路、三极管开关延迟电路、负载开关电路和备用电源电路；斩波电路电连接在主电源电路的输出端于负载开关电路之间；负载开关电路的电压输出端电连接负载电路的第一电压输入端；低电压检测电路的电压输入端电连接主电源电路的输出端，低电压检测电路的电压输出端电连接三极管开关延迟电路的输入端，三极管开关延迟电路的输出端电连接负载开关电路的使能端，以使低电压检测电路检测到主电源电路发生掉电时，由三极管开关延迟电路控制负载开关电路的开启时间。其可以有效降低电路系统的成本，还减小了备用电源电路充电瞬间产生的浪涌电流，提高供电电路的可靠性。

Description

防止低电压保护电路上电浪涌电流的电路

技术领域

本公开涉及存储器电源管理技术领域，尤其涉及一种防止低电压保护电路上电浪涌电流的电路。

背景技术

由于NAND闪存具有更小的单元尺寸，更高的写入速度和擦除速度以及更好的可靠性，一般容量也大，比较适合于大量数据的存储，因此得到了越来越多的应用。但是，NAND闪存作为一种常见的非易失存储器，由于其自身的特点，闪存的写入电压必须大于2.7V，小于3.3V才能确保写入数据的可靠性。因此，为了进一步增强NAND闪存存储数据的可靠性，保证任何时刻每一笔数据的及时写入，通常会在固态硬盘的应用电路中增加一路备用电源，避免在NAND写入的过程中主电源异常断电而导致数据的损坏。

在上述备用电源的使用过程中，由于要保证在主电源掉电中断来临之后到最后一笔数据完全写入到闪存中的时间必须要保持一定的时间间隔，因此对于备用电源的要求就比较高。如果备用电源采用集成度较高的Boost-Buck芯片，虽然上电浪涌电流较小，但是会大大增加整个电路系统的成本。而如果采用简单的大电容备用电源方案，虽然能够降低成本和简化电路的复杂程度，但是在备用电源电路导通的瞬间会产生很大的上电浪涌电流，从而可能击穿电路中的某些电子器件，影响电路系统的可靠性。

发明内容

有鉴于此，本公开提出了一种防止低电压掉电保护电路上电浪涌电流的电路，可以有效降低电路系统的成本，同时还能够有效减小备用电源电路充电瞬间所产生的浪涌电流，提高供电电路的可靠性。

根据本公开的一方面，提供了一种防止低电压掉电保护电路上电浪涌电流的电路，包括斩波电路、低电压检测电路、三极管开关延迟电路、负载开关电路和备用电源电路；

所述斩波电路的电压输入端适用于电连接主电源电路的输出端，所述斩波电路的电压输出端电连接所述负载开关电路的电压输入端，所述负载开关电路的电压输出端适用于电连接负载电路的第一电压输入端，以使所述斩波电路将所述主电源电路输出的源电压转换后通过所述负载开关电路传输至所述负载电路；

其中，所述负载开关电路的电压输出端还电连接所述备用电源电路的输入端，所述备用电源电路的输出端适用于电连接所述负载电路的第二电压输入端，以使所述斩波电路将所述源电压转换后通过所述负载开关电路传输至所述备用电源电路，对所述备用电源电路充电；

所述低电压检测电路的电压输入端适用于电连接所述主电源电路的输出端，所述低电压检测电路的电压输出端电连接所述三极管开关延迟电路的输入端，所述三极管开关延迟电路的输出端电连接所述负载开关电路的使能端，以使所述三极管开关延迟电路控制所述负载开关电路的开启时间；

所述低电压检测电路的电压输出端外接第一二极管后电连接至所述负载电路的控制端。

在一种可能的实现方式中，所述第一二极管为肖特基二极管。

在一种可能的实现方式中，所述低电压检测电路包括LVD芯片、第一电阻和第二电阻；

所述LVD芯片的电源掉电检测输入管脚作为所述低电压检测电路的电压输入端，适用于电连接所述主电源电路的输出端；

所述LVD芯片的电源掉电检测输出管脚作为所述低电压检测电路的电压输出端外接所述第一二极管，且

所述LVD芯片的电源掉电检测输出管脚电连接所述三极管开关延迟电路的输入端；

其中，所述第一电阻和所述第二电阻串联连接在所述主电源电路的输出端与接地端之间，且

所述第一电阻与所述第二电阻的连接端电连接所述LVD芯片的电源掉电检测输入管脚。

在一种可能的实现方式中，所述三极管开关延迟电路包括第三电阻、第四电阻和第一三极管；

所述第三电阻和所述第四电阻串联连接在输入电源端与接地端之间；且

所述第一三极管的基极作为所述三极管开关延迟电路的输入端，电连接至所述第三电阻和所述第四电阻的连接端后，与所述低电压检测电路的电压输出端电连接；

所述第一三极管的发射极作为所述三极管开关延迟电路的输出端电连接所述负载开关电路的使能端；

所述第一三极管的集电极电连接至所述第三电阻与所述输入电源端之间。

在一种可能的实现方式中，所述三极管开关延迟电路还包括第五电阻；

所述第五电阻电连接在所述第一三极管的发射极与接地端之间。

在一种可能的实现方式中，所述负载开关电路包括LoadSW芯片和第六电阻；

所述LoadSW芯片的使能管脚作为所述负载开关电路的使能端电连接所述三极管开关延迟电路的输出端；

所述LoadSW芯片的电压输入管脚作为所述负载开关电路的电压输入端，电连接所述斩波电路的电压输出端；

所述LoadSW芯片的电压输出管脚作为所述负载开关电路的电压输出端，电连接所述备用电源电路的输入端；

其中，所述LoadSW芯片的使能管脚还外接所述第六电阻后，电连接所述斩波电路的电压输出端。

在一种可能的实现方式中，所述负载开关电路还包括第一电容、第二电容和第三电容；

所述第一电容外接在所述LoadSW芯片的电压输入管脚与接地端之间；

所述第二电容和第三电容并联在所述LoadSW芯片的电压输出管脚与接地端之间。

在一种可能的实现方式中，所述负载开关电路还包括第七电阻；

所述第七电阻电连接在所述LoadSW芯片的FAULT管脚与所述LoadSW芯片的电压输入管脚之间。

在一种可能的实现方式中，所述备用电源电路包括多个电容；多个所述电容并联在所述负载开关电路的电压输出端与接地端之间；

其中，多个所述电容的连接端作为所述备用电源电路的输入端电连接所述负载开关电路的电压输出端；

多个所述电容的连接端还作为所述备用电源电路的输出端，适用于电连接所述负载电路的第二电压输入端。

在一种可能的实现方式中，所述电容的个数为三个。

本申请实施例的电路，通过检测主电源电路输出的源电压的变化(即，主电源电路是否掉电)来决定低电压检测电路的输出电平的高低。同时，在负载开关电路的使能端增加三极管开关延迟电路，由三极管开关延迟电路来控制负载开关电路的开启时间和开启速率，从而控制负载开关电路导通后给备用电源电路充电时的瞬间冲击电流的大小。其通过调节三极管开关延迟电路输出的使能信号的上升沿的时间以及上升斜率，从而很好地控制备用电源电路的充电开关不是瞬间开启而是以一个缓慢斜率开启的过程，这也就有效保证了在给备用电源电路充电瞬间冲击电流的最大值的幅度不会过大。其不仅降低了电路成本，简化了电路复杂度，而且对于瞬间的上电浪涌电流也有了很好的抑制效果，从而延长了整个电路系统的使用寿命。

根据下面参考附图对示例性实施例的详细说明，本公开的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本公开的示例性实施例、特征和方面，并且用于解释本公开的原理。

图1示出本申请实施例的防止低电压掉电保护电路上电浪涌电流的电路结构示意图；

图2示出本申请实施例的防止低电压掉电保护电路上电浪涌电流的电路中低电压检测电路的电路图；

图3示出本申请实施例的防止低电压掉电保护电路上电浪涌电流的电路中三极管开关延迟电路与负载开关电路集成后的电路图；

图4示出本申请实施例的防止低电压掉电保护电路上电浪涌电流的电路中备用电源电路的电路图；

图5示出未添加三极管开关延迟电路的仿真电路图；

图6a和图6b分别示出未添加三极管开关延迟电路的仿真波形图；

图7示出添加三极管开关延迟电路的仿真电路图；

图8a和图8b分别示出添加三极管开关延迟电路的仿真波形。

具体实施方式

以下将参考附图详细说明本公开的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本公开，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本公开同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本公开的主旨。

图1示出根据本申请实施例的防止低电压掉电保护电路上电浪涌电流的电路100的电路示意图。如图1所示，该电路包括：斩波电路110、低电压检测电路120、三极管开关延迟电路130、负载开关电路140和备用电源电路150。

其中，斩波电路110的电压输入端适用于电连接主电源电路的输出端，斩波电路110的电压输出端电连接负载开关电路140的电压输入端，负载开关电路140的电压输出端适用于电连接负载电路200的第一电压输入端，从而使得斩波电路110将主电源电路输出的源电压转换后通过负载开关电路140传输至负载电路200。

此处，还需要指出的是，负载开关电路140的电压输出端还电连接至备用电源电路150的输入端，备用电源电路150的输出端适用于电连接负载电路200的第二电压输入端，从而在主电源电路出现掉电或源电压过低不能驱动负载电路200正常工作时，能够切换至备用电源电路150，由备用电源电路150对负载电路200进行供电。同时，还通过设置上述电连接关系，使得斩波电路110能够将源电压转换后通过负载开关电路140传输至备用电源电路150，对备用电源电路150充电。

低电压检测电路120的电压输入端适用于电连接主电源电路的输出端，低电压检测电路120的电压输出端电连接三极管开关延迟电路130的输入端，三极管开关延迟电路130的输出端则电连接负载开关电路140的使能端，以使低电压检测电路120检测主电源电路输出的源电压，同时由三极管开关延迟电路130控制负载开关电路140的开启时间，从而实现对备用电源电路150充电时所产生的瞬间冲击电流大小的控制，这也就有效防止了备用电源电路150上电浪涌电流的现象，保证了负载电路200的整个供电电路系统的安全性和可靠性。

其中，还需要指出的是，在本申请实施例的电路中，为了保证负载电路200端在主电源电路发生掉电切换至备用电源电路150供电期间，能够顺利将最后一笔数据写入到闪存中，同时不再继续接收和响应新发过来的数据以避免数据的丢失，低电压检测电路120的电压输出端还外接第一二极管D1后电连接至负载电路200的控制端，从而在低电压检测电路120检测到主电源电路发生异常(如：突然掉电或源电压低于设定电压阈值)时，能够将低电平信号通过第一二极管D1的单向导通性传输给负载电路200的控制端，将负载电路200的控制端处的PD#信号拉低，从而使得负载电路200中的控制器响应中断，负载电路200的驱动进入power down模式。

此处，需要说明的是，参阅图1和图2，在一种可能的实现方式中，第一二极管D1可以采用肖特基二极管来实现。

进一步的，在本申请实施例的电路中，由于斩波电路110主要是用于对主电源电路输出的源电压进行转换，将源电压转换为负载电路200所需要的电压，因此斩波电路110可以直接采用本领域常用的LDO电路或DC/DC电路来实现。其中，LDO电路和DC/DC电路均为本领域常用的电压转换电路，此处不再进行赘述。

在一种可能的实现方式中，斩波电路110可以采用DC/DC电路来实现。其中，DC/DC电路将主电源电路输出的5V的源电压分别转换为3.3V和1V的直流电，并将转换后的3.3V电压和1V电压分别输入至三极管开关延迟电路130、负载开关电路140和负载电路200中，以驱动三极管开关延迟电路130、负载开关电路140和负载电路200中的相应芯片，从而使得负载电路200中的驱动正常工作。

另外，低电压检测电路120(即，Low Voltage Detected Circuit，以下简称LVD电路)则主要是对主电源电路输出的源电压进行检测，以实现对主电源电路是否发生掉电的检测。

其中，低电压检测电路120在检测到主电源电路输出的源电压突然下降至设定电压阈值以下时，则可以认为主电源电路发生了异常掉电，此时则会触发LVD电路输出低电平信号。在LVD电路检测到主电源电路输出的源电压移植保持在可接受的波动范围之内的话，则可以认为主电源电路处于正常输出状态，此时LVD电路输出的则为高电平信号。

在一种可能的实现方式中，LVD电路可以采用LVD芯片U1来实现。如：LVD芯片U1可以选用HM708T芯片。其中，参阅图2，在采用LVD芯片U1来实现LVD电路时，LVD电路还包括第一电阻R1和第二电阻R2。

其中，LVD芯片U1的电源掉电检测输入管脚(即，PFI管脚，内部为一个1.22V的电压比较器)作为低电压检测电路120的电压输入端，适用于电连接主电源电路的输出端。LVD芯片U1的电源掉电检测输出管脚(即，PFO)作为低电压检测电路120的电压输出端外接第一二极管D1。

同时，LVD芯片U1的电源掉电检测输出管脚电连接三极管开关延迟电路130的输入端。第一电阻R1和第二电阻R2串联在主电源电路的输出端与接地端之间，且第一电阻R1与第二电阻R2的连接端电连接LVD芯片U1的电源掉电检测输入管脚PFI。

由此，在主电源电路输出的源电压经第一电阻R1和第二电阻R2分压后输入至LVD芯片U1的PFI管脚，PTI管脚内的比较器对当前接收到的电压值进行比较，在比较出当前接收到的电压值低于设定值(1.22V)时，此时主电源电路输出的源电压低于所设定的阈值(即，主电源电路可能发生掉电)，则LVD芯片U1的PFO管脚输出低电平，从而触发LVD电路输出低电平信号至负载电路200的控制端。负载电路200的控制端接收到LVD电路输出的低电平信号后，负载电路200中的NAND控制器响应中断使得NANDrive进入Powerdown模式，此时NAND控制器不再接收和响应任何host发送过来的命令，只负责将进入powerdown模式之前的最后一笔数据写完即可。

在比较出当前接收到的电压值大于或等于设定值时，此时主电源电路输出的源电压保持在可接受波动范围内(即，主电源电路未发生掉电)，则LVD芯片U1的PFO管脚输出高电平信号，此时由于PFO管脚外挂的第一二极管D1的单向导电性，使得该高电平信号无法通过第一二极管D1传输，因此负载电路200的控制端的电平始终保持高电平状态，负载电路200中的NAND控制器也就不会切换为power down模式，而是处于正常工作模式。

同时，还需要指出的是，参阅图2，在上述可能的实现方式中，为了保证LVD芯片U1的稳定性和抗干扰性能，LVD芯片U1的PDI管脚还外接有滤波电容C7，同时LVD芯片U1的VCC管脚(即，LVD芯片U1的电源正输入端，用于驱动整个芯片正常工作)同样也外接有滤波电容C8。此外，LVD芯片U1中的PFO管脚与VCC管脚之间还串联有电阻R8，LVD芯片U1的

管脚同样外界有电阻R9。

进一步的，三极管开关延迟电路130则可以通过一个三极管和两个分压电阻来实现。参阅图3，在一种可能的实现方式中，三极管开关延迟电路130包括第三电阻R3、第四电阻R4和第一三极管Q1。其中，第三电阻R3和第四电阻R4串联在输入电源端与接地端之间。

此处，本领域技术人员可以理解的是，输入电源端可以为斩波电路110输出3.3V的输出端。第一三极管Q1的基极作为三极管开关延迟电路130的输入端，电连接至第三电阻R3和第四电阻R4的连接端后，与低电压检测电路120的电压输出端电连接。第一三极管Q1的发射极作为三极管开关延迟电路130的输出端电连接负载开关电路140的使能端。第一三极管Q1的集电极电连接至第三电阻R3与输入电源端之间。其中，还应当指出的是，第一三极管Q1的发射极与接地端之间还电连接有第五电阻R5。

由此，在低电压检测电路120检测出主电源电路出现掉电的情况时，低电压检测电路120输出高电平信号，该高电平信号作为三极管开关延迟电路130的输入信号，在该高电平信号的上升沿比较陡时，可以通过调节第三电阻R3和第四电阻R4的阻值来控制第一三极管Q1的发射极输出的使能信号EN的上升沿斜率的变化，从而一旦负载开关电路140的使能端接收到的输入信号上升沿变缓，就会使得负载开关打开的瞬间，备用电源电路150充电的浪涌电流减小，进而也就有效降低了较大的浪涌电流对整个电路的风险。

更进一步的，在本申请实施例的电路中，负载开关电路140则同样可以采用LoadSW芯片U2来实现。参阅图3，在一种可能的实现方式中，负载开关电路140包括LoadSW芯片U2和第六电阻R6。其中，LoadSW芯片U2的使能管脚(即，EN管脚)作为负载开关电路140的使能端电连接三极管开关延迟电路130的输出端。LoadSW芯片U2的电压输入管脚(即，Vin管脚)作为负载开关电路140的电压输入端，电连接斩波电路110的电压输出端。LoadSW芯片U2的电压输出管脚(即，Vout管脚)作为负载开关电路140的电压输出端，电连接备用电源电路150的输入端。其中，还需要指出的是，LoadSW芯片U2的使能管脚还外接第六电阻R6后电连接至斩波电路110的电压输出端。

根据图3所示，VIN为LoadSW芯片U2的电压输入管脚，其作为负载开关电路140的电压输入端，用于驱动整个芯片工作。EN管脚为LoadSW芯片U2的使能端，VOUT管脚则为LoadSW芯片U2的输出引脚。在VIN的输入电压为2.5V到5.5V时，如果EN管脚的输入电压大于1.6V，则可以认为EN管脚的输入电压为高电平信号，此时VOUT管脚的输出电压等于VIN。如果EN管脚的输入电压低于0.4V，则可以认为EN管脚的输入电压为低电平信号，此时VOUT管脚的输出电压为0V。

其中，在EN管脚的输入为高电平信号时，LoadSW芯片U2导通，LoadSW芯片U2的电压输出管脚(即，VOUT管脚)输出电压等于VIN，此时负载开关电路140在给负载电路200供电的同时还会给备用电源电路150充电。在EN管脚的输入为低电平信号时，LoadSW芯片U2不会导通，VOUT管脚输出电压则为0V，此时则由备用电源电路150给负载电路200供电。

此外，还需要指出的是，参阅图3，负载开关电路140还包括有第一电容C1、第二电容C2和第三电容C3。第一电容C1外接在LoadSW芯片U2的电压输入管脚与接地端之间。第二电容C2和第三电容C3并联在LoadSW芯片U2的电压输出管脚与接地端之间。同时，LoadSW芯片U2的FAULT管脚与LoadSW芯片U2的电压输入管脚之间还电连接有第七电阻R7。

通过在负载开关电路140的LoadSW芯片U2的各管脚处配置相应的电容和电阻，实现了对经过LoadSW芯片U2的电平信号的滤波和分压，有效保证了LoadSW芯片U2的稳定性和可靠性。

另外，在本申请实施例的电路中，备用电源电路150可以通过多个并联连接的电容来实现。即，参阅图4，在本申请实施例的电路中，备用电源电路150包括多个电容；多个电容并联在负载开关电路140的电压输出端与接地端之间。其中，多个电容的连接端作为备用电源电路150的输入端电连接负载开关电路140的电压输出端，多个电容的连接端还作为备用电源电路150的输出端，适用于电连接负载电路200的第二电压输入端。

由此，在负载开关电路140导通后，负载开关电路140的电压输出端输出的电平信号作为备用电源电路150的输入电压，对多个并联连接的电容进行充电。在充电过程中，为了避免较大的浪涌电流对整个电路造成的损害，此时可以通过三极管开关延迟电路130来调整浪涌电流的大小来降低浪涌电流的影响。

其中，应当指出的是，备用电源电路150中并联的电容的个数可以根据负载电路200在主电源电路掉电时实际所需的时间间隔来灵活设置。如：参阅图4，在负载电路200从3.3V掉到2.7V的时间需要保持在2ms以上时，此时电容器的个数可以设置为三个(分别为电容C4、电容C5和电容C6)，且这三个电容器的电容均为470μF。在三个470μF的电容器均充满电的情况下，其可以保证负载电路200从3.3V掉到2.7V的时间能够持续到2ms以上。

也就是说，通过将备用电源电路150设置为多个并联连接的电容，从而可以根据负载电路200实际所需的时间长短对备用电源电路150中的电容器得的个数进行相应的增加或减少，这就有效提高了备用电源电路150的灵活性。

同时，还应当指出的是，所选用的电容可以为钽电容，也可以为其他电容，此处不进行具体限定。

为了更清楚地说明本申请实施例的防止低电压掉电保护电路上电浪涌电流的电路100的工作原理，以下以图2至图4分别所示出的具体电路为例，对本申请的电路工作过程进行更加详细地说明。

其中，需要说明的是，主电源电路输出的源电压为5V的直流电。该源电压经斩波电路110转换为3.3V的直流电。其中，3.3V的直流电作为负载电路200中NANDrive的驱动电压，用于驱动NANDrive的正常工作。

如图2所示，低电压检测电路120中，VCC为LVD芯片U1的电压输入端，用于驱动整个芯片工作，其电连接至主电源电路的电压输出端。PFI管脚则为LVD芯片U1的电源掉电检测输入端，PFO管脚为LVD芯片U1的电源掉电检测输出端。

其中，5V的源电压经第一电阻R1和第二电阻R2分压后输入至LVD芯片U1的PFI管脚，PFI管脚处的电压通过公式：VPFI＝VIN*(R2/(R1+R2))计算得到。

如图2所示，在第一电阻R1为7.68KΩ，第二电阻R2为2.87KΩ时，如果输入的源电压实际低于4.484V(即，主电源电路发生掉电且掉电至4.484V以下时)，则此时PFI管脚的输入电压VPFI低于1.22V。此时，LVD芯片U1的PFO管脚输出低电平信号，该低电平信号的幅值低于0.3V。该低电平信号通过第一二极管D1的单向导电性传输给PD#信号，PD#信号(此时为低电平)输入至负载电路200的控制端，由负载电路200中的NAND控制器控制NANDrive进入power down模式。此时，NAND控制器不再接收和响应任何Host命令，只将进入power down模式后的最后一笔数据写完即可。

同时，参阅图3和图4，由于第一三极管Q1的基极的输入信号为LVD芯片U1的第5引脚的输出信号PFO#(即，LVD芯片U1的PFO管脚输出的电平信号)，因此在LVD芯片U1的PFO管脚输出低电平信号时，第一三极管Q1的基极此时不能满足Uc＞Ub＞Ue的导通条件，第一三极管Q1截止，此时第一三极管Q1的发射极输出的使能信号EN为低电平，相应的LoadSW芯片U2的使能端为低电平，因而LoadSW芯片U2不会导通，LoadSW芯片U2的VOUT管脚输出电压为0V。即，LoadSW芯片U2的VOUT输出就是默认的低电平信号。

如图2所示，在第一电阻R1为7.68KΩ，第二电阻R2为2.87KΩ时，如果输入的源电压波动范围保持在4.485V以上时，此时，LVD芯片U1的PFI管脚输入的电压高于1.22V，LVD芯片U1的PFO管脚输出高电平信号，该高电平信号的幅值为VCC-1.2V。在VCC等于5V时，此时高电平信号的幅值高达3.8V。由于第一二极管D1的单向导电性，该高电平信号无法通过第一二极管D1传输给PD#，此时PD#信号保持高电平状态，则NANDrive不会进入到power down模式，而是处于正常的工作模式。

同时，参阅图3，该高电平信号经第三电阻R3和第四电阻R4分压后作为第一三极管Q1的基极的输入信号，由于该高电平信号的幅值能够高达3.8V，此时第一三极管Q1满足Uc＞Ub＞Ue的导通条件，第一三极管Q1导通。第一三极管Q1导通后，其发射极输出的使能信号EN为高电平信号，高电平的幅值为3.1V，远大于LoadSW芯片U2所要求的1.6V，因此LoadSW芯片U2导通，此时LoadSW芯片U2的VOUT管脚输出的电压VOUT＝VIN，即，LoadSWVout信号为3.3V。输出的3.3V在给负载电路200供电的同时还给备用电源电路150充电。

其中，在上述过程中，高电平信号经过第三电阻R3和第四电阻R4分压作为第一三极管Q1的基极的输入信号，如果该高电平信号的上升沿比较陡，则通过调整第三电阻R3和第四电阻R4的阻值来控制第一三极管Q1的发射极输出的使能信号上升沿斜率的变化。从而一旦LoadSW芯片U2的使能管脚EN的输入信号上升沿变缓，就会使得负载开关导通的瞬间，备用电源电路150充电的浪涌电流减小，从而降低较大的浪涌电流对整个电路的损害。

为更清楚的说明本申请实施例的电路的效果，以下分别对未添加三极管开关延迟电路130的负载供电电路和添加三极管开关延迟电路130的负载供电电路进行仿真。

其中，参阅图5为未添加三极管开关延迟电路130时，负载开关导通瞬间的上电浪涌电留的仿真电路。其电路原理为：VG1模拟的是LVD电路的输出信号PFO#，VF1测量的是图2中LVD电路的输出信号PFO#，VF3测量的是备用电源电路150和负载电路200处的电压，AM1为备用电源电路150以及负载电路200总的电流。其中C4和R4等效的是图4中的储能电容C4；C5和R5等效的是图4中的储能电容C5；C6和R6等效的是图4中的储能电容C6。

图6a和图6b均为图5所示的仿真电路对应的仿真波形，从图6a可以看出VF1和VF3电压稳定后都是3.8V，与预期的一致。从图6b可以看出：未添加三极管开关延迟电路130时，负载开关导通瞬间的上电浪涌电流AM1非常大，高达8.97A，这个大电流足以击穿电路系统中的个别元器件，导致整个电路系统的崩溃。

图7是添加三极管开关延迟电路130时，负载开关导通瞬间的上电浪涌电流的仿真电路。其电路原理为：VG1模拟的是LVD电路的输出信号PFO#，VF1测量的是图2中LVD电路的输出信号PFO#，R3和R6是第一三极管Q1基极输入端的分压电阻，VF2测量的是三极管Q1基极的输入电压，VF3测量的是备用电源电路150和负载端的电压，AM1为备用电源电路150以及负载电路200总的电流。其中C4和R4等效的是图4中的储能电容C4；C5和R5等效的是图4中的储能电容C5；C6和R6等效的是图4中的储能电容C6。

图8a和图8b都是图7所示的仿真电路对应的仿真波形，从图8a可以看出VF1是5V，VF3电压稳定后都是3.33V，与预期的一致。从图8b可以看出：添加三极管开关延迟电路130后，负载开关导通瞬间的上电浪涌电流AM1变小了很多，大约是1.6A，是未采用三极管开关延迟电路130时上电浪涌的五分之一左右。这个电流不足以击穿电路系统中的任何元器件，从而可以确保整个系统的稳定运行和使用寿命。

由此，在本申请实施例的电路结构中，在低电压检测电路120和负载开关电路140之间添加三极管开关延迟电路130，来控制负载开关电路140的开启时间的快慢，从而控制负载开关开启瞬间的上电浪涌电流的大小。由于是将三极管开关延迟电路130直接添加在低电压检测电路120和负载开关电路140之间的通道上，因此该三极管开关延迟电路130对于低电压检测芯片输出的信号，无论是上升沿多么陡峭的信号都会进行延时和变缓操作，从而确保三极管开关延迟电路130输出的信号一定是上升沿相对比较缓慢的信号，从而对上电浪涌冲击电流的大小有了很好的抑制作用。

由此，本申请实施例的电路，通过检测主电源电路输出的源电压的变化(即，主电源电路是否掉电)来决定LVD电路的输出电平的高低。同时，在LoadSW电路的EN管脚(即，使能端)处增加三极管开关延迟电路130，由三极管开关延迟电路130来控制LoadSW电路的开启时间和开启速率，从而控制LoadSW电路导通后给备用电源电路150充电时的瞬间冲击电流的大小。其通过调节三极管开关延迟电路130上的分压电阻(即，第三电阻R3和第四电阻R4)的阻值，可以较好的调节第一三极管Q1的发射极输出的使能信号的上升沿的时间以及上升斜率，从而很好地控制备用电源电路150的充电开关不是瞬间开启而是以一个缓慢斜率开启的过程，这也就有效保证了在给备用电源电路150充电瞬间冲击电流的最大值的幅度不会过大。其不仅降低了电路成本，简化了电路复杂度，而且对于瞬间的上电浪涌电流也有了很好的抑制效果，从而延长了整个电路系统的使用寿命。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种防止低电压保护电路上电浪涌电流的电路，其特征在于，包括斩波电路、低电压检测电路、三极管开关延迟电路、负载开关电路和备用电源电路；

所述斩波电路的电压输入端适用于电连接主电源电路的输出端，所述斩波电路的电压输出端电连接所述负载开关电路的电压输入端，所述负载开关电路的电压输出端适用于电连接负载电路的第一电压输入端，以使所述斩波电路将所述主电源电路输出的源电压转换后通过所述负载开关电路传输至所述负载电路；

其中，所述负载开关电路的电压输出端还电连接所述备用电源电路的输入端，所述备用电源电路的输出端适用于电连接所述负载电路的第二电压输入端，以使所述斩波电路将所述源电压转换后通过所述负载开关电路传输至所述备用电源电路，对所述备用电源电路充电；

所述低电压检测电路的电压输入端适用于电连接所述主电源电路的输出端，所述低电压检测电路的电压输出端电连接所述三极管开关延迟电路的输入端，所述三极管开关延迟电路的输出端电连接所述负载开关电路的使能端，以使所述三极管开关延迟电路控制所述负载开关电路的开启时间；

所述低电压检测电路的电压输出端外接第一二极管后电连接至所述负载电路的控制端。

2.根据权利要求1所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述第一二极管为肖特基二极管。

3.根据权利要求1所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述低电压检测电路包括LVD芯片、第一电阻和第二电阻；

所述LVD芯片的电源掉电检测输入管脚作为所述低电压检测电路的电压输入端，适用于电连接所述主电源电路的输出端；

所述LVD芯片的电源掉电检测输出管脚作为所述低电压检测电路的电压输出端外接所述第一二极管，且

所述LVD芯片的电源掉电检测输出管脚电连接所述三极管开关延迟电路的输入端；

其中，所述第一电阻和所述第二电阻串联连接在所述主电源电路的输出端与接地端之间，且

所述第一电阻与所述第二电阻的连接端电连接所述LVD芯片的电源掉电检测输入管脚。

4.根据权利要求1所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述三极管开关延迟电路包括第三电阻、第四电阻和第一三极管；

所述第三电阻和所述第四电阻串联连接在输入电源端与接地端之间；且

所述第一三极管的基极作为所述三极管开关延迟电路的输入端，电连接至所述第三电阻和所述第四电阻的连接端后，与所述低电压检测电路的电压输出端电连接；

所述第一三极管的发射极作为所述三极管开关延迟电路的输出端电连接所述负载开关电路的使能端；

所述第一三极管的集电极电连接至所述第三电阻与所述输入电源端之间。

5.根据权利要求4所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述三极管开关延迟电路还包括第五电阻；

所述第五电阻电连接在所述第一三极管的发射极与接地端之间。

6.根据权利要求1至5任一项所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述负载开关电路包括LoadSW芯片和第六电阻；

所述LoadSW芯片的使能管脚作为所述负载开关电路的使能端电连接所述三极管开关延迟电路的输出端；

所述LoadSW芯片的电压输入管脚作为所述负载开关电路的电压输入端，电连接所述斩波电路的电压输出端；

所述LoadSW芯片的电压输出管脚作为所述负载开关电路的电压输出端，电连接所述备用电源电路的输入端；

其中，所述LoadSW芯片的使能管脚还外接所述第六电阻后，电连接所述斩波电路的电压输出端。

7.根据权利要求6所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述负载开关电路还包括第一电容、第二电容和第三电容；

所述第一电容外接在所述LoadSW芯片的电压输入管脚与接地端之间；

所述第二电容和第三电容并联在所述LoadSW芯片的电压输出管脚与接地端之间。

8.根据权利要求6所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述负载开关电路还包括第七电阻；

所述第七电阻电连接在所述LoadSW芯片的FAULT管脚与所述LoadSW芯片的电压输入管脚之间。

9.根据权利要求1至5任一项所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述备用电源电路包括多个电容；多个所述电容并联在所述负载开关电路的电压输出端与接地端之间；

其中，多个所述电容的连接端作为所述备用电源电路的输入端电连接所述负载开关电路的电压输出端；

多个所述电容的连接端还作为所述备用电源电路的输出端，适用于电连接所述负载电路的第二电压输入端。

10.根据权利要求9所述的防止低电压保护电路上电浪涌电流的电路，其特征在于，所述电容的个数为三个。

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