JP7306236B2

JP7306236B2 - フラッシュメモリシステム

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Description

本発明は、フラッシュメモリシステムに関する。

フラッシュメモリシステムにおいて、外部電源が突然遮断されたときにバックアップ用のキャパシタに充電された電荷による電力供給が開始され、その電力によりフラッシュメモリシステムの動作状態が維持される技術が、特許文献１に開示されている。

特許文献１は、外部電源を昇圧する昇圧回路と、昇圧された電圧で充電されるバックアップ用キャパシタと、昇圧された電圧を降圧してフラッシュメモリ及びメモリコントローラの動作電圧として供給する降圧回路と、を備えるフラッシュシステムを開示する。電源遮断時において、外部電源電圧が第１の所定値に低下すると昇圧回路による昇圧動作が停止され、キャパシタに蓄積された電荷を利用してフラッシュメモリ及びメモリコントローラに電力が供給される。外部電源電圧が第３の所定値に低下するとメモリコントローラはリセット状態となり動作を停止するが、フラッシュメモリはキャパシタに蓄積された電荷を利用してその後も動作し続け、動作電圧が第４の所定値に低下するとフラッシュメモリはライトプロテクト状態になる。また、電源投入時において、外部電源電圧が第１の所定値に達すると昇圧回路による昇圧動作が開始され、バックアップ用のキャパシタへの充電が行われる。外部電源電圧が第３の所定値に達するとメモリコントローラに対するリセットが解除される。昇圧電圧が第２の所定値に達すると降圧回路による降圧動作が開始され、降圧電圧が第４の所定値に達するとフラッシュメモリに対するライトプロテクトが解除される。

ここで、電源投入時において、フラッシュメモリに対するライトプロテクトの解除後にメモリコントローラに対するリセットが解除されることが、メモリコントローラがフラッシュメモリを認識してシステムを起動するうえで好ましい。そこで、遅延コンデンサ等を用いてメモリコントローラに対するリセット解除のタイミングを制御する。このリセット解除のタイミングは、バックアップ用キャパシタの充電時間や遅延コンデンサの温度特性を考慮して余裕をもって設定されるため、必要以上に遅くなってしまう傾向がある。

特開２０１６－１１５１７１号公報

しかし、フラッシュメモリシステムに接続されるホストシステムの起動時間を短縮するうえでは、フラッシュメモリシステムの起動時間の短縮が求められる。また、バックアップ用キャパシタの充電時間が変動しても、フラッシュメモリシステムを安定的に起動させることができるようにする必要もある。

本発明は、上記に鑑みてなされたものであって、フラッシュメモリシステムの起動を確実としつつ起動時間の短縮を図ることを目的とする。

本発明に係るフラッシュメモリシステムは、メモリコントローラと、前記メモリコントローラによって制御されるフラッシュメモリと、前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、前記メモリコントローラ及び前記フラッシュメモリの活性状態又は非活性状態を制御する制御回路と、を備え、前記電源回路は、外部電源が供給される電源端子と、前記外部電源に基づいた第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、前記第２の電圧によって充電されるキャパシタと、前記第２の電圧を降圧することによって前記第２の電圧よりも低い第３の電圧を生成し、前記動作電圧として前記フラッシュメモリに供給する第１の降圧回路と、を含み、前記制御回路は、前記第３の電圧の電圧値に基づいて前記フラッシュメモリの活性状態又は非活性状態を制御する回路と、前記外部電源の電圧及び前記第３の電圧の双方の電圧値に基づいて前記メモリコントローラの活性状態又は非活性状態を制御する回路と、を含むことを特徴とする。又は、前記制御回路は、前記第２の電圧の電圧値に基づいて前記フラッシュメモリの活性状態又は非活性状態を制御する回路と、前記外部電源の電圧及び前記第２の電圧の双方の電圧値に基づいて前記メモリコントローラの活性状態又は非活性状態を制御する回路と、を含むことを特徴とする。

本発明によれば、外部電源の電圧及び第３の電圧の双方の電圧値に基づいてメモリコントローラの活性状態又は非活性状態を制御することにより、又は、外部電源の電圧及び第２の電圧の双方の電圧値に基づいてメモリコントローラの活性状態又は非活性状態を制御することにより、フラッシュメモリシステムの起動を確実としつつ起動時間の短縮を図ることができる。

本発明の第１実施の形態に係るフラッシュメモリシステムの構成を示すブロック図である。電源投入時における電源電圧の変化を示す電圧波形図である。電源投入時における論理回路への入力信号及び論理回路からの出力信号を示すタイムチャートである。電源遮断時における電源電圧の変化を示す電圧波形図である。電源遮断時における論理回路への入力信号及び論理回路から出力信号を示すタイムチャートである。本発明の第２実施の形態に係るフラッシュメモリシステムの構成を示すブロック図である。本発明の第３実施の形態に係るフラッシュメモリシステムの構成を示すブロック図である。

以下、本発明の実施の形態に係るフラッシュメモリシステムについて図面を参照して説明する。

図１は、本発明の第１実施の形態によるフラッシュメモリシステム１の構成を示すブロック図である。

フラッシュメモリシステム１は、ＳＳＤ（Solid State Drive）等の不揮発性メモリであるフラッシュメモリ１０と、フラッシュメモリ１０の動作を制御するメモリコントローラ２０と、フラッシュメモリ１０及びメモリコントローラ２０に動作電圧を供給する電源回路３０と、フラッシュメモリ１０及びメモリコントローラ２０の活性・非活性状態を制御する制御回路４０と、を備える。

フラッシュメモリ１０はユーザデータを消去、書き換え可能な不揮発性のメモリであり、例えば１又は複数のフラッシュメモリチップによって構成される。

メモリコントローラ２０はフラッシュメモリ１０にアクセスしてデータの読み出し、書き込み等を制御し、例えば１個の半導体チップに集積されたコントロールチップによって構成される。

電源回路３０は、外部から電源電圧（例えば、３．３Ｖ）が供給される電源端子３１と、電源電圧を昇圧する昇圧回路３２と、昇圧された電源電圧によって充電されるキャパシタＣと、昇圧回路３２とキャパシタＣとの間の接続をオンオフするスイッチ回路ＳＷと、キャパシタＣに蓄えられた電荷を放電する放電回路３３と、昇圧された電源電圧を降圧する降圧回路３４ａ～３４ｄと、昇圧された電源電圧を監視して降圧回路３４ａ～３４ｄの動作を制御するイネーブル信号ＶＢＥＮを生成する検出回路３５と、電源電圧を監視して昇圧回路３２の動作を制御するイネーブル信号ＶＡＥＮを生成する検出回路３６と、を備える。電源回路３０には、電源端子３１を介して外部から電源電圧が供給される。降圧回路３４ａ、３４ｂは、降圧した電源電圧をフラッシュメモリ１０に供給する第１の降圧回路の一例であり、降圧回路３４ａ～３４ｄは、降圧した電源電圧をメモリコントローラ２０に供給する第２の降圧回路の一例である。

昇圧回路３２の入力は、例えばダイオードＤ１やスイッチ回路ＳＷなど電流の逆流を防止する素子を介して電源端子３１に接続されている。昇圧回路３２の入力端子には、電源端子３１に供給される電源電圧に基づいた第１の電圧Ｖ１が入力され、昇圧回路３２はその第１の電圧Ｖ１を昇圧する。キャパシタＣには、昇圧回路３２で昇圧された電圧（例えば、５．０Ｖ）が印加されるため、より多くの電荷が蓄えられる。

キャパシタＣは、電源端子３１から供給される電源電圧（外部電源）が遮断された場合に一時的に動作電圧を供給するためのキャパシタである。昇圧回路３２の出力電圧は、スイッチ回路ＳＷを介して、キャパシタＣに印加される。フラッシュメモリ１０では、ページ単位でデータの書き込みが行われ、その書き込み時間は比較的長い時間（例えば数ｍｓ～数十ｍｓ）を要する。そこで、書き込み動作の途中で外部電源が遮断された場合に、その書き込み動作が完了するまで動作電圧を供給し続けることができるようにするために、キャパシタＣは設けられている。

スイッチ回路ＳＷは、外部電源が突然遮断された場合にオフ状態になる。スイッチ回路ＳＷがオフ状態になることにより、キャパシタＣに蓄えられた電荷は、昇圧回路３２側に放電されることはない。そして、キャパシタＣの充電電荷は、バックアップ電源用として降圧回路３４ａ～３４ｄの入力端子に供給される。スイッチ回路ＳＷのオンオフは、検出回路３６から出力されるイネーブル信号ＶＡＥＮによって制御される。

昇圧回路３２によって昇圧された電圧（昇圧回路３２の出力電圧）は、スイッチ回路ＳＷと逆流防止用のダイオードＤ２を介して、降圧回路３４ａ～３４ｄに入力される。降圧回路３４ａ～３４ｄは、入力された第２の電圧Ｖ２を降圧して動作電圧としてフラッシュメモリ１０に与えられる第３の電圧Ｖ３ａ、Ｖ３ｂ、メモリコントローラ２０に与えられる第４の電圧Ｖ３ｃ、Ｖ３ｄを生成する。第３の電圧Ｖ３ａ、Ｖ３ｂは、動作電圧としてメモリコントローラ２０にも与えられるため、第４の電圧でもある。なお、降圧回路３４ａ～３４ｄの出力端子は、電源遮断後の電源配線を安定化させるためにそれぞれ抵抗Ｒａ～Ｒｄを介して接地されている。

放電回路３３は、例えばトランジスタにより構成されるスイッチング回路であり、導通状態のときに、キャパシタＣに蓄えられた電荷を放電させることができ、残留電荷を放電させる場合などに使用される。

検出回路３５は、降圧回路３４ａ～３４ｄに入力される第２の電圧Ｖ２のレベルを監視して、降圧回路３４ａ～３４ｄ及び放電回路３３の動作を制御するイネーブル信号ＶＢＥＮを生成する。検出回路３５は、第２の電圧Ｖ２を所定値ＶＢと比較する。例えば電源投入時において、第２の電圧Ｖ２が上昇して所定値ＶＢに達すると、イネーブル信号ＶＢＥＮを活性化（例えばハイレベル）させる。これに応じて、降圧回路３４ａ～３４ｄは動作を開始し、放電回路３３は非導通状態とされる。電源遮断時において、第２の電圧Ｖ２が低下して所定値ＶＢ未満になると、イネーブル信号ＶＢＥＮを、非活性化を指示する信号レベル（例えばローレベル）に変化させる。これに応じて、降圧回路３４ａ～３４ｄは動作を停止し、放電回路３３は導通状態とされ、キャパシタＣを放電させる。

検出回路３６は、外部から供給される外部電源の電圧レベルを監視して、昇圧回路３２及びスイッチ回路ＳＷの動作を制御するイネーブル信号ＶＡＥＮを生成する。さらに、後述するように、検出回路３６は、メモリコントローラ２０の活性／非活性を制御する信号を生成し、制御回路４０の一部をも構成する。検出回路３６は、外部電源の電圧を第１の所定値である所定値ＶＡと比較する。例えば電源投入時において、外部電源の電圧が上昇して所定値ＶＡに達すると、イネーブル信号ＶＡＥＮを活性化（例えばハイレベル）させる。これに応じて、昇圧回路３２は動作を開始し、スイッチ回路ＳＷはオン状態とされる。電源遮断時において、外部電源の電圧が低下して所定値ＶＡ未満になると、イネーブル信号ＶＡＥＮを、非活性化を指示する信号レベル（例えばローレベル）に変化させる。これに応じて、昇圧回路３２は動作を停止し、スイッチ回路ＳＷはオフ状態とされ、キャパシタＣの充電電荷がバックアップ電源用として降圧回路３４ａ～３４ｄに供給される。

制御回路４０は、外部電源の電圧を監視して第１の検出信号である検出信号ＰＯＲＳＴを出力する検出回路３６と、降圧回路３４ａの出力である第３の電圧Ｖ３ａを監視して第２の検出信号であるライトプロテクト信号ＦＷＰを出力する検出回路４１と、第１の検出信号である検出信号ＰＯＲＳＴ及び第２の検出信号であるライトプロテクト信号ＦＷＰが入力され、両信号の論理積を出力する論理回路４２と、を備える。

検出回路３６は、前述したように、昇圧回路３２を動作させるタイミングを制御するイネーブル信号ＶＡＥＮを出力するともに、メモリコントローラ２０を活性状態又は非活性状態にするためのパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴを生成するための検出信号ＰＯＲＳＴを出力する。したがって、検出回路３６は、電源回路３０の構成の一部であるとともに、制御回路４０の構成の一部も兼ねている。検出回路３６は、外部電源の電圧が所定値ＶＡ未満である場合には検出信号ＰＯＲＳＴをリセットレベル（例えばローレベル）とし、所定値ＶＡ以上になると検出信号ＰＯＲＳＴを、リセット解除を示す信号レベルであるリセット解除レベル（例えばハイレベル）とする。所定値ＶＡは、昇圧回路３２及びフラッシュメモリシステム１の正常な動作が確保可能なレベルに設定される。

検出信号ＰＯＲＳＴは、検出回路４１から出力される第２の検出信号であるライトプロテクト信号ＦＷＰとともに論理回路４２に入力される。

検出回路４１は、フラッシュメモリ１０に入力される動作電圧、すなわち降圧回路３４ａの出力である第３の電圧Ｖ３ａのレベルを監視し、フラッシュメモリ１０を活性／非活性状態にするライトプロテクト信号ＦＷＰを生成する。例えば電源投入時において、第３の電圧Ｖ３ａが上昇して第２の所定値である所定値ＶＣに達すると、ライトプロテクト信号ＦＷＰを、ライトプロテクト解除を示す信号レベルであるライトプロテクト解除レベル（例えばハイレベル）に変化させる。電源遮断時において、検出回路４１は、第３の電圧Ｖ３ａのレベルが所定値ＶＣ未満に低下すると、ライトプロテクト信号ＦＷＰをライトプロテクトレベル（例えばローレベル）に変化させる。所定値ＶＣは、フラッシュメモリ１０のライト処理が可能な動作電圧レベルに設定される。ライトプロテクト信号ＦＷＰはフラッシュメモリ１０に入力され、これがライトプロテクトレベルである場合、フラッシュメモリ１０のライト動作が禁止される。ここで、所定値ＶＣは、所定値ＶＢよりも高いレベルに設定することが好ましい。これによれば、電源遮断時において、降圧回路３４ａ～３４ｄの動作が停止する前にフラッシュメモリ１０をライトプロテクト状態とすることが可能となる。

論理回路４２は、アンド回路で構成され、メモリコントローラ２０を活性／非活性状態とするパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴを出力する。検出回路３６の出力である検出信号ＰＯＲＳＴ及び検出回路４１の出力であるライトプロテクト信号ＦＷＰは、論理回路４２に入力され、論理回路４２は両信号を論理積した信号であるパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴを出力する。論理回路４２の出力は、メモリコントローラ２０のパワーオンリセット信号の入力端子に入力される。パワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴがリセットレベルに変化すると、メモリコントローラ２０はリセットされ、動作を停止する。

なお、検出回路３５，３６，４１は、監視する電圧が所定値に達した時点ですぐに検出信号を変化させてもよいし、所定値を超えた状態で所定時間が経過した時点で検出信号を変化させてもよい。

次に、フラッシュメモリシステム１の動作について、図２から図５を参照して説明する。

まず、電源投入時におけるフラッシュメモリシステム１の動作について、図２及び図３を用いて説明する。図２は、電源投入時における第１の電圧Ｖ１、第２の電圧Ｖ２及び第３の電圧Ｖ３ａの変化を示す電圧波形図である。図３は、電源投入時におけるイネーブル信号ＶＡＥＮ、ＶＢＥＮ、検出信号ＰＯＲＳＴ、ライトプロテクト信号ＦＷＰ及びパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴの変化を示すタイムチャートである。なお、外部電源の電圧と第１の電圧Ｖ１は、ダイオードＤ１における電圧降下分の電圧差はあるが、ほぼ等しいため、図２には、第１の電圧Ｖ１だけを示した。

まず、時刻ｔ１０において電源が投入されると、外部電源の電圧と第１の電圧Ｖ１が上昇する。その後、時刻ｔ１１において外部電源の電圧が所定値ＶＡに達すると、検出回路３６がイネーブル信号ＶＡＥＮを活性化させ、図３において、イネーブル信号ＶＡＥＮはローレベルからハイレベルに変化する。これにより、昇圧回路３２が昇圧動作を開始する。また、スイッチ回路ＳＷもオンする。昇圧回路３２が昇圧動作を開始すると、バックアップ用のキャパシタＣへの充電が行われ、降圧回路３４ａ～３４ｄに入力される第２の電圧Ｖ２のレベルが上昇を開始する。

また、時刻ｔ１１において、検出回路３６は検出信号ＰＯＲＳＴを活性化させ、検出信号ＰＯＲＳＴはリセット解除レベルであるハイレベルに変化する。一方、第３の電圧Ｖ３ａは所定値ＶＣに達していないため、検出回路４１から出力されるライトプロテクト信号ＦＷＰは、非活性の状態を示すローレベルのままである。したがって、検出信号ＰＯＲＳＴとライトプロテクト信号ＦＷＰの論理積であるパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴは非活性の状態を示すローレベルのまま維持される。よって、この時点では、論理回路４２から出力される制御信号Ｃｎｔ＿ＰＯＲＳＴがローレベルであるため、メモリコントローラ２０に対するリセットは解除されない。

そして、時刻ｔ１２において、第１の電圧Ｖ１が規定値（例えば３．３Ｖ）に到達する。その後、時刻ｔ１３において第２の電圧Ｖ２が所定値ＶＢに達すると、検出回路３５がイネーブル信号ＶＢＥＮを活性化させ、イネーブル信号ＶＢＥＮはローレベルからハイレベルに変化する。ここで、所定値ＶＡと所定値ＶＢが同じ値となっているが、これは一例であり、それぞれ別の値であっても構わない。検出回路３５がイネーブル信号ＶＢＥＮを活性化させることにより、降圧回路３４ａが動作を開始し、第３の電圧Ｖ３ａが上昇し始めるとともに、放電回路３３が遮断される。なお、放電回路３３は、昇圧回路３２が動作を開始してから遮断される前において導通状態とされているが、放電回路３３により放電される電流より昇圧回路３２から供給される電流のほうが十分大きいため、問題なく第２の電圧Ｖ２は上昇する。

そして、時刻ｔ１４において、第２の電圧Ｖ２が規定値（例えば５．０Ｖ）に到達する。その後、時刻ｔ１５において第３の電圧Ｖ３ａが所定値ＶＣに達すると、検出回路４１がライトプロテクト信号ＦＷＰをプロテクト解除レベルであるハイレベルに変化させる。これにより、フラッシュメモリ１０に対するライトプロテクトが解除され、データの書き込みが可能な状態となる。

論理回路４２から出力されるパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴは、検出信号ＰＯＲＳＴとライトプロテクト信号ＦＷＰを論理積することにより得られる信号である。したがって、パワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴは、ライトプロテクト信号ＦＷＰが時刻ｔ１５においてハイレベルになったことに応答して、時刻ｔ１６においてローレベルからハイレベルに変化する。つまり、検出信号ＰＯＲＳＴは時刻ｔ１１においてハイレベルになっているため、ライトプロテクト信号ＦＷＰが時刻ｔ１５においてハイレベルになることにより、論理回路４２に入力される双方の信号がハイレベルになり、それに応答してパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴがハイレベルになる。

ここで、論理回路は、一般的には回路遅延が無いことが理想である。しかしながら、実際の論理回路では、トランジスタのオンオフのスイッチ時間等の遅延により入出力間にｎｓｅｃ単位のわずかな遅延を生じる。本実施の形態においては、このわずかな遅延を利用して、メモリコントローラ２０が活性化するタイミングをフラッシュメモリ１０が活性化するタイミングより遅らせる。ｔ１５においてライトプロテクト信号ＦＷＰがハイレベルに変化すると、わずかに遅延してｔ１６に論理回路４２の出力は変化する。したがって、ライトプロテクト信号ＦＷＰによりライトプロテクト解除が指示された後に、パワーオンリセット信号Ｃｎｔ＿ＰＯＲＳＴによりリセット解除が指示される。

この結果として、フラッシュメモリ１０が書き込み可能状態となった後、メモリコントローラ２０はリセットを解除され、フラッシュメモリ１０にアクセス可能となる。これにより、メモリコントローラ２０が起動された状態において、メモリコントローラ２０は、常にフラッシュメモリ１０を認識することが可能となる。したがって、システムの起動時に、メモリコントローラ２０がフラッシュメモリ１０を認識できず、システムが起動に失敗することを回避できる。

このように、論理回路４２の一方の入力信号はライトプロテクト信号ＦＷＰであるため、ライトプロテクト信号ＦＷＰがライトプロテクト解除レベルに変化した後に出力信号であるパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴがリセット解除レベルに変化する。ライトプロテクト信号ＦＷＰがライトプロテクト解除レベルに変化するタイミングｔ１５とパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴがリセット解除レベルに変化するタイミングｔ１６の時間差は論理回路４２の構造上通常発生する遅延を利用しており、時間差を発生させるための特別な構成を必要としない。さらに上記遅延は数ｎｓｅｃ程度のわずかな時間であることから、メモリコントローラ２０がアクセス可能状態となるのは、フラッシュメモリ１０が活性化されてからほんのわずかな時間後である、したがって、フラッシュメモリシステム１の起動に要する時間を短縮することができる。

その後、時刻ｔ１７において、第３の電圧Ｖ３ａが規定値に到達している。

次に、電源遮断時におけるフラッシュメモリシステム１の動作について、図４及び図５を用いて説明する。図４は、電源遮断時における第１の電圧Ｖ１、第２の電圧Ｖ２及び第３の電圧Ｖ３ａの変化を示す電圧波形図である。図５は、電源遮断時におけるイネーブル信号ＶＡＥＮ、ＶＢＥＮ、検出信号ＰＯＲＳＴ、ライトプロテクト信号ＦＷＰ及びパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴの変化を示すタイムチャートである。なお、外部電源の電圧と第１の電圧Ｖ１は、ダイオードＤ１における電圧降下分の電圧差はあるが、ほぼ等しいため、図４には、第１の電圧Ｖ１だけを示した。

まず、時刻ｔ２０において外部電源の遮断が発生すると、外部電源の電圧と第１の電圧Ｖ１の低下が始まる。しかしながら、この時点では昇圧回路３２が動作状態であり、第２の電圧Ｖ２は低下しない。このため、第３の電圧Ｖ３ａは規定値（例えば３．３Ｖ）を維持している。そして、時刻ｔ２１において外部電源の電圧が所定値ＶＡを下回ると、検出回路３６がイネーブル信号ＶＡＥＮを、非活性化を指示する信号レベルに変化させる。すなわち、イネーブル信号ＶＡＥＮはローレベルに変化する。これにより、スイッチ回路ＳＷがオフするとともに、昇圧回路３２による昇圧動作が停止され、第２の電圧Ｖ２の低下が始まる。同時に、検出回路３６が、検出信号ＰＯＲＳＴを、非活性化を指示する信号レベルに変化させる。すなわち、検出信号ＰＯＲＳＴはローレベルに変化する。検出信号ＰＯＲＳＴは、論理回路４２に入力される。

検出信号ＰＯＲＳＴはローレベルとなっていることから、論理回路４２のもう一方の入力であるライトプロテクト信号ＦＷＰの状態に関わらず、論理回路４２の出力であるパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴはリセットレベルであるローレベルに変更する。この時点において第３の電圧Ｖ３ａは低下していないことから、ライトプロテクト信号ＦＷＰはライトプロテクト解除レベルであるハイレベルのままである。前述したように、論理回路４２の出力は、入力の変化に対して数ｎｓｅｃ遅延する。したがって、論理回路４２の出力であるパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴは、検出信号ＰＯＲＳＴが入力される時刻ｔ２１よりわずかに遅延した時刻ｔ２２にローレベルに変化する。ここで、パワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴがローレベルに変化するため、メモリコントローラ２０は書き込み動作（メモリコントローラ２０がフラッシュメモリ１０に対して行う書き込み動作）を停止するが、ライトプロテクト信号ＦＷＰはハイレベルのままなので、フラッシュメモリ１０内部での書き込み動作は継続される。なお、キャパシタＣに蓄えられる電荷は、フラッシュメモリ１０内部での書き込み動作が終了するまで電源供給が継続されるように設定される。

時刻ｔ２１において、イネーブル信号ＶＡＥＮが非活性化を指示する信号レベルに変化し、昇圧回路３２の昇圧動作が停止する。その後、時刻ｔ２２において、メモリコントローラ２０が動作を停止するため、フラッシュメモリシステム１における消費電力が低下する。時刻ｔ２１から時刻ｔ２３の期間では、バックアップ用のキャパシタＣの充電電圧が規定値（３．３Ｖ）より高いため、第３の電圧Ｖ３ａは規定値（３．３Ｖ）のままで維持される。時刻ｔ２３からｔ２４の期間では、第２の電圧Ｖ２が規定値（３．３Ｖ）以下になるため、第３の電圧Ｖ３ａも低下する。

そして、時刻ｔ２４において第３の電圧Ｖ３ａが所定値ＶＣを下回ると、検出回路４１がライトプロテクト信号ＦＷＰをプロテクトレベル（ローレベル）に変化させる。これにより、フラッシュメモリ１０はライトプロテクト状態となり、データの書き込みが禁止される。このように電源遮断時において、メモリコントローラ２０が非活性化されてフラッシュメモリ１０へのアクセスが停止された後に、フラッシュメモリ１０が非活性化される。ｔ２２からｔ２４に至る時間は、フラッシュメモリ内部の書き込み動作時間以上になるように設定される。これによって、フラッシュメモリ１０内部の書き込み動作が完了していない場合であっても、残っている書き込み動作がすべて完了してからフラッシュメモリ１０が非活性化される。したがって、電源遮断時において、フラッシュメモリシステム１が書き込みエラーを発生することを防止する。その後、時刻ｔ２５において第２の電圧Ｖ２が所定値ＶＢを下回ると、検出回路３５が、イネーブル信号ＶＢＥＮを、非活性化を指示する信号レベルに変化させる。これにより、降圧回路３４ａの動作が停止する。さらに、放電回路３３が導通するため、キャパシタＣに蓄えられていた電荷が速やかに放電される。

このように、本実施形態によるフラッシュメモリシステム１によれば、降圧回路３４ａで降圧されたフラッシュメモリ１０の動作電圧である第３の電圧Ｖ３ａの電圧値に基づいてフラッシュメモリ１０の活性状態又は非活性状態を制御する。そして、外部から供給される外部電源の電圧及び第３の電圧Ｖ３ａの双方の電圧値に基づいてメモリコントローラ２０の活性状態又は非活性状態を制御する。これにより、電源投入時において、メモリコントローラ２０を活性状態にするタイミングを常にフラッシュメモリ１０を活性状態にするタイミングより後にすることができる。また、システム起動時にメモリコントローラ２０がフラッシュメモリ１０を確実に認識することができるようになる。さらに、メモリコントローラ２０の活性タイミングをフラッシュメモリ１０の活性タイミングの直後とすることにより、システムの起動時間を短縮することができる。

さらに、検出回路３６は外部電源の電圧が所定値ＶＡ以上になったときに信号レベルが変化する第１の検出信号である検出信号ＰＯＲＳＴを出力し、検出回路４１は第３の電圧Ｖ３ａが所定値ＶＣ以上になったときに信号レベルが変化する第２の検出信号であるライトプロテクト信号ＦＷＰを出力する。そして、論理回路４２が第１の検出信号と第２の検出信号の論理積を出力する。論理回路４２から出力される信号は、メモリコントローラ２０を活性状態に制御するパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴとしてメモリコントローラ２０に入力される。論理回路４２での遅延により、メモリコントローラ２０を活性状態にするタイミングをフラッシュメモリ１０が活性状態になるタイミングよりも後にすることができる。また、メモリコントローラ２０を活性状態にするタイミングを論理回路４２の出力により制御することにより、フラッシュメモリ１０が活性状態になった直後にメモリコントローラ２０を活性状態にすることができる。この活性状態にするタイミングの時間差は、実際の論理回路４２においてトランジスタのオンオフのスイッチ時間等により生じる論理値の変化のわずかな遅延を利用している。したがって、わざわざ遅延時間を設定する回路を設けることなく、簡単な構成で、ｎｓｅｃ単位のわずかな時間差を設定することができる。また、フラッシュメモリ１０を活性状態にするタイミングとメモリコントローラ２０を活性状態にするタイミングの時間差は非常にわずかであるため、システムの起動時間に生じる遅延時間を短縮することができる。

本実施の形態において、イネーブル信号ＶＡＥＮと検出信号ＰＯＲＳＴを出力するしきい値レベルを同じ値である所定値ＶＡとすることにより、両信号を検出するための検出回路３６を共通として部品点数の削減を図った。これに限らず、イネーブル信号ＶＡＥＮと検出信号ＰＯＲＳＴを検出するためのしきい値レベルや遅延時間を異なる値とし、それぞれ別々の検出回路を設けてもよい。例えば、検出信号ＰＯＲＳＴを検出するためのしきい値レベルは、イネーブル信号ＶＡＥＮを検出するためのしきい値レベルよりも高いレベルに設定することが好ましい。これによれば、電源遮断時において、キャパシタＣによるバックアップ動作を開始する前にメモリコントローラ２０をリセットすることが可能となる。また、本実施の形態において、外部からの電源電圧を検出回路３６に直接入力しているため、検出回路３６の出力にレベルシフト回路を設けて検出回路３６の出力信号であるパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴをメモリコントローラ２０への入力に合わせるようにしてもよい。

また、上記実施の形態においては、論理回路４２の出力によりメモリコントローラ２０の活性状態又は非活性状態を制御しているが、これに限らず、例えば、マイコンにより制御してもよい。検出回路４１から出力されるライトプロテクト信号ＦＷＰと検出回路３６から出力される検出信号ＰＯＲＳＴを監視して、両信号が活性化を指示する信号レベルに変化したときにパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴが活性化を指示する信号レベルに変化するようにしてもよい。このときの予め設定された遅延時間に応じて活性化するタイミングを調整してもよい。また、この設定値は変更可能としてもよい。

また、上記実施の形態において、フラッシュメモリ１０の活性状態又は非活性状態を制御する信号としてライトプロテクト信号ＦＷＰを用い、メモリコントローラ２０の活性状態又は非活性状態を制御する信号としてパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴを用いた。これに限らず、フラッシュメモリ１０及びメモリコントローラ２０の活性状態又は非活性状態を制御する信号として種々の信号を用いることができる。

また、本発明の第２実施の形態として、図６に示した回路のように、キャパシタＣの充電電荷が、フラッシュメモリ１０のためだけのバックアップ電源用として使用されるようにしてもよい。この構成では、フラッシュメモリ１０には、昇圧回路３２とキャパシタＣを介して電源が供給されるが、メモリコントローラ２０には、昇圧回路３２とキャパシタＣを介さずに電源が供給される。降圧回路３４ａ、３４ｂは、第２の電圧Ｖ２を降圧して動作電圧としてフラッシュメモリ１０に与えられる第３の電圧Ｖ３ａ、Ｖ３ｂを生成する。降圧回路３４ｃ、３４ｄ、３４ｅは、電源電圧を降圧して動作電圧としてメモリコントローラ２０に与えられる第４の電圧Ｖ３ｃ、Ｖ３ｄ、Ｖ３ｅを生成する。本実施の形態において、降圧回路３４ａ、３４ｂは、降圧した電源電圧をフラッシュメモリ１０に供給する第１の降圧回路の一例であり、降圧回路３４ｃ、３４ｄ、３４ｅは、降圧した電源電圧をメモリコントローラ２０に供給する第２の降圧回路の一例である。検出回路４１は、昇圧回路３２によって生成された第２の電圧Ｖ２のレベルを監視し、フラッシュメモリ１０を活性／非活性状態にするライトプロテクト信号ＦＷＰを生成する。検出回路３６の出力である検出信号ＰＯＲＳＴ及び検出回路４１の出力であるライトプロテクト信号ＦＷＰは、論理回路４２に入力され、論理回路４２はメモリコントローラ２０を活性／非活性状態とするパワーオンリセット制御信号Ｃｎｔ＿ＰＯＲＳＴを出力する。

さらに、本発明の第３実施の形態として、図７に示した回路のように、メモリコントローラ２０に供給される電源電圧が昇圧回路３２に入力されるようにしてもよい。

また、上記実施の形態において、昇圧回路３２とキャパシタＣの間にスイッチ回路ＳＷが設けられているが、昇圧回路３２内にスイッチ回路ＳＷの機能を設けることにより、スイッチ回路ＳＷを別途接続することを省略できる。

また、上記実施の形態において、逆流防止用のダイオードＤ１，Ｄ２を設けているが、ダイオードＤ１やＤ２を省略することは可能であり、部品点数の削減とダイオードによる電圧降下をなくすことが可能となる。

以上、本発明の実施の形態を説明したが、本発明の範囲は、上述の実施の形態に限定するものではなく、特許請求の範囲に記載された発明の範囲とその均等の範囲を含む。

１フラッシュメモリシステム
２データ端子
１０フラッシュメモリ
２０メモリコントローラ
３０電源回路
３１電源端子
３２昇圧回路
３３放電回路
３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ降圧回路
３５，３６，４１検出回路
４０制御回路
４２論理回路
Ｃキャパシタ
Ｄ１，Ｄ２ダイオード
Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ，Ｒｅ抵抗
ＳＷスイッチ回路

Claims

メモリコントローラと、
前記メモリコントローラによって制御されるフラッシュメモリと、
前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、
前記メモリコントローラ及び前記フラッシュメモリの活性状態又は非活性状態を制御する制御回路と、
を備え、
前記電源回路は、
外部電源が供給される電源端子と、
前記外部電源に基づいた第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、
前記第２の電圧によって充電されるキャパシタと、
前記第２の電圧を降圧することによって前記第２の電圧よりも低い第３の電圧を生成し、前記動作電圧として前記フラッシュメモリに供給する第１の降圧回路と、を含み、
前記制御回路は、
前記第３の電圧の電圧値に基づいて前記フラッシュメモリの活性状態又は非活性状態を制御する回路と、
前記外部電源の電圧及び前記第３の電圧の双方の電圧値に基づいて前記メモリコントローラの活性状態又は非活性状態を制御する回路と、
を含むことを特徴とするフラッシュメモリシステム。
メモリコントローラと、
前記メモリコントローラによって制御されるフラッシュメモリと、
前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、
前記メモリコントローラ及び前記フラッシュメモリの活性状態又は非活性状態を制御する制御回路と、
を備え、
前記電源回路は、
外部電源が供給される電源端子と、
前記外部電源に基づいた第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、
前記第２の電圧によって充電されるキャパシタと、
前記第２の電圧を降圧することによって前記第２の電圧よりも低い第３の電圧を生成し、前記動作電圧として前記フラッシュメモリに供給する降圧回路と、を含み、
前記制御回路は、
前記第２の電圧の電圧値に基づいて前記フラッシュメモリの活性状態又は非活性状態を制御する回路と、
前記外部電源の電圧及び前記第２の電圧の双方の電圧値に基づいて前記メモリコントローラの活性状態又は非活性状態を制御する回路と、
を含むことを特徴とするフラッシュメモリシステム。
メモリコントローラと、
前記メモリコントローラによって制御されるフラッシュメモリと、
前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、
前記メモリコントローラ及び前記フラッシュメモリの活性状態又は非活性状態を制御する制御回路と、
を備え、
前記電源回路は、
外部電源が供給される電源端子と、
前記外部電源に基づいた第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、
前記第２の電圧によって充電されるキャパシタと、
前記第２の電圧を降圧することによって前記第２の電圧よりも低い第３の電圧を生成し、前記動作電圧として前記フラッシュメモリに供給する降圧回路と、を含み、
前記制御回路は、
前記外部電源の電圧が第１の所定値以上か否かを検出して変化する第１の検出信号を出力し、
前記第２の電圧又は前記第３の電圧が第２の所定値以上か否かを検出して変化する第２の検出信号を出力する検出回路と、
前記第１の検出信号と前記第２の検出信号の論理積を出力する論理回路と、
を含むことを特徴とするフラッシュメモリシステム。
前記メモリコントローラは、前記論理回路から出力される信号に基づいて活性状態又は非活性状態が制御され、
前記フラッシュメモリは、前記第２の検出信号に基づいて活性状態又は非活性状態が制御される
ことを特徴とする請求項３に記載のフラッシュメモリシステム。
前記電源回路は、前記第１の電圧又は前記第２の電圧を降圧することによって前記第１の電圧又は前記第２の電圧よりも低い第４の電圧を生成し、前記動作電圧として前記メモリコントローラに供給する第２の降圧回路を、備える
ことを特徴とする請求項１乃至４のいずれか１項に記載のフラッシュメモリシステム。