JP2016115171A - 電源回路及びこれを備えるフラッシュメモリシステム並びに電源回路の制御方法 - Google Patents

Abstract

【課題】バックアップ時における電源電圧の低下を防止するとともに、大容量キャパシタにより多くの電荷を蓄積可能な電源回路を提供する。【解決手段】外部から第１の電圧Ｖ１が供給される電源端子１１と、第１の電圧Ｖ１を昇圧することによって第１の電圧Ｖ１よりも高い第２の電圧Ｖ２を生成する昇圧回路２１と、第２の電圧Ｖ２によって充電されるキャパシタＣと、第２の電圧Ｖ２を降圧することによって、第２の電圧Ｖ２よりも低い第３の電圧Ｖ３ａを生成する降圧回路２２ａと、第１の電圧Ｖ１が第１の所定値ＶＡ未満に低下したことに応答して、キャパシタＣと電源端子１１との間を遮断するスイッチ回路ＳＷとを備える。本発明によれば、キャパシタの充電電圧を任意となることから、バックアップ時における電源電圧の低下を防止することができるとともに、キャパシタにより多くの電荷を蓄積することが可能となる。【選択図】図３

Description

本発明は電源回路及びこれを備えるフラッシュメモリシステム並びに電源回路の制御方法に関し、特に、外部電源が遮断された場合であっても、一定の期間、電力の供給を継続可能な電源回路及びこれを備えるフラッシュメモリシステム並びに電源回路の制御方法に関する。

近年、ハードディスクドライブを代替する大容量外部メモリとして、ＳＳＤ（Solid State Drive）に代表されるフラッシュメモリシステムの利用が広がっている。フラッシュメモリシステムは、データを記憶するフラッシュメモリとこれを制御するメモリコントローラを備え、さらに、フラッシュメモリ及びメモリコントローラに動作電圧を供給する電源回路を備えて構成される。

フラッシュメモリシステムに用いられる電源回路は、外部電源が突然遮断された場合に備えて、バックアップ用の大容量キャパシタを備えている場合がある。例えば、特許文献１，２に記載されたフラッシュメモリシステムにおいては、通常の電源パスに対して並列に設けられたバックアップ用の電源パスを備え、バックアップ用の電源パスに大容量キャパシタが接続された構成を有している。そして、大容量キャパシタの前後にはそれぞれダイオードが接続されており、これによって電流の逆流が防止されている。

特開２００８−４６７２８号公報 特開２０１３−４５２４５号公報

しかしながら、特許文献１，２に記載されたフラッシュメモリシステムの電源回路では、大容量キャパシタがダイオードを介して電源端子に直接接続されているため、大容量キャパシタに充電される電圧は、外部電源の電圧よりもダイオードの順方向電圧分だけ低下した電圧となる。さらに、大容量キャパシタから出力される電圧は、大容量キャパシタに充電された電圧よりもダイオードの順方向電圧分だけさらに低下した電圧となる。このため、バックアップ時に電源電圧が低下するとともに、大容量キャパシタに蓄積される電荷量が減少するという問題があった。

したがって、本発明は、バックアップ時における電源電圧の低下を防止するとともに、大容量キャパシタにより多くの電荷を蓄積可能な電源回路及びこれを用いたフラッシュメモリシステム並びに電源回路の制御方法を提供することを目的とする。

本発明による電源回路は、外部から第１の電圧が供給される電源端子と、前記第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、前記第２の電圧によって充電されるキャパシタと、前記第２の電圧を降圧することによって、前記第２の電圧よりも低い第３の電圧を生成する降圧回路と、前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記電源端子との間を遮断するスイッチ回路と、を備えることを特徴とする。

本発明によるフラッシュメモリシステムは、メモリコントローラと、前記メモリコントローラによって制御されるフラッシュメモリと、前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、を備え、前記電源回路は、外部から第１の電圧が供給される電源端子と、前記第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、前記第２の電圧によって充電されるキャパシタと、前記第２の電圧を降圧することによって、前記第２の電圧よりも低い第３の電圧を生成する降圧回路と、前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記電源端子との間を遮断するスイッチ回路と、を含み、前記第３の電圧が前記動作電圧として前記メモリコントローラ及び前記フラッシュメモリに供給されることを特徴とする。

本発明による電源回路の制御方法は、電源端子に供給される第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成し、前記第２の電圧によってキャパシタを充電し、前記第２の電圧を降圧することによって、前記第２の電圧よりも低い第３の電圧を生成し、前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記電源端子との間を遮断することを特徴とする。

本発明によれば、昇圧回路によって昇圧された電圧をキャパシタに充電していることから、例えば第１の電圧と第３の電圧が互いに等しい場合であっても、キャパシタの充電電圧を任意に設計することができる。これにより、キャパシタにより多くの電荷を蓄積することが可能となる。しかも、本発明によれば、バックアップ用の電源パスを並列に設ける必要がないことから、バックアップ時における電源電圧の低下を防止することもできる。

本発明において、前記昇圧回路は、前記第１の電圧が前記第１の所定値未満に低下したことに応答して昇圧動作を停止することが好ましい。これによれば、スイッチ回路と昇圧回路を同時に制御することが可能となる。

本発明において、前記降圧回路は、前記キャパシタの充電電圧が第２の所定値以上であることに応答して活性化されることが好ましい。これによれば、キャパシタによるバックアップが可能な状態となった後に降圧回路を動作させることが可能となる。

本発明による電源回路は、前記キャパシタの充電電圧が前記第２の所定値未満に低下したことに応答して、前記キャパシタを放電する放電回路をさらに備えることが好ましい。これによれば、キャパシタに残存する不要な電荷による誤動作を防止することが可能となる。

本発明による電源回路は、前記第１の電圧が第３の所定値以上であることに応答して第１の検出信号を活性化させる第１の電圧検出回路をさらに備え、前記第３の電圧は、メモリコントローラに電源電圧として供給され、前記メモリコントローラは、前記第１の検出信号に基づいてリセット状態が解除されることが好ましい。これによれば、外部電圧が第３の所定値未満に低下した場合、メモリコントローラをリセットすることが可能となる。ここで、前記第３の所定値は、前記第１の所定値よりも高いことが好ましい。これによれば、電源の遮断時においてメモリコントローラを早期にリセットできるため、誤動作を効果的に防止することが可能となる。

本発明による電源回路は、前記第３の電圧が第４の所定値以上であることに応答して第２の検出信号を活性化させる第２の電圧検出回路をさらに備え、前記第３の電圧は、フラッシュメモリに電源電圧として供給され、前記フラッシュメモリは、前記第２の検出信号に基づいてライトプロテクト状態が解除されることがより好ましい。これによれば、第３の電圧が第４の所定値未満に低下した場合、フラッシュメモリをライトプロテクト状態とすることが可能となる。ここで、前記第４の所定値は、前記第２の所定値よりも高いことが好ましい。これによれば、フラッシュメモリの誤動作を効果的に防止することが可能となる。

このように、本発明によれば、バックアップ時における電源電圧の低下を防止することができるとともに、キャパシタにより多くの電荷を蓄積することが可能となる。これにより、外部電源が遮断された場合のバックアップをより効率的に行うことが可能となる。

本発明の第１の実施形態によるフラッシュメモリシステム１０Ａの構成を示すブロック図である。 本発明の第２の実施形態によるフラッシュメモリシステム１０Ｂの構成を示すブロック図である。 本発明の第３の実施形態によるフラッシュメモリシステム１０Ｃの構成を示すブロック図である。 電源投入時におけるフラッシュメモリシステム１０Ｃの動作を説明するための電圧波形図である。 電源の遮断時におけるフラッシュメモリシステム１０Ｃの動作を説明するための電圧波形図である。

以下、図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の第１の実施形態によるフラッシュメモリシステム１０Ａの構成を示すブロック図である。

図１に示すように、第１の実施形態によるフラッシュメモリシステム１０Ａは、電源回路２０Ａ、メモリコントローラ３０及びフラッシュメモリ４０によって構成されている。メモリコントローラ３０はフラッシュメモリ４０の動作を制御する回路であり、例えば１個の半導体チップに集積されたコントロールチップによって構成される。フラッシュメモリ４０はユーザデータを不揮発的に記憶する回路であり、例えば１又は複数のフラッシュメモリチップによって構成される。

フラッシュメモリ４０へのアクセスは、メモリコントローラ３０からフラッシュメモリ４０にコマンドアドレス信号ＣＡを発行することにより行う。そして、リード動作時においては、指定されたアドレスに保持されているデータＤＡＴＡが読み出され、メモリコントローラ３０に転送される。メモリコントローラ３０は、読み出されたデータＤＡＴＡをデータ端子１２から外部のホストシステム（図示せず）に出力する。一方、ライト動作時においては、データ端子１２を介して外部のホストシステムから入力されたデータＤＡＴＡがメモリコントローラ３０に入力され、メモリコントローラ３０はこれをフラッシュメモリ４０の指定されたアドレスに書き込む。

フラッシュメモリ４０は、ライト動作の実行に比較的長い時間（例えば数ｍｓ〜数十ｍｓ）を要する。フラッシュメモリ４０は、ライト動作を実行している間、ビジー信号ＦＢＳＹをローレベルとし、ビジー状態であることをメモリコントローラ３０に通知する。ビジー状態である場合、フラッシュメモリ４０に対するアクセスは禁止される。そして、フラッシュメモリ４０によるライト動作が完了すると、フラッシュメモリ４０はビジー信号ＦＢＳＹをハイレベルとし、レディ状態であることをメモリコントローラ３０に通知する。これにより、メモリコントローラ３０は、フラッシュメモリ４０に対するアクセスが再び可能な状態になる。

電源回路２０Ａは、メモリコントローラ３０及びフラッシュメモリ４０に動作電圧を供給するための回路であり、電源端子１１を介して外部から供給される第１の電圧Ｖ１に基づいて動作する。第１の電圧Ｖ１は、例えば３．３Ｖである。

電源回路２０Ａは、電源端子１１に供給される第１の電圧Ｖ１を昇圧することによって第２の電圧Ｖ２を生成する昇圧回路２１を備える。図１に示す例では、電源端子１１と昇圧回路２１の入力ノードとの間にダイオードＤ１が挿入されている。第２の電圧Ｖ２のレベルについては特に限定されないが、第１の電圧Ｖ１が３．３Ｖである場合、第２の電圧Ｖ２を例えば５．０Ｖとすることができる。

昇圧回路２１によって生成された第２の電圧Ｖ２は、スイッチ回路ＳＷを介して、バックアップ用である大容量のキャパシタＣを充電する。上述の通り、フラッシュメモリ４０のライト動作には比較的長い時間がかかる場合があるため、ライト動作の途中で電源が遮断された場合であってもライト動作を正しく完了する必要があり、かかる目的でバックアップ用のキャパシタＣが設けられる。

スイッチ回路ＳＷは通常オン状態であるが、外部電源が突然遮断された場合など、バックアップが必要な時にオフする。具体的には、イネーブル信号ＶＡＥＮが活性レベル（例えばハイレベル）を示している場合はスイッチ回路ＳＷがオンし、イネーブル信号ＶＡＥＮが非活性レベル（例えばローレベル）を示している場合にスイッチ回路ＳＷがオフする。

昇圧回路２１によって生成された第２の電圧Ｖ２は、ダイオードＤ２を介して降圧回路２２ａ〜２２ｄに供給される。降圧回路２２ａ〜２２ｄは、第２の電圧Ｖ２を降圧することによってそれぞれ第３の電圧Ｖ３ａ〜Ｖ３ｄを生成する。特に限定されるものではないが、第３の電圧Ｖ３ａ〜Ｖ３ｄの関係は、
Ｖ３ａ≧Ｖ３ｄ≧Ｖ３ｂ≧Ｖ３ｃ
である。このうち、電圧Ｖ３ａ，Ｖ３ｂはフラッシュメモリ４０に電源電圧として供給され、電圧Ｖ３ａ〜Ｖ３ｄはメモリコントローラ３０に電源電圧として供給される。但し、降圧回路２２ａ〜２２ｄは昇圧機能を有していないため、入力レベルがそれぞれ第３の電圧Ｖ３ａ〜Ｖ３ｄ未満である場合は、所望のレベルを生成することはできない。降圧回路２２ａ〜２２ｄの出力ノードは、それぞれ抵抗Ｒａ〜Ｒｄを介して接地されている。抵抗Ｒａ〜Ｒｄを設けることは必須でないが、電源遮断後の電源配線を安定化するために設けることが好ましい。

降圧回路２２ａ〜２２ｄは、イネーブル信号ＶＢＥＮが活性化すると動作を開始する。イネーブル信号ＶＢＥＮは、電源回路２０Ａに含まれる電圧検出回路２３によって生成される。電圧検出回路２３は、第２の電圧Ｖ２のレベルを監視し、これが第２の所定値ＶＢ以上である場合にイネーブル信号ＶＢＥＮを活性化させる。したがって、電源が投入された後、第２の電圧Ｖ２が第２の所定値ＶＢ以上に上昇したことに応答して、降圧回路２２ａ〜２２ｄが動作を開始することになる。また、イネーブル信号ＶＢＥＮは、放電回路２４にも供給される。放電回路２４は、イネーブル信号ＶＢＥＮが非活性化（例えばローレベルに変化）すると導通し、キャパシタＣを放電させる。放電回路２４は、例えばＰＮＰ型のバイポーラトランジスタによって構成することができる。また、トランジスタと抵抗を併用して放電回路２４を構成しても構わない。

図１に示すように、昇圧回路２１及びスイッチ回路ＳＷは、イネーブル信号ＶＡＥＮによって制御される。イネーブル信号ＶＡＥＮは、電圧検出回路２５によって生成される。電圧検出回路２５は、外部から入力される第１の電圧Ｖ１を監視し、これが第１の所定値ＶＡ未満である場合にはイネーブル信号ＶＡＥＮを非活性レベルとし、第１の所定値ＶＡ以上になるとイネーブル信号ＶＡＥＮを活性レベルとする。

これにより、第１の電圧Ｖ１が第１の所定値ＶＡ以上である場合には、昇圧回路２１が動作状態になるとともに、スイッチ回路ＳＷがオンすることから、第２の電圧Ｖ２が降圧回路２２ａ〜２２ｄに正しく供給される。これに対し、第１の電圧Ｖ１が第１の所定値ＶＡ未満である場合には、昇圧回路２１が非動作状態になるとともに、スイッチ回路ＳＷがオフする。これにより、降圧回路２２ａ〜２２ｄは、キャパシタＣにチャージされている電荷によって一定時間の動作が可能となる。この時、スイッチ回路ＳＷがオフしていることから、キャパシタＣの電荷が電源端子１１側へ流出することがなく、十分なバックアップ時間を確保することが可能となる。

さらに、第１の電圧Ｖ１は、電圧検出回路２６によっても監視される。電圧検出回路２６は、第１の電圧Ｖ１が第３の所定値ＶＣ未満である場合には検出信号ＰＯＲをリセットレベル（例えばローレベル）とし、第３の所定値ＶＣ以上になると検出信号ＰＯＲを活性レベル（例えばハイレベル）とする。第３の所定値ＶＣは、フラッシュメモリシステム１０Ａの正常な動作が確保可能なレベルに設定される。

検出信号ＰＯＲはメモリコントローラ３０に供給され、メモリコントローラ３０に対するパワーオンリセット信号として用いられる。これにより、検出信号ＰＯＲがリセットレベルを示している場合、メモリコントローラ３０はリセットされ、必要な動作を終了次第、メモリコントローラ３０とフラッシュメモリ４０のアクセスが停止される。ここで、第３の所定値ＶＣは、第１の所定値ＶＡよりも高いレベルに設定することが好ましい。これによれば、電源の遮断時において、キャパシタＣによるバックアップ動作を開始する前にメモリコントローラ３０をリセットすることが可能となる。

電源回路２０Ａは、さらに電圧検出回路２７を備えている。電圧検出回路２７は、第３の電圧Ｖ３ａのレベルを監視し、これが第４の所定値ＶＤ未満に低下するとライトプロテクト信号ＦＷＰをプロテクトレベルに変化させる。ライトプロテクト信号ＦＷＰはフラッシュメモリ４０に入力され、これがプロテクトレベルである場合、フラッシュメモリ４０のライト動作が禁止される。ここで、第４の所定値ＶＤは、第２の所定値ＶＢよりも高いレベルに設定することが好ましい。これによれば、電源の遮断時において、降圧回路２２ａ〜２２ｄの動作が停止する前にフラッシュメモリ４０をライトプロテクト状態とすることが可能となる。

尚、上述した電圧検出回路２３，２５〜２７は、監視する電圧が所定のしきい値を超えた場合に直ちに対応する信号（ＶＡＥＮ，ＶＢＥＮ，ＰＯＲ，ＦＷＰ）を変化させても構わないが、誤動作を防止するため、所定時間に亘ってしきい値を超えたことを条件として、対応する信号を変化させても構わない。

以上が第１の実施形態によるフラッシュメモリシステム１０Ａの回路構成である。

上述したフラッシュメモリシステム１０Ａでは、昇圧回路２１とキャパシタＣの間にスイッチ回路ＳＷを接続しているが、昇圧回路２１がスイッチ回路ＳＷの機能を有している場合、スイッチ回路ＳＷを別途接続する必要はない。スイッチ回路ＳＷを省略した第２の実施形態によるフラッシュメモリシステム１０Ｂの構成を図２に示す。フラッシュメモリシステム１０Ｂに用いられる電源回路２０Ｂにおいては、昇圧回路２１がスイッチ回路ＳＷの機能を有しており、イネーブル信号ＶＡＥＮによって昇圧回路２１が非動作状態になると、キャパシタＣから電源端子１１への電荷の逆流が昇圧回路２１によって阻止される。このような機能を有する昇圧回路２１を用いれば、スイッチ回路ＳＷを別途設ける必要が無くなる。

また、上述したフラッシュメモリシステム１０Ａ，１０Ｂでは、逆流防止用のダイオードＤ１，Ｄ２を備えているが、これを省略することも可能である。ダイオードＤ１，Ｄ２を省略した第３の実施形態によるフラッシュメモリシステム１０Ｃの構成を図３に示す。フラッシュメモリシステム１０Ｃに用いられる電源回路２０Ｃは、ダイオードＤ１，Ｄ２が省略されている点において、図２に示した電源回路２０Ｂと相違している。このような電源回路２０Ｃを用いれば、部品点数を削減することができるとともに、ダイオードＤ１，Ｄ２による電圧降下が生じないことから、動作効率を高めることが可能となる。

次に、フラッシュメモリシステム１０Ｃの動作について、特に電源回路２０Ｃに着目して説明する。以下の説明では、第１の所定値ＶＡと第２の所定値ＶＢが同レベルであり、第３の所定値ＶＣと第４の所定値ＶＤが同レベルであるが、本発明がこれに限定されるものではない。

図４は、電源投入時におけるフラッシュメモリシステム１０Ｃの動作を説明するための電圧波形図である。

まず、時刻ｔ１０において電源が投入されると、第１の電圧Ｖ１が上昇する。その後、時刻ｔ１１において第１の電圧Ｖ１が第１の所定値ＶＡに達すると、電圧検出回路２５がイネーブル信号ＶＡＥＮを活性化させる。これにより、昇圧回路２１による昇圧動作が開始される。また、昇圧回路２１に含まれるスイッチ回路ＳＷもオンする。昇圧回路２１による昇圧動作が開始されると、バックアップ用のキャパシタＣへの充電が行われ、第２の電圧Ｖ２のレベルが上昇を開始する。

次に、時刻ｔ１２において第１の電圧Ｖ１が第３の所定値ＶＣに達すると、電圧検出回路２６が検出信号ＰＯＲを活性化させる。これにより、メモリコントローラ３０に対するリセットが解除され、メモリコントローラ３０はフラッシュメモリ４０に対してアクセスが可能になる。なお、このリセット解除のタイミングは、第１の電圧Ｖ１が第３の所定値ＶＣに達すればいつリセット解除してもよく、例えば時刻ｔ１６以降など、どのタイミングでも構わない。

そして、時刻ｔ１３において、第１の電圧Ｖ１が規定値（例えば３．３Ｖ）に到達する。その後、時刻ｔ１４において第２の電圧Ｖ２が第２の所定値ＶＢに達すると、電圧検出回路２３がイネーブル信号ＶＢＥＮを活性化させる。これにより、降圧回路２２ａが動作を開始し、第３の電圧Ｖ３ａが上昇し始めるとともに、放電回路２４が遮断される。尚、時刻ｔ１４以前の期間においては放電回路２４が導通状態であるが、放電回路２４による放電能力は、昇圧回路２１の電流供給能力よりも十分に低く設計されているため、第２の電圧Ｖ２のレベルは正しく上昇する。

そして、時刻ｔ１５において、第２の電圧Ｖ２が規定値（例えば５．０Ｖ）に到達する。その後、時刻ｔ１６において第３の電圧Ｖ３ａが第４の所定値ＶＤに達すると、電圧検出回路２７がライトプロテクト信号ＦＷＰを非活性化させる。これにより、フラッシュメモリ４０に対するライトプロテクトが解除され、データＤＡＴＡの書き込みが可能な状態となる。その後、時刻ｔ１７において、第３の電圧Ｖ３ａが規定値に到達している。本例では、第３の電圧Ｖ３ａの規定値が３．３Ｖであり、外部から入力される第１の電圧Ｖ１の規定値と同レベルである。

このように、電源投入時においては、昇圧回路２１の昇圧動作によって第２の電圧Ｖ２が第２の所定値ＶＢに到達したことに応答して降圧回路２２ａの動作が開始する。そして、第２の電圧Ｖ２はキャパシタＣによってバックアップされていることから、ある程度のバックアップが可能となった後に降圧回路２２ａの動作を開始させることが可能となる。

図５は、電源の遮断時におけるフラッシュメモリシステム１０Ｃの動作を説明するための電圧波形図である。

まず、時刻ｔ２０において電源の遮断が発生すると、第１の電圧Ｖ１の低下が始まる。しかしながら、この時点では昇圧回路２１が動作状態であることから、第２の電圧Ｖ２が大きく低下することはない。このため、第３の電圧Ｖ３ａは規定値（例えば３．３Ｖ）を維持している。そして、時刻ｔ２１において第１の電圧Ｖ１が第３の所定値ＶＣを下回ると、電圧検出回路２６が検出信号ＰＯＲを非活性化させる。これにより、メモリコントローラ３０が書き込みを停止する。

次に、そして、時刻ｔ２２において第１の電圧Ｖ１が第１の所定値ＶＡを下回ると、電圧検出回路２５がイネーブル信号ＶＡＥＮを非活性化させる。これにより、スイッチ回路ＳＷがオフするとともに、昇圧回路２１による昇圧動作が停止される。この時、フラッシュメモリ４０はまだ動作中である可能性があり、この場合、フラッシュメモリ４０によって電力が消費される。しかしながら、この間、バックアップ用のキャパシタＣによって電荷が供給されるため、第２の電圧Ｖ２の低下速度が緩和され、第３の電圧Ｖ３ａが規定値を維持する期間が延長される。図５に示す例では、時刻ｔ２３にて第２の電圧Ｖ２が３．３Ｖまで低下しており、その後は、第３の電圧Ｖ３ａとほぼ同レベルとなる。

そして、時刻ｔ２４において第３の電圧Ｖ３ａが第４の所定値ＶＤを下回ると、電圧検出回路２７がライトプロテクト信号ＦＷＰをプロテクトレベルに変化させる。これにより、フラッシュメモリ４０に対してライトプロテクトが行われ、データＤＡＴＡの書き込みが禁止される。その後、時刻ｔ２５において第２の電圧Ｖ２が第２の所定値ＶＢを下回ると、電圧検出回路２３がイネーブル信号ＶＢＥＮを非活性化させる。これにより、降圧回路２２ａの動作が停止する。さらに、放電回路２４が導通するため、キャパシタＣが速やかに放電され、時刻ｔ２６にて第２の電圧Ｖ２が接地レベルとなる。

このように、本実施形態によるフラッシュメモリシステム１０Ｃによれば、外部から入力される第１の電圧Ｖ１が第１の所定値ＶＡ未満に低下すると、昇圧回路２１の動作が停止するとともにスイッチ回路ＳＷがオフされる。これにより、バックアップ用のキャパシタＣに充電された電荷による電力供給が開始される。この時、キャパシタＣに充電された電荷が電源端子１１側に流出することが無いため、第３の電圧Ｖ３ａをより長時間にわたって規定値（例えば３．３Ｖ）に維持することが可能となる。

しかも、第３の電圧Ｖ３ａの規定値と外部から入力される第１の電圧Ｖ１の規定値とが同レベルであるにも関わらず、第１の電圧Ｖ１を第２の電圧Ｖ２に一旦昇圧し、さらに、第２の電圧Ｖ２を降圧することによって第３の電圧Ｖ３ａを生成している。そして、昇圧された第２の電圧Ｖ２をキャパシタＣに充電している。これにより、従来のフラッシュメモリシステムと比べ、キャパシタＣが同じ容量値であってもより多くの電荷を蓄積することが可能となり、バックアップ効率が向上する。

しかも、降圧回路２２ａ〜２２ｄの動作が停止するレベルまで電圧が低下すると、放電回路２４がオンすることから、キャパシタＣに残存している電荷が速やかに放電される。これにより、フラッシュメモリ４０の動作完了によって電源負荷が急に軽くなった場合であっても、キャパシタＣに残存している電荷に起因する不測の誤動作を防止することが可能となる。

さらに、キャパシタＣは昇圧回路２１と降圧回路２２ａ〜２２ｄを接続する電源配線に接続されていることから、通常動作時においても第２の電圧Ｖ２の安定化に寄与する。このため、負荷が急変した場合であっても、第２の電圧Ｖ２を規定値（例えば５．０Ｖ）に安定させることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０Ａ，１０Ｂ，１０Ｃ フラッシュメモリシステム
１１ 電源端子
１２ データ端子
２０Ａ，２０Ｂ，２０Ｃ 電源回路
２１ 昇圧回路
２２ａ〜２２ｄ 降圧回路
２３，２５〜２７ 電圧検出回路
２４ 放電回路
３０ メモリコントローラ
４０ フラッシュメモリ
Ｃ キャパシタ
Ｄ１，Ｄ２ ダイオード
ＤＡＴＡ データ
ＦＢＳＹ ビジー信号
ＦＷＰ ライトプロテクト信号
ＰＯＲ 検出信号
Ｒａ〜Ｒｄ 抵抗
ＳＷ スイッチ回路
Ｖ１ 第１の電圧
Ｖ２ 第２の電圧
Ｖ３ａ〜Ｖ３ｄ 第３の電圧
ＶＡ 第１の所定値
ＶＢ 第２の所定値
ＶＣ 第３の所定値
ＶＤ 第４の所定値
ＶＡＥＮ，ＶＢＥＮ イネーブル信号

Claims (14)

1. 外部から第１の電圧が供給される電源端子と、
   前記第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、
   前記第２の電圧によって充電されるキャパシタと、
   前記第２の電圧を降圧することによって、前記第２の電圧よりも低い第３の電圧を生成する降圧回路と、
   前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記電源端子との間を遮断するスイッチ回路と、を備えることを特徴とする電源回路。
2. 前記昇圧回路は、前記第１の電圧が前記第１の所定値未満に低下したことに応答して昇圧動作を停止することを特徴とする請求項１に記載の電源回路。
3. 前記降圧回路は、前記キャパシタの充電電圧が第２の所定値以上であることに応答して活性化されることを特徴とする請求項２に記載の電源回路。
4. 前記キャパシタの充電電圧が前記第２の所定値未満に低下したことに応答して、前記キャパシタを放電する放電回路をさらに備えることを特徴とする請求項３に記載の電源回路。
5. 前記第１の電圧が第３の所定値以上であることに応答して第１の検出信号を活性化させる第１の電圧検出回路をさらに備え、
   前記第３の電圧は、メモリコントローラに電源電圧として供給され、
   前記メモリコントローラは、前記第１の検出信号に基づいてリセット状態が解除されることを特徴とする請求項２乃至４のいずれか一項に記載の電源回路。
6. 前記第３の所定値は、前記第１の所定値よりも高いことを特徴とする請求項５に記載の電源回路。
7. 前記第３の電圧が第４の所定値以上であることに応答して第２の検出信号を活性化させる第２の電圧検出回路をさらに備え、
   前記第３の電圧は、フラッシュメモリに電源電圧として供給され、
   前記フラッシュメモリは、前記第２の検出信号に基づいてライトプロテクト状態が解除されることを特徴とする請求項５又は６に記載の電源回路。
8. 前記第４の所定値は、前記第２の所定値よりも高いことを特徴とする請求項７に記載の電源回路。
9. 前記第１の電圧と前記第３の電圧が互いに等しいことを特徴とする請求項１乃至８のいずれか一項に記載の電源回路。
10. メモリコントローラと、
    前記メモリコントローラによって制御されるフラッシュメモリと、
    前記メモリコントローラ及び前記フラッシュメモリに動作電圧を供給する電源回路と、を備え、
    前記電源回路は、
    外部から第１の電圧が供給される電源端子と、
    前記第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成する昇圧回路と、
    前記第２の電圧によって充電されるキャパシタと、
    前記第２の電圧を降圧することによって、前記第２の電圧よりも低い第３の電圧を生成する降圧回路と、
    前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記電源端子との間を遮断するスイッチ回路と、を含み、
    前記第３の電圧が前記動作電圧として前記メモリコントローラ及び前記フラッシュメモリに供給されることを特徴とするフラッシュメモリシステム。
11. 前記メモリコントローラは、前記第１の電圧が前記第１の所定値よりも高い第３の所定値未満に低下したことに応答してリセットされることを特徴とする請求項１０に記載のフラッシュメモリシステム。
12. 前記降圧回路は、前記キャパシタの充電電圧が第２の所定値以上であることに応答して活性化されることを特徴とする請求項１０又は１１に記載のフラッシュメモリシステム。
13. 前記フラッシュメモリは、前記第３の電圧が前記第２の所定値よりも高い第４の所定値未満に低下したことに応答してライトプロテクトされることを特徴とする請求項１２に記載のフラッシュメモリシステム。
14. 電源端子に供給される第１の電圧を昇圧することによって、前記第１の電圧よりも高い第２の電圧を生成し、
    前記第２の電圧によってキャパシタを充電し、
    前記第２の電圧を降圧することによって、前記第２の電圧よりも低い第３の電圧を生成し、
    前記第１の電圧が第１の所定値未満に低下したことに応答して、前記キャパシタと前記電源端子との間を遮断する、ことを特徴とする電源回路の制御方法。

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