JP2016218973A - 情報処理装置及び情報処理方法 - Google Patents
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Abstract
【課題】突然の電源断が生じた場合にも、不揮発性の記憶部に破壊や誤動作が生じることを防止する。【解決手段】情報を処理する処理部を少なくとも制御する制御部と、電気信号によるデータの書込み及び消去を可能にされた不揮発性の記憶部と、制御部に電力を供給する第1電源と、記憶部に電力を供給する第2電源とを、接続状態又は分離状態に切替える切替部と、第1電源及び第2電源が供給する電力により電荷を蓄積し、第1電源と第2電源とが分離状態に切替えられた場合に第2電源に接続されているコンデンサと、第1電源及び第2電源の出力電圧が第1設定値未満に下がったときに、第1電源と第2電源とが分離状態に切替わり、第2電源の出力電圧が第1設定値よりも低い第2設定値未満に下がったときに、第1電源と第2電源とが接続状態に切替わるように、切替部を制御する電源制御部と、を有する。【選択図】図3
Description
本発明は、情報処理装置及び情報処理方法に関する。
近年、AC電源が不安定な国や地域においても画像形成装置の利用が増えてきており、電源断などにより、製品が壊れることが懸念されている。特に、画像形成装置では、不揮発性媒体(NAND型フラッシュメモリなど)にシステムを格納しており、書込みや消去のタイミングで電源が突然遮断されると、ブロックが故障してしまうことがある。
また、コンデンサを用いて、システム全体ではなくNAND型フラッシュメモリの電源のみをバックアップする方式が知られている。
また、特許文献1には、不揮発性メモリが備えるROMの最大消費電力と、ROMへの書込み最大時間と、制御部の電圧と、ROMの最小動作電圧とに基づいて静電容量が定められたコンデンサにより、不揮発性メモリに印加する電圧を保持する電源制御装置が開示されている。
しかしながら、従来のNAND型フラッシュの電源をコンデンサによりバックアップする方式では、電源オン時に均一に電圧を立ち上げられなかったり、電源オフ時に早く電荷を抜けずに中途半端な電位から立ち上がってしまうなど、電源の不具合でNAND型フラッシュが故障してしまうことがあるという問題があった。
本発明は、上記に鑑みてなされたものであって、突然の電源断が生じた場合にも、不揮発性の記憶部に破壊や誤動作が生じることを防止することができる情報処理装置及び情報処理方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、情報を処理する処理部を少なくとも制御する制御部と、電気信号によるデータの書込み及び消去を可能にされた不揮発性の記憶部と、前記制御部に電力を供給する第1電源と、前記記憶部に電力を供給する第2電源とを、接続状態又は分離状態に切替える切替部と、前記第1電源及び前記第2電源が供給する電力により電荷を蓄積し、前記第1電源と前記第2電源とが分離状態に切替えられた場合に前記第2電源に接続されているコンデンサと、前記第1電源及び前記第2電源の出力電圧が第1設定値未満に下がったときに、前記第1電源と前記第2電源とが分離状態に切替わり、前記第2電源の出力電圧が前記第1設定値よりも低い第2設定値未満に下がったときに、前記第1電源と前記第2電源とが接続状態に切替わるように、前記切替部を制御する電源制御部と、を有する。
本発明によれば、突然の電源断が生じた場合にも、不揮発性の記憶部に破壊や誤動作が生じることを防止することができるという効果を奏する。
以下に添付図面を参照して、情報処理装置の例として画像形成装置の実施形態を詳細に説明する。図1は、実施形態にかかる画像形成装置(情報処理装置)1の第1構成例を示す図である。図1に示すように、画像形成装置1は、例えば操作部10、エンジンI/F11、外部I/F12、HDD13、NOR14、RAM15、ASIC16、画像形成部17、画像読取部18、CPU(制御部)19、NAND型フラッシュメモリ(記憶部)2及びNAND制御部20を有する。
操作部10は、画像形成装置1に対する操作を行うための入力装置及び表示装置などを備える。エンジンインターフェイス(I/F)11は、用紙などの記録媒体に画像を形成する画像形成部17、及び記録媒体から画像を読取る画像読取部18と、CPU19との接続を行なうインターフェイスである。外部インターフェイス(I/F)12は、USBなどの画像形成装置1の外部のデバイスに対するインターフェイスである。
HDD13は、画像データや文章データなどを保存する大容量ストレージである。NOR14は、NOR型フラッシュメモリであり、画像形成装置1のOSなどのブート用のプログラムなどを保存している。RAM15は、DDRなどの揮発性メモリであり、起動プログラムが展開される。ASIC16は、画像形成装置1において画像処理などを高速で行なう場合に特定の処理を行なうことに特化したASICであり、CPU19の指示により画像処理を行なう処理部の1つである。
NAND型フラッシュメモリ(NAND−Flash)2は、例えば推奨動作電圧が2.7V以上であり、NAND制御部20からの指示によってデータが書き込まれる不揮発性メモリである。NAND型フラッシュメモリ2には、画像形成装置1におけるソフトウェアが保存されている。NAND型フラッシュメモリ2の内部には一時的にデータを保存するバッファが用意されており、NAND制御部20から書込み指示がNAND型フラッシュメモリ2に対して行なわれた場合に、バッファ内部に保存されているデータの書込みに例えば約700usがかかる。また、NAND型フラッシュメモリ2は、消去の場合には3ms程度の時間がかかるため、書込み及び消去の間にはNAND型フラッシュメモリ2に電源を供給しておく必要がある。
NAND制御部20は、CPU19からの指示により、NAND型フラッシュメモリ2に対して電気信号によるデータの読込み、書込み及び消去を行なう。
図2は、実施形態にかかる画像形成装置(情報処理装置)1の第2構成例を示す図である。図2に示すように、画像形成装置1は、SOC(System-on-a-chip)21を有するように構成されてもよい。SOC21は、例えば図1に示したCPU19、NAND制御部20、及びASIC16などが集積された制御部としての機能を備えたチップである。以下、図2に示した画像形成装置1の第2構成例を用いて説明する。
図3は、SOC21及びNAND型フラッシュメモリ2の周辺の詳細を示す図である。NAND制御部20を備えるSOC21とNAND型フラッシュメモリ2の周囲(例えば同一基板上)には、電源制御部(電源信号制御回路)3が設けられている。電源制御部3は、第1リセットIC30と、第1制御信号生成部4とを有する。SOC21とNAND型フラッシュメモリ2との間には、抵抗200を介して制御部電源(第1電源)にプルアップされた信号線と、抵抗202を介してNAND−Flash電源(第2電源)にプルアップされた信号線とが設けられている。制御部電源及びNAND−Flash電源は、画像形成装置1全体を動作させるシステム電源から生成される。
また、SOC21とNAND型フラッシュメモリ2との間には、第2制御信号生成部5(書込み制御部)が接続されている。さらに、SOC21及びNAND型フラッシュメモリ2の周囲には、FET204(寄生ダイオード206を含む)及びコンデンサ(蓄積部)208が設けられている。
SOC21は、制御部電源から電力が供給されて動作し、NAND型フラッシュメモリ2に対する書込み及び消去等を行う。抵抗200を介して制御部電源に接続された信号線と、抵抗202を介してNAND−Flash電源に接続された信号線は、信号の不定を防止したり、CMOS出力ではないようなオープンドレインと呼ばれる出力形式のバッファの制御に用いられる。なお、NAND型フラッシュメモリ2は、WP#(ライトプロテクト信号:書込み制御信号)が第2制御信号生成部5から入力され、CE#(チップイネーブル信号)がNAND−Flash電源にプルアップされ、その他の信号(CE#以外:その他の制御信号等)が制御部電源にプルアップされている。また、SOC21とNAND型フラッシュメモリ2との間にはデータ信号を伝送する信号線も設けられている。
NAND型フラッシュメモリ2は、NAND−Flash電源から電力が供給されて動作する。CE#は、チップ選択を行う信号であり、Lowのときにチップ(NAND型フラッシュメモリ2)が選択されている状態となる。WP#は、Lowの場合にNAND型フラッシュメモリ2に対するライトプロテクト(書込み禁止)をかける。
なお、WP#が特に重要である。例えば、NAND型フラッシュメモリ2へ電力が供給されていても、WP#がLowとなってしまうとNAND型フラッシュメモリ2での処理が中断されてしまう。また、NAND型フラッシュメモリ2がデータの書込みなどを行わない場合に、不用意にWP#がHighにされると、信号のノイズなどで誤動作してしまう場合もあり、電源断時には処理を行なう間はHighで処理が終わった場合にはLowにする制御が必要である。
電源制御部3は、後に詳述するが、制御部電源とNAND−Flash電源の出力電圧が第1設定値未満に下がったときに、制御部電源とNAND−Flash電源とが分離状態に切替わり、NAND−Flash電源の出力電圧が第1設定値よりも低い第2設定値未満に下がったときに、制御部電源とNAND−Flash電源とが接続状態に切替わるように、FET204を制御する。
FET204は、例えばP−chのFETであり、制御部電源とNAND−Flash電源とを接続状態又は分離状態に切替える切替部となっている。なお、FET204は、信号の論理を替えられて、N−chのFETが用いられてもよい。また、FET204は、バイポーラトランジスタに置き換えられてもよいし、駆動電圧を確保した他のスイッチICなどであってもよい。
FET204は、ゲート端子Gに入力される信号が、Lowの場合にはソース端子Sとドレイン端子間を通電させ、Highの場合には遮断するデバイスである。FET204にはソース端子Sとドレイン端子との間に寄生ダイオード206が存在し、ドレイン端子からソース端子へは電流が流れる。また、FET204には、RCフィルターを介してゲート信号が入力されてもよい。
コンデンサ208は、停電時にNAND型フラッシュメモリ2の電源をバックアップするためのコンデンサである。コンデンサ208は、NAND型フラッシュメモリ2の内部処理が完了するまで電源を保持してNAND型フラッシュメモリ2のブロック破壊を防ぐ小容量のものである。つまり、コンデンサ208は、制御部電源とNAND−Flash電源が供給する電力により電荷を蓄積する。なお、コンデンサ208は、制御部電源とNAND−Flash電源とが分離状態に切替えられた場合にNAND−Flash電源に接続されている。一般に、ブロック破壊は、書込み又は消去のタイミングで発生する。
例えば、NAND型フラッシュメモリ2への書込みの時間は約700usであり、消去の時間は3ms程度である。NAND型フラッシュメモリ2は、アクセスの仕方として、例えば2つの書込み領域を持ち、1つの領域に書込みを続けて、その領域が埋まったタイミングで必要な部分だけをもう1つの領域にコピーして、元の領域を全て削除するような仕様がある。この場合、画像形成装置1は、消去を行なう時間が非常に長くブロック破壊に繋がる可能性があるため、消去の時間分のコンデンサ容量を持つ必要がある。この計算式に関しては後述する。
第1リセットIC30は、入力された電圧を監視して監視電圧の閾値に達するとHighを出力するデバイスであり、機能として出力する電圧レベルがHighになるタイミングを遅らせることが可能である。第1リセットIC30は、SOC21のリセット信号を生成するデバイスであり、制御部電源が2.9V以上(閾値電圧2.9V:第1設定値)になって規定した遅延時間分経ったところでHighを出力し、SOC21のリセット解除を行う。また、第1リセットIC30は、第1制御信号生成部4に対しても出力を行う。
図4は、第1制御信号生成部4の構成を示す図である。上述したように、画像形成装置1においては複数の電源が生成されている。具体的には、システム電源は、AC電源から生成され、画像形成装置1の制御用基板に供給される大元の電源である。制御部電源は、システム電源から生成され、SOC21(CPU19及びNAND制御部20を含む)などに電力を供給する。NAND−Flash電源は、NAND型フラッシュメモリ2などに電力を供給する。
第1制御信号生成部4は、第2リセットIC40、バッファ41、抵抗42、バッファ43及び抵抗44を有する。第2リセットIC40は、閾値電圧が2.5V(第2設定値)にされており、起動時に第1リセットIC30よりも後に出力をHighとするように、出力を遅延させる。第2リセットIC40の遅延機能は、例えば外部に接続されるコンデンサの定数によって調節される。
バッファ41は、アウトプットイネーブル付きのバッファであり、第2リセットIC40の出力がHighの場合に端子Aからの信号を通過させ、Lowの場合には遮断する。バッファ43は、オープンドレイン(O.D.)機能付きのバッファである。抵抗42はシステム電源にプルアップする抵抗であり、抵抗44はNAND−Flash電源にプルアップする抵抗である。
第1制御信号生成部4は、起動時にはNAND−Flash電源が2.5V以上になるまでバッファ41がオフのため、システム電源のプルアップによってバッファ43への入力がHighとなり、出力がLowとなる。これにより、起動時には、FET204(図3参照)が通電し、NAND−Flash電源が制御部電圧と同じ電圧で立ち上がる。
また、電源オフ時には、第2リセットIC40の出力がオンとなっており、端子Aからの入力Lowがそのままバッファ43に入力され、端子BがHighとなる。この場合、FET204は遮断され、コンデンサ208に蓄積された電荷によってNAND型フラッシュメモリ2の電源がバックアップされる。
その後、コンデンサ208に蓄電された電荷が抜けていくことにより、NAND−Flash電源の電圧がさがり、バッファ41がオフとなり、システム電源のプルアップによってバッファ43の出力がLowとなるため、FET204は通電状態となり、コンデンサ208の電荷が早く放電される。
図5は、第2制御信号生成部5の構成を示す図である。第2制御信号生成部5は、第3リセットIC50、抵抗51、バッファ52及び抵抗53を有し、SOC21が備えるNAND制御部20からの制御信号が端子Cに入力されて、NAND型フラッシュメモリ2を制御するWP信号を端子Dから出力する。ここで、第2制御信号生成部5は、閾値電圧(監視電圧)が2.7V(第3設定値)にされており、NAND−Flash電源を監視することにより、信号のドライブ可能なタイミングを制御している。
第3リセットIC50及びバッファ52の出力は、それぞれオープンドレイン(O.D.)にされている。抵抗51はバッファ52の入力側でNAND−Flash電源に接続(プルアップ)され、抵抗53はバッファ52の出力側でNAND−Flash電源に接続(プルアップ)されている。
次に、画像形成装置1における具体的な電源や制御信号のシーケンスについて説明する。図6は、画像形成装置1における電源や制御信号のシーケンスを示すタイミングチャートである。
まず、画像形成装置1の起動時について説明する。画像形成装置1の電源スイッチ(SW)が押下されると、AC電源からシステム電源が生成される。
画像形成装置1は、生成されたシステム電源から制御部電源(及びNAND−Flash電源)を生成する。画像形成装置1の起動時には、NAND−Flash電源を監視する第2リセットIC40により、バッファ41がオフであるため、端子Bの出力はLowとなる。よって、FET204が通電するため、NAND−Flash電源と制御部電源が同時に立ち上がる。よって、NAND型フラッシュメモリ2に対する電源の立ち上がりが制御部電源と同じ立ち上がりとなる。
そして、制御部電源の電圧が2.9V以上になる期間aの経過後に、第1リセットIC30の動作によってSOC21のリセットが解除される。
NAND−Flash電源が期間b1、b2で2.5V以上になると、第2リセットIC40の出力は、第1リセットIC30の立ち上がり後(b2=a−b1>0)にHighとなり、バッファ41がオンとなるが、端子Bの論理は変化しない。
さらに、NAND−Flash電源が2.7V以上になる期間cの経過後に、第3リセットIC50の出力がHighになり、WP信号をHighにドライブできるようになる。
図6において、NAND型フラッシュメモリ2の動作時の期間は、期間dによって示されている。
次に、画像形成装置1に対する電源断が発生した場合について説明する。画像形成装置1に対する電源断が発生すると、システム電源の電圧レベルがゆるやかな立下りで落ちていく。
制御部電源が2.9V未満となる期間eの経過後に、第1リセットIC30の出力がLowとなり、第1制御信号生成部4の端子AがLowとなって端子Bの出力がHighとなる。すると、FET204が遮断されるため、期間fの間は制御部電源とNAND−Flash電源が分離されて、NAND型フラッシュメモリ2はコンデンサ208に蓄積された電荷の放電によって動作する。
ここで、期間gが経過してNAND−Flash電源が2.7V未満まで降下した場合、NAND型フラッシュメモリ2の動作が保証されない電圧となるため、誤動作が起こらないように第3リセットIC50をLowとしてWP信号を強制的にLowとする。これにより、電源バックアップで中途半端な電源電圧が通常より長い期間続いても、NAND型フラッシュメモリ2が意図しない書込み動作をすることを防止することができる。
期間hが経過してNAND−Flash電源が2.5V未満になった場合には、第2リセットIC40の出力がLowとなるので、バッファ43への入力がシステム電源によりHighとなり、端子Bの出力がLowとなる。よって、FET204が通電状態となり、NAND−Flash電源に接続されているコンデンサ208の電荷を、既に電源が切れている制御部電源側に流すことによって放電する(期間i)。
このように、コンデンサ208は、自然放電で放電するよりも早く電荷が抜かれるので、停電後の復旧時などにおいて、NAND−Flash電源が中途半端な電圧から再度立ち上がることが防止される。つまり、寄生ダイオード206の立ちあがり時間が制御されなくても、NAND型フラッシュメモリ2の立ち上がり時間制約を満たすことができる。
図7は、画像形成装置1の電源オン時の動作を示すフローチャートである。画像形成装置1は、システム電源が立ち上がり、電源制御部(電源信号制御回路)3により端子BからLowを出力する(S100)。
P−chFET(FET204)が導通し、制御部電源とNAND−Flash電源が接続される(S102)。
制御部電源とNAND−Flash電源が同時に立ち上がる(S104)。
NAND−Flash電源が2.5V以上で第2リセットIC40がHighを出力する(S106)。ここでは、システム電源により端子Bは既にLowとなっている。
NAND−Flash電源が2.7V以上(NAND型フラッシュメモリ2の動作開始電圧)で第3リセットIC50がHighを出力しWPのプロテクトを解除する(S108)。即ち、制御部(SOC21など)からNAND型フラッシュメモリ2の信号制御が可能になる。
制御部電源が2.9V以上で第1リセットIC30がHighを出力する(S110)。
制御部(SOC21など)とNAND−Flash(NAND型フラッシュメモリ2)の動作が開始される(S112)。
図8は、画像形成装置1の電源断時の動作を示すフローチャートである。制御部電源が2.9V未満になるまでは、NAND−Flash電源も同じように下がっていく(S200)。
制御部電源が2.9V未満になると、第1リセットIC30がそのレベルを検知してFET204を非通電状態にする(S202)。
すると、制御部電源とNAND−Flash電源が分離される(S204)。NAND型フラッシュメモリ2の電源は、接続されているコンデンサ208により、2.7Vまでをシーケンスg(期間g)以上保持する。
NAND−Flash電源がコンデンサ208によってシーケンスgの間2.7V以上を保持すると、NAND型フラッシュメモリ(NAND−Flash)2の内部の処理が完了する(S206)。
シーケンスgの間はNAND−Flash電源が2.7V未満になるまでWP信号をHighに保持して、NAND型フラッシュメモリ2の動作電圧が2.7V未満になったときに第3リセットIC50により端子DをLowとしてNAND型フラッシュメモリ2にWPをかける(S208)。
NAND−Flash電源が2.5V未満になったときに第2リセットIC40により制御部電源とNAND−Flash電源を通電させてコンデンサ208の放電を行う(S210)。
次に、シーケンスg(期間g)の時間の算出方法について説明する。コンデンサ208の容量は、下式1によって算出される。
なお、Iは、NAND型フラッシュメモリ2の最大消費電流を示す。Tは、NAND型フラッシュメモリ2内の書込み又は消去時間を示す。V1は、第1リセットIC30の閾値電圧を示す。V2は、NAND型フラッシュメモリ2の推奨動作電圧の下限(2.7V)を示す。
シーケンスg(期間g)は、上式1のTに相当する。ただし、Tの時間はシステムによって異なる。また、これとは別途利用するコンデンサに応じた誤差範囲を見積る必要がある。上述したように、NAND型フラッシュメモリ2においてブロック破壊が発生するのは書込み又は消去のタイミングである。
例えば、NAND型フラッシュメモリ2の書込み領域が埋まっている場合に、必要なブロックを消去して書き込んでいく方式では、書込みの時間に対応する電荷量がコンデンサ208に蓄積されるように構成されてもよい。しかし、消去を重視するアクセス方法の例として、NAND型フラッシュメモリ2に2つの書込み領域があるとする。このとき1つの領域の容量が埋まるまで更新されたファイルを消去せず最新のファイルのみを書き込んでいき、その領域が埋まったタイミングで最新のファイルだけを他の領域にコピーして、先の領域を全て削除するようなまとまった削除を行なう仕様では、消去を行なう時間が非常に長くブロック破壊に繋がりやすいため、消去の時間を考慮した容量をコンデンサ208が持つ必要がある。
このように、画像形成装置1は、制御部電源とNAND−Flash電源の出力電圧が第1設定値未満に下がったときに、制御部電源とNAND−Flash電源とが分離状態に切替わり、NAND−Flash電源の出力電圧が第1設定値よりも低い第2設定値未満に下がったときに、制御部電源とNAND−Flash電源とが接続状態に切替わるので、コンデンサ208が蓄積した電荷により、NAND型フラッシュメモリ2に破壊や誤動作が生じることを防止することができる。
1 画像形成装置
2 NAND型フラッシュメモリ
3 電源制御部
4 第1制御信号生成部
5 第2制御信号生成部
19 CPU
20 NAND制御部
21 SOC
30 第1リセットIC
40 第2リセットIC
50 第3リセットIC
204 FET
208 コンデンサ
2 NAND型フラッシュメモリ
3 電源制御部
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204 FET
208 コンデンサ
Claims (7)
- 情報を処理する処理部を少なくとも制御する制御部と、
電気信号によるデータの書込み及び消去を可能にされた不揮発性の記憶部と、
前記制御部に電力を供給する第1電源と、前記記憶部に電力を供給する第2電源とを、接続状態又は分離状態に切替える切替部と、
前記第1電源及び前記第2電源が供給する電力により電荷を蓄積し、前記第1電源と前記第2電源とが分離状態に切替えられた場合に前記第2電源に接続されているコンデンサと、
前記第1電源及び前記第2電源の出力電圧が第1設定値未満に下がったときに、前記第1電源と前記第2電源とが分離状態に切替わり、前記第2電源の出力電圧が前記第1設定値よりも低い第2設定値未満に下がったときに、前記第1電源と前記第2電源とが接続状態に切替わるように、前記切替部を制御する電源制御部と、
を有することを特徴とする情報処理装置。 - 前記第2電源の出力電圧が前記第1設定値よりも低く、且つ前記第2設定値以上である第3設定値未満に下がったときに、前記記憶部に対する書込みを禁止する書込み制御部をさらに有すること
を特徴とする請求項1に記載の情報処理装置。 - 前記コンデンサの容量は、
前記記憶部に対するデータの書込み時間又は消去時間、消費電流、前記第1設定値及び前記第3設定値に基づいて設定されていること
を特徴とする請求項2に記載の情報処理装置。 - 前記切替部は、
スイッチング機能を備えたデバイスであること
を特徴とする請求項1乃至3のいずれか1項に記載の情報処理装置。 - 前記記憶部は、
NAND型フラッシュメモリであること
を特徴とする請求項1乃至4のいずれか1項に記載の情報処理装置。 - 前記制御部は、
CPUと、
前記NAND型フラッシュメモリに対するデータの読込み、書込み及び消去を制御するNAND制御部と、
を有すること
を特徴とする請求項5に記載の情報処理装置。 - 情報を処理する処理部を少なくとも制御する制御部に電力を供給する第1電源と、電気信号によるデータの書込み及び消去を可能にされた不揮発性の記憶部に電力を供給する第2電源とが供給する電力により、前記第1電源と前記第2電源とが分離状態にされても前記第2電源に接続されているコンデンサに電荷を蓄積する工程と、
前記第1電源及び前記第2電源の出力電圧が第1設定値未満に下がったときに、前記第1電源と前記第2電源とを分離状態に切替える工程と、
前記第2電源の出力電圧が前記第1設定値よりも低い第2設定値未満に下がったときに、前記第1電源と前記第2電源とを接続状態に切替える工程と、
を含む情報処理方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008046728A (ja) * | 2006-08-11 | 2008-02-28 | Tdk Corp | 電源回路、フラッシュメモリシステム及び電源供給方法 |
WO2013105261A1 (ja) * | 2012-01-13 | 2013-07-18 | 三菱電機株式会社 | Sramメモリカード及び電圧監視回路 |
US8867297B1 (en) * | 2013-07-10 | 2014-10-21 | Transcend Information, Inc. | Charge/discharge control circuit and charge/discharge method thereof |
-
2015
- 2015-05-26 JP JP2015106665A patent/JP6409677B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008046728A (ja) * | 2006-08-11 | 2008-02-28 | Tdk Corp | 電源回路、フラッシュメモリシステム及び電源供給方法 |
WO2013105261A1 (ja) * | 2012-01-13 | 2013-07-18 | 三菱電機株式会社 | Sramメモリカード及び電圧監視回路 |
US8867297B1 (en) * | 2013-07-10 | 2014-10-21 | Transcend Information, Inc. | Charge/discharge control circuit and charge/discharge method thereof |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3573063A1 (en) * | 2018-05-22 | 2019-11-27 | INTEL Corporation | Power-down/power-loss memory controller |
US10528292B2 (en) | 2018-05-22 | 2020-01-07 | Luca De Santis | Power down/power-loss memory controller |
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