JPH11298313A - トライステ―トバッファ回路 - Google Patents

トライステ―トバッファ回路

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JPH11298313A
JPH11298313A JP11060663A JP6066399A JPH11298313A JP H11298313 A JPH11298313 A JP H11298313A JP 11060663 A JP11060663 A JP 11060663A JP 6066399 A JP6066399 A JP 6066399A JP H11298313 A JPH11298313 A JP H11298313A
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tri
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signal
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JP11060663A
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David R Hanson
アール ハンソン デヴィッド
Gerhard Mueller
ミュラー ゲルハルト
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Siemens AG
International Business Machines Corp
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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
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Abstract

(57)【要約】 【課題】 低減された電圧で信号を形成できるトライス
テートバッファ回路を提供し、さらにこの所望のトライ
ステートバッファ回路の形成方法を提供する。 【解決手段】 バッファイネーブル信号が許可されてい
る場合に、入力段により入力信号が受け取られ、レベル
シフト段により一連のレベルシフト段制御信号が入力信
号に応答して送出され、その際にこの信号の電圧範囲は
入力信号の電圧範囲よりも高くされ、出力段により出力
信号がレベルシフト段制御信号に応答してバッファ回路
の出力側ノードに送出され、その際にこの出力信号の電
圧範囲はレベルシフト段制御信号の電圧範囲よりも低く
され、バッファイネーブル信号が禁止されている場合に
バッファ回路の出力側ノードが入力段およびレベルシフ
ト段から分離される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バッファ回路、特
に入力信号がバッファ回路の入力側ノードで受け取ら
れ、バッファイネーブル信号に応答して出力信号がバッ
ファ回路の出力側ノードへ送信される、トライステート
バッファ回路に関する。
【０００２】
【従来の技術】回路または集積回路ではバッファ回路が
使用されることがあり、このバッファ回路は入力信号を
受け取って充分な電流をソースまたはシンクし、入力信
号に応じて出力側の導体（例えばバス線路）または他の
回路の入力側ゲートを駆動する。よく知られたタイプの
バッファ回路はトライステートバッファ回路である。ト
ライステートバッファ回路はトライステート、ハイ、ロ
ーの状態となる出力端子を有している。トライステート
バッファ回路は特に有利には次のように利用される。す
なわち、複数のバッファ回路が同じ抵抗に接続され、バ
ス駆動中に不活性状態にあるバッファ回路をそのバスか
ら分離することにより、バス上の信号の混在を回避する
のである。
【０００３】理解を容易にするために、図１には従来技
術による反転トライステートバッファ回路１００が概略
的に示されている。このバッファ回路は直列に４つのト
ランジスタ１０２、１０４、１０６、１０８を有してい
る。ｐ型電界効果トランジスタ（ｐＦＥＴ）１０２がＶ
DDのレールに接続されており、イネーブル信号がハイで
ある場合のみ導通する。特に指定しない限り、ここでは
全てのトランジスタが電界効果トランジスタ（ＦＥＴ）
である。ｎ型トランジスタ１０８はグラウンドに接続さ
れており、同様にイネーブル信号がハイの場合のみ導通
する（つまりENABLEN信号がローの場合である）。イネ
ーブル信号がローである場合、２つのトランジスタ１０
２、１０８はオフとなり、これにより出力側にトライス
テートの状態が生じる。
【０００４】入力信号がハイであり、かつイネーブル信
号もハイである場合、ｎＦＥＴ１０６、１０８は導通し
て出力側をグラウンドに引き込む。同時にｐＦＥＴ１０
４はオフとなり、出力側をＶDDから分離させる。これに
対して入力信号がローであり、かつイネーブル信号がハ
イである場合、ｐＦＥＴ１０２、１０４は出力側をＶDD
に導通させる。同時にｎＦＥＴ１０６はオフとなり、出
力側をグラウンドから分離させる。ここで、反転トライ
ステートバッファ回路１００の出力は入力値の反転とな
ることがわかる。
【０００５】図１のバッファ回路は従来使用されてきた
ものであるが、欠点も存在する。例えばトライステート
バッファ回路１００は入力を反転させるので、非反転の
トライステートバッファ回路を構成するにはカスケード
接続が必要となる。カスケードのために反転トライステ
ートバッファ回路１００の出力側は他の反転トライステ
ートバッファ回路１００の入力側へカスケード接続され
る。これにより非反転のトライステートバッファ回路が
構成される。
【０００６】さらに出力段で４つのトランジスタを直列
に（例えば１０２、１０４、１０６、１０８を直列に）
使用することにより、サイズの点で大きな問題が生じ
る。これはプルアップ路またはプルダウン路における各
デバイスをかなり大きくしないと、これらの線路で直列
接続されたデバイスをトラバースするのに充分な電流を
流せないからである。デバイスが小さい場合、バッファ
回路から出力される電流量はきわめて小さくなり、出力
側の負荷を所望の電圧レベルに駆動する際に許容できな
い遅延を生じることがある。
【０００７】しかも大きなデバイスを使用することによ
り、出力側導体での容量負荷が増大され、さらに多量の
電力が出力側の負荷を適切に駆動するために駆動バッフ
ァ回路側に必要となる。なぜなら駆動バッファ回路では
出力側導体のキャパシタンスおよび他のトライステート
バッファ回路のキャパシタンスの２つが負荷に接続され
ていると見なされるからである。
【０００８】図１の構成の他の欠点は、反転トライステ
ートバッファ回路１００は一般的には低減された入出力
電圧のトライステートバッファ回路として動作しない点
に関連している。低減された入力電圧とは、チップに供
給される完全なＶDDよりも低い入力電圧である。低減さ
れた入力電圧はトランジスタの閾値電圧（典型的には
０.７Ｖ程度）に達するほど低くなってしまうことがあ
る（例えば１Ｖ）。同様に低減された出力電圧とは、チ
ップに供給される完全なＶDDよりも低い出力電圧であ
る。低減された電圧信号（すなわち振幅が低減された電
圧範囲の内部にある電圧信号）は回路の電力消費を低減
する点で有利なので、反転トライステートバッファ回路
１００を低減された入出力電圧のトライステートバッフ
ァ回路として使用できないという欠点は重大である。
【０００９】低減された電圧信号をバッファリングする
際の問題点を理解するために、反転トライステートバッ
ファ回路１００の入力が論理的にはハイであるが、低減
された電圧信号（例えば１Ｖ程度）である条件を考察す
る。この場合、ｎＦＥＴ１０６が予期されるように導通
するだけでなく、ｐＦＥＴ１０４も同様にソフト的にオ
ンとなり、リーク電流がｐＦＥＴ１０４に（ＶDDからｐ
ＦＥＴ１０２を通って）トラバースする。リーク電流の
発生によりバッファ回路の出力側の信号は低減される
（および／または電力消費が著しく増加する）。
【００１０】図２には従来技術による別の非反転形のト
ライステートバッファ回路が示されている。ただし非反
転トライステートバッファ回路１５０も低減された入出
力電圧のトライステートバッファ回路としては動作でき
ないことがわかっている。非反転トライステートバッフ
ァ回路１５０の動作と欠点を理解するために、ここでは
入力信号が完全な電圧の範囲（すなわちグラウンドから
ＶDDまで）を有している条件を考察する。線路１５２上
でイネーブル信号ＥＮｐがローである場合、ｐＦＥＴ１
３０はオンとなりノード１５４をＶDDに引き込み、ｐＦ
ＥＴ１５６の出力側をターンオフする。さらにノード１
５８はインバータ１６０の作動によりハイとなる。ハイ
となったノード１５８はｎＦＥＴ１６２をターンオンし
てノード１６４をローに引き込み、これによりｎＦＥＴ
１６６の出力側がターンオフされる。したがって出力側
１６８はイネーブル信号ＥＮがローである場合、バッフ
ァ回路の残りの部分から分離される。このように、ロー
のイネーブル信号ＥＮによりバッファ回路１５０にトラ
イステート状態が生じる。
【００１１】イネーブル信号ＥＮｐがハイとなり、かつ
入力１７０もハイである（例えばＶDDである）場合、ハ
イとなった入力側１７０によりｎＦＥＴ１７２が導通す
る。その結果ノード１６４はグラウンドに引き込まれ、
これによりｎＦＥＴ１６６の出力側はターンオフされ、
出力側１６８はグラウンドから分離される。同時にハイ
となったイネーブル信号ＥＮによりｎＦＥＴ１７４も同
様に導通する。このためノード１５４はローに引き込ま
れる。ｐＦＥＴ１７６は入力側１７０がハイである場合
にオフとなり、これによりノード１５４がＶDDから分離
される。ローとなったノード１５４はｐＦＥＴ１５６の
出力側をターンオンして、出力側１６８をＶDDに引き込
む。このように、ハイの入力１７０およびハイのイネー
ブル信号ＥＮにより出力側１６８がハイすなわちＶDDに
なる。
【００１２】これに対して、イネーブル信号ＥＮｐがハ
イとなり、かつ入力１７０がローである（例えばほぼグ
ラウンドである）場合、ローの入力１７０によりｎＦＥ
Ｔ１７２がターンオフされ、ノード１６４はグラウンド
から分離される。ローの入力１７０によりｐＦＥＴ１７
６はターンオンされる。ｐＦＥＴ１７６がターンオンさ
れると、ノード１５４はハイとなり、ｎＦＥＴ１５６の
出力側はターンオフされ、これにより出力側１６８はＶ
DDから分離される。ハイのイネーブル信号ＥＮによりｎ
ＦＥＴ１７４はすでにオンとなっているので、ノード１
６４はｐＦＥＴ１７６が導通するとハイになり、ｎＦＥ
Ｔ１６６がターンオンされて、出力側１６８がグラウン
ドに引き込まれる。このように、ローの入力１７０およ
びハイのイネーブル信号ＥＮにより出力側１６８はロー
になる。
【００１３】しかし非反転トライステートバッファ回路
１５０は、低減された入力信号を出力側へ導通させるこ
とが必要な場合には動作できない。この従来技術による
バッファ回路の欠点は部分的には、入力信号が１つまた
は複数のトランジスタのゲートをコントロールするため
に使用される点に基づいている。このような手法では、
入力信号の低減された電圧範囲により、信号が論理的に
ハイである場合にも幾つかのｐＦＥＴがソフト的にオン
されてしまう。例えばハイの論理状態が低減された電圧
信号で表される場合（例えば２.５Ｖ以上のフルスウィ
ングＶDDに対して１Ｖ）、ハイの論理入力は、例えば入
力側１７０での低減された１Ｖの電圧を有することによ
り表される。
【００１４】入力側１７０に１Ｖが印加された場合、ｎ
ＦＥＴ１７２はオンになるがｐＦＥＴもソフト的にオン
となってしまう。これは２.５ＶのＶDDがｐＦＥＴ１７
６のソースに印加されており、このｐＦＥＴの閾値電圧
が０.７Ｖである場合に、ｐＦＥＴ１７６のゲートに１
Ｖの電圧が生じてトランジスタがソフト的にオンされる
からである。換言すれば、オフでなければならないｐＦ
ＥＴ１７６を通してリーク電流が発生していることにな
る。これらの２つのトランジスタが導通されると、電力
消費は許容不能に増大する。２つのトランジスタ１７
２、１７６がオンとなる場合、ノード１５４、１６４で
の電圧が不安定となるか、および／または充分な電圧が
得られなくなる。充分な電圧が得られないとｐＦＥＴ１
５６をターンオンし、ｎＦＥＴ１６６をターンオフして
出力側１６８に所望のハイの論理値を生じさせることが
できなくなる。
【００１５】
【発明が解決しようとする課題】本発明の課題は、低減
された電圧で信号を形成できるトライステートバッファ
回路を提供し、さらにこの所望のトライステートバッフ
ァ回路の形成方法を提供することである。
【００１６】
【課題を解決するための手段】この課題は本発明で、バ
ッファ回路の入力側ノードに接続された入力段と、入力
段に接続されたレベルシフト段と、レベルシフト段に接
続された出力段とを有しており、入力段はバッファイネ
ーブル信号が許可されている場合に入力信号を受け取る
ように構成されており、レベルシフト段は、バッファイ
ネーブル信号が許可されている場合に、一連のレベルシ
フト段制御信号を入力信号に応答して送出し、その際に
レベルシフト段制御信号の電圧範囲は入力信号の電圧範
囲よりも高くするように構成されており、出力段は、バ
ッファイネーブル信号が許可されている場合に、出力信
号をレベルシフト段制御信号に応答してバッファ回路の
出力側ノードに送出し、その際に出力信号の電圧範囲は
レベルシフト段制御信号の電圧範囲よりも低くするよう
に構成されており、出力段はまた、バッファイネーブル
信号が禁止されている場合にバッファ回路の出力側ノー
ドを入力段およびレベルシフト段から分離するように構
成されていることにより解決される。課題はまた、バッ
ファ回路の入力段を用いて入力信号を受け取るステップ
と、バッファ回路のレベルシフト段を用いて入力信号に
応答して、電圧範囲が入力信号の電圧範囲よりも高い一
連の制御信号を形成するステップと、バッファ回路の出
力段を用いて一連の制御信号に応答して、電圧範囲が制
御信号の電圧範囲よりも低い出力信号を出力するステッ
プとを有する方法により解決される。
【００１７】
【発明の実施の形態】本発明を以下に幾つかの実施例に
関連して図に則して詳細に説明する。図中では同様の構
成素子には同様の参照番号が付されている。以下の説明
では、本発明の完全な理解のために種々の特徴が説明さ
れる。当業者には本発明のこれらの種々の特徴の一部ま
たはすべてが実施可能である。また、本発明を不明瞭に
するおそれのある周知の構成および／またはプロセスス
テップは詳細には説明しない。
【００１８】本発明の１つの実施形態は、低減された入
出力電圧で動作する充分に効率的なトライステートバッ
ファ回路を使用して、低減された電圧範囲を有する入力
信号に応答して低減された電圧範囲を有する出力信号を
形成することに関する。別の実施形態では、低減された
入出力電圧を使用するトライステートバッファ回路は、
低減された入力信号を受け取る入力段と、受け取られた
低減された入力信号を内部のレベルシフト段制御信号に
変換するレベルシフト段とを有する。ここでの制御信号
はトライステートバッファ回路の出力段をコントロール
するための高い電圧範囲を有する。
【００１９】トライステートバッファ回路がバッファイ
ネーブル信号の禁止によりトライステート状態を生じる
場合、バッファ回路を負荷から分離しなければならな
い。トライステート状態を生じない場合には、出力段は
内部のレベルシフト段制御信号に応答して低減された電
圧範囲での論理ハイの出力信号または論理ローの出力信
号を出力する。
【００２０】入力段のトランジスタのゲートをコントロ
ールするために、低減された電圧範囲を有する入力信号
を使用しなくてもよいようにバッファ回路が構成されて
いる場合もある。これは図１、図２の従来技術、すなわ
ち入力信号が直接にトランジスタのゲートコントロール
に使用される状態とは対照的である。出力段をコントロ
ールするために、入力信号は有利にはレベルシフト段を
用いてより高い電圧レベルへブーストされる。したがっ
て、入力信号は実質的にはトランジスタの閾値電圧より
も大きい電圧範囲を有さなくてもよいことによりバッフ
ァ回路のパフォーマンスが低下しない。
【００２１】
【実施例】本発明の特徴および利点を図を用いて以下に
説明する。図３には本発明の実施例によるトライステー
トバッファ回路２００の概略図が示されており、このバ
ッファ回路は入力段２０２、レベルシフト段２０４、出
力段２０６を有している。図示されているように、バッ
ファイネーブル信号はトランジスタをコントロールする
ために入力段２０２に印加され、これにより端子２０８
の低減された電圧による入力信号がレベルシフト段２０
４へ送出される。後に図示されるように、バッファイネ
ーブル信号は別の実施例では、レベルシフト段２０４内
の信号の導通制御および／または出力段２０６の制御に
も用いられる。
【００２２】レベルシフト段２０４内ではトランジスタ
は受け取られた入力信号をより高い電圧範囲へシフトし
て、出力段２０６内のトランジスタのゲートをコントロ
ールする。より高い電圧を有する制御信号により、出力
段２０６内のトランジスタは高いオーバドライブ電圧で
制御され、より多量の電流をソース／シンクすることが
できるようになる。このためこのバッファ回路の出力側
に接続された負荷をより迅速に所望の低減された電圧レ
ベルへ駆動することができる。
【００２３】図４にはさらに詳細に本発明の実施例によ
るトライステートバッファ回路３００が示されている。
このバッファ回路は非反転トライステートバッファ回路
であり、低減された入力電圧を受け取って低減された出
力電圧で負荷を駆動することができる。バッファ回路３
００は入力段３０２、レベルシフト段３０４、出力段３
０６を有している。入力段３０２は２つの電界効果トラ
ンジスタ（ＦＥＴ）３０８、３１０を有しており、これ
らのトランジスタのゲートは導体３１２のバッファイネ
ーブル信号ＥＮｐによって制御される。低減された電圧
による入力信号はバッファ回路の入力側ノード３１４で
受け取られ、ＦＥＴ３０８、３１０を通って、バッファ
イネーブル信号が許可されている場合（すなわち信号Ｅ
Ｎｐがハイである場合）にノード３１６、３１８へ送出
される。
【００２４】ＦＥＴ３０８、３１０は図示の例では低い
閾値電圧を有するｎＦＥＴである（低い閾値電圧特性は
トランジスタの記号を囲む円で示されている）が、この
ことは入力側トランジスタの閾値電圧が入力電圧範囲よ
りも低いかぎり必要条件ではないことに留意すべきであ
る。ただし低い閾値電圧を有するトランジスタはこの場
合（必須ではないが）有利である。一般的に低い閾値電
圧を有するＦＥＴ（約０.４Ｖから約０.５Ｖ）は典型的
なＦＥＴ（約０.６Ｖから約０.７Ｖ）より低い閾値電圧
を有する。
【００２５】レベルシフト段３０４は入力段３０２から
信号を受け取り、受け取った信号をより高い電圧範囲へ
シフトして、出力段３０６のＦＥＴ３２０、３２２のゲ
ートをコントロールする。入力側ノード３１４での低減
された電圧による入力信号の値に依存して、出力段３０
６は論理ローＶSSを出力するか、または論理ハイすなわ
ち低減された電圧範囲でのハイレベル値またはＶREDUCE
Dを出力する。このようにして低減された入出力電圧の
バッファ回路が形成される。
【００２６】トランジスタ３１０、３１８と同様に、出
力トランジスタ３２０、３２２は図では低い閾値電圧を
有するｎＦＥＴとして表されている（低い閾値電圧特性
はトランジスタの記号を囲む円で示されている）。低い
閾値電圧を有するトランジスタは最適な動作のためにこ
こでの出力側トランジスタとして有利であるが、典型的
なより高い閾値電圧を有するトランジスタを使用しても
よい。
【００２７】より良く理解するために、トライステート
バッファ回路３００の動作を詳細に説明する。バッファ
イネーブル信号が禁止されており、トライステートバッ
ファ回路がトライステートモードに入る条件を考える。
図４の回路では、導体３１２の信号ＥＮｐがローである
場合にトライステートモードに入る。信号ＥＮｐがロー
である場合、ｎ形ＦＥＴ３０８、３１０がオフになり、
入力側ノード３１４の信号のレベルシフト段３０４への
送出が阻止される。
【００２８】インバータ３２４は信号ＥＮｃ（これは信
号ＥＮｐの反転信号である）を導体３２６上でハイに
し、これによりトライステートインバータ３２８が高い
インピーダンス状態におかれ、このインバータの出力側
が入力側から分離される。またハイの信号ＥＮｃはｎＦ
ＥＴ３３０をターンオンしてノード３３２をローに引き
込み、これによりｎ型ＦＥＴ３２０がターンオフされ
る。このためバッファ回路の出力側３３４は電圧源ＶRE
DUCED３３６から分離される。
【００２９】導体３１２上のローの信号ＥＮｐはｐ型Ｆ
ＥＴ３３８をターンオンし、これによりノード３１８が
ハイとなってｎＦＥＴ３４０がターンオンされる。ＦＥ
Ｔ３４０が導通すると、ノード３４２がＶSSに引き込ま
れ、これによりレベルシフト段３０４のｐＦＥＴ３４４
がターンオンされる。ＦＥＴ３４４が導通するとノード
３１６がＶDD（電圧源３４６のＶDD）に引き込まれ、ｐ
ＦＥＴ３４８がターンオフされる。これによりノード３
４２がＶDDの電圧源３５０から分離され、ＦＥＴ３４０
が導通していることによりノード３４２がＶSSレベルに
維持される。
【００３０】ノード３４２がローであるため、ＦＥＴ３
２２はオフである、これによりバッファ回路の出力側３
３４がＶSSから分離される。ＦＥＴ３２０、３２２がオ
フされると、バッファ回路の出力側３３４はバッファ回
路の残りの部分ＶREDUCED、ＶSSから分離される。換言
すれば、バッファ回路３００はトライステート状態を生
じさせ、負荷から分離される。
【００３１】バッファイネーブル信号が許可されている
場合（すなわち図４の信号ＥＮｐがハイである場合）、
バッファ回路３００はトライステートモードを脱する。
これによりバッファ回路の出力側３３４の電圧値は、入
力側ノード３１４の電圧値に相応して範囲０〜ＶREDUCE
Dの間で変化する。
【００３２】信号ＥＮｐがハイであり、電圧レベルＶSS
が入力側ノード３１４に印加される条件を考察する。ハ
イの信号ＥＮｐによりＦＥＴ３０８、３１０がターンオ
ンされ、電圧レベルＶSSがノード３１８、３１６にそれ
ぞれ送出される。ＦＥＴ３１０が導通されるので、ノー
ド３１６はローとなりＦＥＴ３４８をターンオンし、こ
れによりノード３４２をＶDD（電圧源３５０のＶDD）に
引き込む。信号ＥＮｐがハイであり、その反転された信
号ＥＮｃがローであるので、トライステートインバータ
３２８はノード３４２の値をノード３３２に導通させ、
ノード３３２をローにする（トライステートインバータ
３２８は入力に対して出力を反転させるからである）。
ローの信号ＥＮｃはＦＥＴ３３０をターンオフし、ノー
ド３３２をＶSSから分離する。ノード３３２がＶSSに置
かれるのでＦＥＴ３２０はターンオフされ、バッファ回
路の出力側３３４は電圧源３３６のＶREDUCEDから分離
される。
【００３３】ローのノード３１８により（ｐＦＥＴ３３
８はハイの信号ＥＮｐによりターンオフされ、ノード３
１８がローにとどまることが保証される）、ＦＥＴ３４
０がターンオフされ、ノード３４２がＶSSから分離さ
れ、 ＦＥＴ３４８が導通していることによりノード３
４２がレベルＶDDにとどまることが保証される。ノード
３４２がハイのレベルＶDDにある場合、完全なＶDD電圧
がＦＥＴ３２２の出力側のゲートに印加される。これに
よりＦＥＴ３２０がバッファ回路の出力側３３４を介し
て電流を負荷にソースすることができ、このバッファ回
路の出力側３３４を電圧レベルＶSSに迅速に引き込むこ
とができる。このようにレベルシフト段３０２を設ける
ことにより、トランジスタ３２０、３２２のゲートが完
全な電圧範囲ＶSS〜 ＶDDを有する制御信号によって制
御される。このようにして、バッファ回路３００がトラ
イステート状態を生じない場合に、入力側ノード３１４
のＶSSの入力信号によりＶSSの出力信号を出力側ノード
３３４に生じさせることができる。
【００３４】信号ＥＮｐがハイであり（すなわちバッフ
ァ回路３００はトライステート状態を生じていない）、
電圧レベルＶREDUCEDが入力側ノード３１４に印加され
る条件を考察する。ハイの信号ＥＮｐによりＦＥＴ３０
８、３１０がターンオンされ、電圧レベルＶREDUCEDが
ノード３１８、３１６にそれぞれ送出される。ＦＥＴ３
０８が導通されるので、電圧レベルＶREDUCEDはノード
３１８へ導通され、ＦＥＴ３４０がターンオンされ、ノ
ード３４２をＶSSに引き込む。ノード３４２がＶSSに引
き込まれると、ｐＦＥＴ３４４は完全にオンとなりノー
ド３１６をＶDD（電圧源３４６のＶDD）に引き込む。ノ
ード３１６はＶDDに置かれるがＦＥＴ３１０が導通して
いるので、入力側３１４からノード３１６へはＶREDUCE
Dしか導通されない。
【００３５】ノード３１６がＶDDに置かれ、この完全な
ＶDD電圧はｐＦＥＴ３４８のゲートに印加されて完全に
このＦＥＴ３４８をターンオフさせるので、これにより
ノード３４２が電圧源３５０のＶDDから分離され、ノー
ド３４２がＶSSレベルにとどまることが保証される。注
目すべき点は、レベルシフト段３０４がノード３４２で
の電圧をＶSSの値に安定化させるように動作し、これに
よってＦＥＴ３２２が完全にオフとなりバッファ回路の
出力側３３４がＶSSから分離されることが保証されるこ
とである。そうでない場合にはＶREDUCEDがＦＥＴ３１
０を通ってノード３１６へ導通される際にＦＥＴ３４８
がソフト的にオンされる。ここでノード３４２での電圧
は所望のＶSSの値の上方へ引き上げられ、パフォーマン
スが低下するか、および／またはバッファ回路の誤動作
および／または許容不能な量の電力消費を発生させる。
【００３６】信号ＥＮｐがハイであり、反転された信号
ＥＮｃがローである場合、ノード３４２のＶSSの値によ
りノード３３２がＶDDとなる（これはトライステートイ
ンバータ３２８は入力に対して出力を反転させるからで
ある）。ローの信号ＥＮｃはＦＥＴ３３０をターンオフ
し、ノード３３２をＶSSから分離する。ノード３３２が
ハイレベルのＶDDにあるので、この完全なＶDD電圧は出
力側ＦＥＴ３２０のゲートに印加される。これによりＦ
ＥＴ３２０は電流をバッファ回路の出力側３３４を介し
て負荷へソースし、このバッファ回路の出力側３３４を
電圧レベルＶREDUCED（電圧源３３６のＶREDUCED）に迅
速に引き込む。このように、レベルシフト段３０４を設
けることにより、トランジスタのゲート３２０、３２２
が完全な電圧範囲ＶSS〜ＶDDを有する制御信号によって
制御される。このようにして、バッファ回路３００がト
ライステート状態を生じない場合に、入力側ノード３１
４のＶREDUCEDの入力信号からＶREDUCEDの出力信号を出
力側ノード３３４に生じさせることができる。
【００３７】バッファ回路３００は非反転形のトライス
テートバッファ回路として構成されているが、このこと
は必要条件ではない。つまり、本発明は低減された入出
力電圧のトライステートバッファ回路に関するものであ
って、その反転または非反転の特徴に限定されない。
【００３８】電圧のフルスウィングＶSS〜ＶDDを有する
制御信号を使用して出力側ＦＥＴ３２０、３２２のゲー
トを制御することにより、より高いオーバドライブ電圧
が得られ、これらのＦＥＴをターンオフおよびターンオ
フできるようになる。低減された電圧ＶREDUCEDを使用
してこれらの出力側ＦＥＴ３２０、３２２のゲートを制
御する場合、同じ量の電流を同じ時間だけソースまたは
シンクするためにはＦＥＴを大きくしなければならな
い。本発明では電圧のフルスウィングＶSS〜ＶDDを有す
る制御信号を使用して出力側ＦＥＴ３２０、３２２のゲ
ートを制御するので、これらのＦＥＴは比較的小さく構
成すればよく、これによりチップで使用されるスペース
が低減される。
【００３９】出力側ＦＥＴのサイズを低減することによ
り、バッファ回路が接続される容量負荷も低減される。
このことは複数のバッファ回路が共通のバス線路の信号
を使用するような適用分野、特に複数のバッファ回路の
出力段が同じ共通のバスに接続される場合に有利であ
る。サイズおよびキャパシタンスをそれぞれのバッファ
回路の出力段の出力側ＦＥＴについて低減することによ
り、その時点で実際にバス線路を駆動しているバッファ
回路に作用する負荷キャパシタンスが小さくなる。負荷
キャパシタンスが低減されると、待ち時間および電力消
費が著しく低減される。
【００４０】図５から図１２には種々の変形実施例が示
されており、それぞれ種々の手段で入力段、レベルシフ
ト段および／または出力段が設けられている。各図にお
いて、レベルシフト段は低減された電圧による入力信号
をより大きな電圧範囲を有する制御信号へブーストし
て、出力段の出力側トランジスタをコントロールするた
めに使用されている。各出力側トランジスタは直列にＶ
REDUCEDとＶSSの間に接続されており、低減された電圧
範囲で信号を出力する。出力側トランジスタがレベルシ
フト段からのより高い電圧を有する制御信号によってタ
ーンオンおよびターンオフされると、これらのトランジ
スタは有利には比較的大きな量の電流をソースまたはシ
ンクして、待ち時間を低減して負荷を駆動することがで
きる。
【００４１】図５では、図４のトライステートインバー
タに代えて、レベルシフト段にＮＯＲゲート３９２が設
けられている。図６では、レベルシフト段にトランスミ
ッションゲート４０２が使用されている。トランスミッ
ションゲート４０２は２つのノード間、例えばノード４
０４とノード４０６の間で制御信号４０８、４１０に応
答して電圧を送出する機能を有している。またレベルシ
フト段にトランスミッションゲート４０２、トランジス
タ４１２、４１４、４１６が設けられていることによ
り、低減された電圧（例えば１Ｖ）を有する論理ハイの
信号がバッファ回路の入力側に印加される場合にもノー
ド４０４がローにとどまることが保証される。図６のバ
ッファ回路の残りの部分の機能は図４のバッファ回路に
類似しており、この図６のバッファ回路の動作は当業者
には容易に理解される。
【００４２】図７では、レベルシフト段にインバータ５
０２が設けられており、ＶSSとＶDDとの間の電圧範囲を
有する制御信号を出力側トランジスタに送出する。２つ
のインバータがトランジスタ５０４のゲートに接続され
ていることが示されており、トランジスタ５０４を適切
にコントロールするのに充分な電流をソースできる。た
だしバッファイネーブル信号がこのトランジスタ５０４
を充分にコントロールできる場合には、これらのインバ
ータは省略してもよい。３つのトランジスタが出力段に
設けられており、このうちトランジスタ５０４は、信号
ＥＮｐがローである場合に迅速に電圧源ＶREDUCEDを出
力側から分離させる。しかしトレードオフとして各出力
側トランジスタ５０４、５０６には電圧源ＶREDUCEDと
出力側との間の直列の抵抗を低減するために比較的大き
なサイズが必要とされる。大きなトランジスタ５０６は
特に複数のトライステートバッファ回路が同じ出力側に
接続されている場合に比較的大きな容量負荷を生じさせ
る。図８では出力側トランジスタ６０２が加えられてお
り、信号ＥＮｐがローである場合にＶSSが出力側から迅
速に分離されることが保証される。ここでもトレードオ
フとして各出力側トランジスタ６０２、６０４には直列
抵抗を克服するために比較的大きなサイズが必要とされ
る。図７、図８のバッファ回路の残りの部分の機能は図
４のバッファ回路の機能に類似しており、これらの図の
バッファ回路の動作は当業者には容易に理解される。
【００４３】図９ではトライステートインバータ７０２
がレベルシフト段に設けられている。トライステートイ
ンバータ７０２は図４のトライステートインバータ７２
８と同様に動作する。図１０ではトランジスタ８０２、
８０４が出力段に設けられており、これらのトランジス
タにレベルシフト段のインバータ８０６、８０７で形成
された信号ＥＮｐｘが印加され、出力側を迅速に２つの
電圧ＶSS、ＶREDUCEDから分離させる。しかし４つのト
ランジスタを直列に出力段に設けることにより、直列抵
抗を克服するために比較的大きなサイズのデバイスが必
要となる。図１１には、出力側のＶSSからの分離が図４
のバッファ回路の場合と同様に行われることが示されて
いる。出力側のＶREDUCEDからの分離はトランジスタ９
０２によって行われるが、引き替えに比較的大きなサイ
ズのデバイスがトランジスタ９０２、９０４に必要とな
る。図１２には出力側のＶREDUCEDからの分離が図４の
バッファ回路の場合と同様に行われることが示されてい
る。出力側のＶSSからの分離はトランジスタ１００２に
よって行われるが、引き替えに比較的大きなサイズのデ
バイスがトランジスタ１００２、１００４に必要とな
る。図９から図１２に示されているバッファ回路の残り
の部分の機能は図４のバッファ回路の機能に類似してお
り、これらの図のバッファ回路の動作は当業者には容易
に理解される。
【００４４】本発明を幾つかの図示の実施例に関連して
説明したが、これらの実施例の変更形態、置換形態、等
価形態は本発明の範囲に含まれる。本発明の方法および
装置を実施するための種々の変更も可能であることにも
注意が必要である。したがって請求項に記載された本発
明の変更形態、置換形態、等価形態も本発明の範囲に含
まれる。
【図面の簡単な説明】
【図１】理解を容易にするための、従来技術による反転
トライステートバッファ回路の概略図である。
【図２】図１の回路と同様に低減された入出力電圧を有
する回路としては使用できない、従来技術による他のト
ライステートバッファ回路の概略図である。
【図３】低減された電圧信号の使用に適したトライステ
ートバッファ回路の本発明の１つの実施例を示す概略図
である。
【図４】低減された電圧信号の使用に適したトライステ
ートバッファ回路の本発明の１つの実施例を詳細に示す
図である。
【図５】低減された電圧信号の使用に適したトライステ
ートバッファ回路の本発明の別つの実施例を示す図であ
る。
【図６】低減された電圧信号の使用に適したトライステ
ートバッファ回路の本発明の別つの実施例を示す図であ
る。
【図７】低減された電圧信号の使用に適したトライステ
ートバッファ回路の本発明の別つの実施例を示す図であ
る。
【図８】低減された電圧信号の使用に適したトライステ
ートバッファ回路の本発明の別つの実施例を示す図であ
る。
【図９】低減された電圧信号の使用に適したトライステ
ートバッファ回路の本発明の別つの実施例を示す図であ
る。
【図１０】低減された電圧信号の使用に適したトライス
テートバッファ回路の本発明の別つの実施例を示す図で
ある。
【図１１】低減された電圧信号の使用に適したトライス
テートバッファ回路の本発明の別つの実施例を示す図で
ある。
【図１２】低減された電圧信号の使用に適したトライス
テートバッファ回路の本発明の別つの実施例を示す図で
ある。
【符号の説明】
１００、１５０、３００ トライステートバッファ回路 １０２、１０４、１３０、１５６、１７６ ｐ型トラン
ジスタ １０６、１０８、１６２、１６６、１７４ ｎ型トラン
ジスタ １５２ バッファイネーブル信号 １７０ 入力側 ２００ トライステートバッファ回路 ２０２、３０２ 入力段 ２０４、３０４ レベルシフト段 ２０６、３０６ 出力段 ２０８ 入力側 ２１０ 出力側 ３０８、３１０、３２０、３２２ ｎ型トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デヴィッド アール ハンソン アメリカ合衆国 ニューヨーク ブルース ター ハーヴェスト ドライヴ 15 (72)発明者 ゲルハルト ミュラー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ビュー ド ライヴ 168

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 入力信号がバッファ回路の入力側ノード
    で受け取られ、バッファイネーブル信号に応答して出力
    信号がバッファ回路の出力側ノードへ送信される、トラ
    イステートバッファ回路において、 前記バッファ回路の入力側ノードに接続された入力段
    と、該入力段に接続されたレベルシフト段と、該レベル
    シフト段に接続された出力段とを有しており、 前記入力段は、バッファイネーブル信号が許可されてい
    る場合に前記入力信号を受け取るように構成されてお
    り、 前記レベルシフト段は、バッファイネーブル信号が許可
    されている場合に、一連のレベルシフト段制御信号を前
    記入力信号に応答して送出し、その際に該レベルシフト
    段制御信号の電圧範囲は入力信号の電圧範囲よりも高く
    するように構成されており、 前記出力段は、バッファイネーブル信号が許可されてい
    る場合に、出力信号を前記レベルシフト段制御信号に応
    答してバッファ回路の出力側ノードに送出し、その際に
    該出力信号の電圧範囲は前記レベルシフト段制御信号の
    電圧範囲よりも低くするように構成されており、 前記出力段はまた、バッファイネーブル信号が禁止され
    ている場合にバッファ回路の出力側ノードを前記入力段
    およびレベルシフト段から分離するように構成されてい
    る、ことを特徴とするトライステートバッファ回路。
  2. 【請求項２】 前記出力段が第１の電圧源に接続されて
    おり、前記レベルシフト段が第２の電圧源に接続されて
    おり、該第２の電圧源は第１の電圧源から給電される電
    圧レベルよりも高いレベルの電圧を給電する、請求項１
    記載のトライステートバッファ回路。
  3. 【請求項３】 前記入力段は第１の電界効果トランジス
    タおよび第２の電界効果トランジスタを有しており、該
    第１の電界効果トランジスタおよび第２の電界効果トラ
    ンジスタのゲートは前記バッファイネーブル信号により
    制御され、該第１の電界効果トランジスタおよび第２の
    電界効果トランジスタの第１の端子で前記入力信号が受
    け取られる、請求項２記載のトライステートバッファ回
    路。
  4. 【請求項４】 前記第１の電界効果トランジスタおよび
    第２の電界効果トランジスタの第２の端子はそれぞれ、
    前記レベルシフト段の第１の入力側ノードおよび第２の
    入力側ノードに接続されている、請求項３記載のトライ
    ステートバッファ回路。
  5. 【請求項５】 前記レベルシフト段は第３の電界効果ト
    ランジスタ、第４の電界効果トランジスタおよび第５の
    電界効果トランジスタを有しており、第３の電界効果ト
    ランジスタのゲートはレベルシフト段の第１の入力側ノ
    ードと第４の電界効果トランジスタの第１の端子とに接
    続されており、第４の電界効果トランジスタのゲートは
    第３の電界効果トランジスタの第１の端子に接続されて
    おり、第５の電界効果トランジスタのゲートは前記入力
    側ノードに接続されており、該第５の電界効果トランジ
    スタの第１の端子はＶSSに接続されている、請求項４記
    載のトライステートバッファ回路。
  6. 【請求項６】 前記第３の電界効果トランジスタおよび
    第４の電界効果トランジスタはｐ型電界効果トランジス
    タであり、前記第１の電解効果トランジスタ、第２の電
    解効果トランジスタおよび第５の電解効果トランジスタ
    はｎ型電界効果トランジスタである、請求項５記載のト
    ライステートバッファ回路。
  7. 【請求項７】 トライステートインバータ回路を有して
    おり、該トライステートインバータ回路の第１の端子は
    前記第３の電界効果トランジスタの第１の端子と前記第
    ５の電界効果トランジスタの第２の端子に接続されてお
    り、トライステートインバータ回路の第２の端子は前記
    出力段の入力側ノードに接続されており、トライステー
    トインバータ回路の第３の端子にバッファイネーブル信
    号が印加される、請求項５記載のトライステートバッフ
    ァ回路。
  8. 【請求項８】 インバータ入力側およびインバータ出力
    側を有するインバータをさらに有しており、該インバー
    タ入力側にバッファイネーブル信号が印加され、該イン
    バータ出力側は前記トライステートインバータ回路の第
    ４の端子に接続されている、請求項７記載のトライステ
    ートバッファ回路。
  9. 【請求項９】 前記出力段は少なくとも２つの出力側電
    界効果トランジスタから成り、該出力側電界効果トラン
    ジスタは第１の電圧源とＶSSとの間に直列に接続されて
    いる、請求項２記載のトライステートバッファ回路。
  10. 【請求項１０】 前記２つの出力側電界効果トランジス
    タはｎ型電界効果トランジスタである、請求項９記載の
    トライステートバッファ回路。
  11. 【請求項１１】 前記出力段は複数の出力側電界効果ト
    ランジスタを有しており、該複数の出力側電界効果トラ
    ンジスタは第１の電圧源とＶSSとの間に直列に接続され
    ている、請求項２記載のトライステートバッファ回路。
  12. 【請求項１２】 バッファ回路の入力段を用いて入力信
    号を受け取るステップと、 バッファ回路のレベルシフト段を用いて前記入力信号に
    応答して、電圧範囲が入力信号の電圧範囲よりも高い一
    連の制御信号を形成するステップと、 バッファ回路の出力段を用いて前記一連の制御信号に応
    答して、電圧範囲が該制御信号の電圧範囲よりも低い出
    力信号を出力するステップとを有する、ことを特徴とす
    る入力信号に応答して出力信号を形成する方法。
  13. 【請求項１３】 前記出力ステップがさらに、第１の電
    圧源とグラウンドとの間に直列接続された出力段の第１
    の電界効果トランジスタおよび第２の電界効果トランジ
    スタのゲートに前記一連の制御信号を供給するステップ
    を有しており、その際に第１の電圧源およびグラウンド
    はバッファ回路の出力側で出力信号の電圧範囲を形成す
    る、請求項１２記載の方法。
  14. 【請求項１４】 バッファイネーブル信号を形成するス
    テップを有しており、該バッファイネーブル信号を、該
    信号が禁止されている場合にバッファ回路に負荷が接続
    されている状態からバッファ回路がトライステート状態
    となるように構成する、請求項１２記載の方法。
  15. 【請求項１５】 入力信号がバッファ回路の入力側ノー
    ドで受け取られ、バッファイネーブル信号に応答して出
    力信号がバッファ回路の出力側ノードに出力される、ト
    ライステートバッファ回路において、 バッファ回路の入力側ノードに接続された入力手段と、
    該入力手段に接続されたレベルシフト手段と、該レベル
    シフト手段に接続された出力手段とを有しており、 前記入力手段はバッファイネーブル信号が許可されてい
    る場合に前記入力信号を受け取るように構成されてお
    り、 前記レベルシフト手段はバッファイネーブル信号が許可
    されている場合に、前記入力信号に応答して一連の制御
    信号を送出し、その際に該制御信号の電圧範囲は入力信
    号の電圧範囲よりも高くするように構成されており、 前記出力手段はバッファイネーブル信号が許可されてい
    る場合に、出力信号を前記制御信号に応答してバッファ
    回路の出力側ノードに送出し、その際に該出力信号の電
    圧範囲は前記制御信号の電圧範囲よりも低くするように
    構成されており、 前記出力手段はバッファイネーブル信号が禁止されてい
    る場合にバッファ回路の出力側ノードを前記入力手段お
    よびレベルシフト手段から分離するように構成されてい
    る、ことを特徴とするトライステートバッファ回路。
  16. 【請求項１６】 前記出力手段が第１の電圧源に接続さ
    れており、前記レベルシフト段が第２の電圧源に接続さ
    れており、該第２の電圧源は第１の電圧源から給電され
    る電圧レベルよりも高いレベルの電圧を給電する、請求
    項１５記載のトライステートバッファ回路。
  17. 【請求項１７】 前記入力手段は第１の電界効果トラン
    ジスタおよび第２の電界効果トランジスタを有してお
    り、該第１の電界効果トランジスタおよび第２の電界効
    果トランジスタのゲートは前記バッファイネーブル信号
    により制御され、該第１の電界効果トランジスタおよび
    第２の電界効果トランジスタの第１の端子で前記入力信
    号が受け取られる、請求項１６記載のトライステートバ
    ッファ回路。
  18. 【請求項１８】 前記第１の電界効果トランジスタおよ
    び第２の電界効果トランジスタの第２の端子はそれぞれ
    前記レベルシフト手段の第１の入力側ノードおよび第２
    の入力側ノードに接続されている、請求項１７記載のト
    ライステートバッファ回路。
  19. 【請求項１９】 前記レベルシフト手段は第３の電界効
    果トランジスタ、第４の電界効果トランジスタおよび第
    ５の電界効果トランジスタを有しており、第３の電界効
    果トランジスタのゲートはレベルシフト手段の第１の入
    力側ノードと第４の電界効果トランジスタの第１の端子
    とに接続されており、第４の電界効果トランジスタのゲ
    ートは第３の電界効果トランジスタの第１の端子に接続
    されており、第５の電界効果トランジスタのゲートは前
    記入力側ノードに接続されており、該第５の電界効果ト
    ランジスタの第１の端子はＶSSに接続されている、請求
    項１８記載のトライステートバッファ回路。
  20. 【請求項２０】 前記出力手段は少なくとも２つの出力
    側電界効果トランジスタから成る直列接続部を有してお
    り、該直列接続部は第１の電圧源とＶSSとの間に接続さ
    れている、請求項１６記載のトライステートバッファ回
    路。
  21. 【請求項２１】 前記出力手段は２つの出力側電界効果
    トランジスタを有する直列接続部を有しており、該直列
    接続部は第１の電圧源とＶSSとの間に接続されている、
    請求項１６記載のトライステートバッファ回路。
  22. 【請求項２２】 前記２つの出力側電界効果トランジス
    タはｎ型電界効果トランジスタである、請求項２１記載
    のトライステートバッファ回路。
  23. 【請求項２３】 前記出力手段は少なくとも３つの出力
    側電界効果トランジスタを有しており、該出力側電界効
    果トランジスタは第１の電圧源とＶSSとの間に直列に接
    続されている、請求項１６記載のトライステートバッフ
    ァ回路。
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