DE19715455C2 - Schaltungsanordnung für differentiellen Treiber - Google Patents

Schaltungsanordnung für differentiellen Treiber

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Description

Die Erfindung betrifft eine Schaltungsanordnung für einen differentiellen bidirektionalen Full Speed/Low Speed-Treiber für einen PC-Bus gemäß der Universal Serial Bus Specification Revision 1.0, January 19, 1996 (USB-Standard), der in CMOS-Technologie herstellbar ist.
Differentielle Treiber zur Umwandlung relativ schwacher Eingangssignale in identische, verstärkte Signale zum Treiben von Übertragungsleitungen mit größeren Widerständen oder auch Kapazitäten sind bekannt. Sie werden als einfache, negiert angesteuerte Gegentakt­ treiber, z. B. mit Flankensteuerung oder Flankenregelung implementiert. Ein solcher differentieller Treiber ist z. B. in dem USP 5,381,112 beschrieben. Er entspricht jedoch nicht den Forderungen des USB-Standards. Der Standard enthält u. a. eine Reihe von Forderungen, die es schwierig machen, die Schaltung ökonomisch günstig herszustellen. Hierzu zählen für den Low Speed-Teil des Treibers die Flankenanstiegszeit von 75 bis 300 ns bei 50 bis 350 pF kapazitiver Last, die Anpassung (Matching) der Flankenanstiegszeit steigende Flanke/fallende Flanke 80-120%, der Crossover Point (Schnittpunkt steigende Flanke DP/fallende Flanke DM, bzw. fallende Flanke DP/steigende Flanke DM) 1,3 bis 2,0 V. Durch die vorgeschriebene unsymmetrische Außenbeschaltung (Pullup-Widerstand von 1,5 kΩ an DM) werden die Flanke, die Anpassung und der Crossover Point stark beeinflußt. Die Flanken von DM und DP sollen aber weitestgehend symmetrisch sein. Hieraus erwachsen die besonderen Anforderungen an die Schaltung und eine diese realisierende Technologie. Nicht ganz so hart sind die Standard-Forderungen an den Full Speed-Teil. Die Flankenanstiegszeit liegt hier im Bereich 4 ns bis 20 ns bei 50 pF kapazitiver Last. Die Anpassung der Flankenanstiegszeit steigende Flanke/fallende Flanke beträgt 90 bis 110%. Der Crossover Point liegt ebenfalls bei 1,3 bis 2,0 V.
Nachteilig bei den konventionellen Lösungen ist die relativ hohe Prozeßabhängigkeit der Funktionsparameter bei Anwendung vergleichsweise aufwendiger Technologien. Aus Rationalisierungsgründen erwachsen gegenüber den bekannten Lösungen ökonomisch weiter­ führende Anforderungen an Schaltungsanordnungen, insbesondere auch hinsichtlich der Er­ höhung des Integrationsgrades, der universelleren Einsetzbarkeit und des Leistungs­ verbrauchs. So ist es z. B. vorteilhaft, einen Bus-Treiber für die Betriebsspannung VDD = 5 V zu haben.
Es ist Aufgabe der Erfindung, eine Schaltungsanordnung für einen differentiellen Treiber an­ zugeben, welcher den Forderungen des 'Universal Serial Bus Specification' (USB-Standard) entspricht, die sich kostengünstig auf die Herstellungskosten des Treibers auswirkt, eine verringerte Abhängigkeit seiner Eigenschaften vom Herstellungsprozeß beinhaltet sowie ei­ nen geringen Leistungsverbrauch aufweist und für 5 V Betriebsspannung ausgelegt ist.
Diese Aufgabe wird gelöst durch die im kennzeichnenden Teil der unabhängigen Patentansprüche angegebenen Merkmale.
Vorteilhafte Weiterbildungen sind den Unteransprüchen zu entnehmen.
Der wesentliche Lösungsweg besteht zusammenfassend darin, daß eine aus den Teilschaltungseinheiten Spannungsversorgung (Voltage Regulator), Bandgap-Schaltung, Bias-Zelle, Hochgeschwindigkeits-Treiber (Full Speed-driver), Niedergeschwindigkeitstreiber (Low Speed driver), einfacher Emfänger (Single Ended Receiver), differentiellem Emfänger (Differential Receiver) und Logik-Schaltung bestehende Gesamtschaltungsanordnung, bei der einzelne an sich bekannte Teilschaltungseinheiten mit neuartigen Teilschaltungen so kombi­ niert sind, daß diese in CMOS-NWELL-Technologie monolithisch integriert ausführbar ist, die gerade so viel regelt, daß die Forderungen erfüllt werden können, andererseits so schnell in Gang kommt, daß die Außenbeschaltung nicht den dominierenden Einfluß bekommt und bei der durch eine etwas unterschiedliche Flankenregelung der beiden Treiber für (DM) und (DP) (verschiedene Anlaufgeschwindigkeiten), die den Einfluß der unsymmetrischen Außenbeschaltung ausgleicht, angegeben wird.
Die Erfindung bringt den Vorteil mit sich, daß durch die Möglichkeit der Integration der genannten Teilschaltungseinheiten (Erhöhung des Integrationsgrades) passend für eine relativ einfache und langzeiterprobte Technologie, die Kosten für die Herstellung eines solchen Treibers sinken und die Zuverlässigkeit steigt.
Es zeigt:
Fig. 1 ein Blockschaltbild der Gesamtschaltungsanordnung hinsichtlich der Beschaltung des nicht in Teilschaltungseinheiten aufgegliederten eigentlichen Treibers;
Fig. 2 die Schaltung der in bekannter Weise aufgebauten Teilschaltungseinheit Voltage Regulator;
Fig. 3 die dem Gesamtziel angepaßte Schaltung der Teilschaltungseinheit Bias-Zelle;
Fig. 4 das Blockschaltbild des in an sich bekannte Teilschaltungseinheiten aufgegliederten USB-Treibers;
Fig. 5 die an sich bekannte Schaltung der Teilschaltungseinheit Single Ended Receiver des Treibers;
Fig. 6 die an sich bekannte Schaltung der Teilschaltungseinheit Differential Receiver des Treibers;
Fig. 7 die Schaltung der Teilschaltungseinheit Transmitter USBTXP (Full Speed-, ungeregelter Low Speed-Transmitter) des Transmitters, welche neue Elemente der Verschaltung aufweist;
Fig. 8 die Schaltung der Teilschaltungseinheit Transmitter USBTXM (Full Speed-, geregelter Low Speed-Transmitter) des Transmitters, welche neue Elemente der Verschaltung aufweist;
Fig. 9 die Außenbeschaltungen am Bus für Full Speed- und Low Speed-Transmitter des Treibers und
Fig. 10 das Blockschaltbild Treiber ohne Voltage Regulator;
Fig. 11 die Übersicht Treiber ohne Bandgap-Schaltung und
Fig. 12 die Schaltung der Bias-Zelle ohne Bandgapunterstützung.
Das in Fig. 1 enthaltene Blockschaltbild zeigt die peripheren Teile der Gesamtschaltungs­ anordnung. Die Bandgap-Schaltung arbeitet nach dem bekannten Prinzip der Erzeugung einer temperatur- und betriebsspannungsunabhängigen Bandgapspannung (gemäß Tietze/Schenk Halbleiterschaltungstechnik, Springer Verlag 1991). Diese Spannung ist mit (VBGP) bezeich­ net. Mit dieser erzeugt der Voltage Regulator aus 5 V Betriebsspannung (VDD) die geregelte Betriebsspannung (VDD3) von 3,3 V. Damit wird es möglich, den Treiber für den 3,3 V PC- BUS mit 5 V Betriebsspannung zu betreiben. Die Bandgap-Schaltung stellt für die Bias-Zelle ferner eine Eingangsspannung (VBGVTN) bereit, die sich aus der stabilen Spannung (VBGP) und einer Schwellspannung (VTN) eines n-Kanaltransistors zusammensetzt, mit welcher ein von der Betriebsspannung und von den Transistorparametern unabhängiger Strom erzeugt wird, der im eigentlichen Treiber benutzt wird, um die Verzögerungszeit des Low Speed- Transmitters festzulegen und um die Parameter des differentiellen Empfängers stabil zu halten.
Die Signale (VPIN) und (VMIN) enthalten die Informationen für den PC-Bus, wobei (DP) logisch (VPIN) und (DM) logisch (VMIN) folgt. Normalerweise sind (DP) und (DM) negiert zueinander. Es gibt eine Betriebsart (SE0-Mode), während der sowohl (DP) als auch (DM) gleich 0 sind.
(TXENN) bezeichnet das negierte Transmit-Enable Signal, d. h. bei (TXENN) = 0 sind die Treiber aktiv, bei (TXENN) = 1 sind beide Treibertransistoren geschlossen unabhängig von den Signalen (TX) und (SE0). (RXDEN) bezeichnet das Receive Enable-Signal, d. h. bei (RXDEN) = 1 ist der Differential Receiver aktiv, wenn (DP) größer (DM) ist, wird (RDX) = 1 und wenn (DP) kleiner (DM) ist, wird (RDX) = 0. Ist (RXDEN) = 0, dann ist (RDX) = 0 unabhängig von (DP) und (DM).
Im (SUSPEND)-Mode (SUSPEND) = 1 arbeiten nur noch der Voltage Regulator mit Bandgap und die Single ended Receiver des Treibers. Da im (SUSPEND)-Mode auch (TXENN) = 1 und (RXDEN) = 0 geschaltet sind, wird an dc-Strom gespart. Es fließt außer Reststrom kein DC- Strom im Treiber.
Die Teilschaltung in Fig. 2 ist zwischen zwei Schutzschaltkreisen positioniert. Die Widerstände (R1) und (R2) bilden einen Spannungsteiler, die Transistoren T1 bis T5 eine Differenzstufe. Mit Hilfe dieser beiden Schaltungsgruppen wird aus der stabilen Bandgap­ spannung (VBGP) die Regelspannung für das Gate des p-Kanal-Quertransistors (T6) gewonnen, der die 3.3 V Betriebsspannung (VDD3) zur Verfügung stellt.
Gemäß der Schaltung in Fig. 3 arbeitet die Bias-Zelle mit der Eingangsspannung (VBGVTN), die sich aus der stabilen Bandgapspannung (VBGP) plus einer Schwellspannung (VTN) eines n-Kanal-Transistors zusammensetzt. Da die Schwellspannung (VTN) über dem Transistor (T7) wieder abfällt, liegt über dem Widerstand (R3) die stabile Bandgapspannung (VBGP) an, womit der Strom durch (R3) sich nach dem Ohmschen Gesetz aus I = U(VBGP)/R3 ergibt und damit nicht mehr von Transistorparametern abhängt.
Das Blockschaltbild des differentiellen Treibers in Fig. 4 setzt sich aus folgenden Teilschaltungen zusammen:
Logikgatter als Inverter mit Nands und Nors (jede andere Logikkombination ist denkbar, je nach zu erzielender Funktion); zwei mit einem Signal (SPEED/SPEEDN) umschaltbare Transmitter (USBTXP) und (USBTXM), die gemeinsam den differentiellen Ausgangstreiber an den Pins (DP) (Data plus) und (DM) (Data minus) bilden; zwei über jeweils aus einem Widerstand und zwei Dioden gebildete ESD-Schutzschaltungen an die Pins (DP) und (DM) angeschlossene Single Ended Receiver (USBRXS), (wobei die Schutzbeschaltung auch auf andere Art ausgeführt sein kann); einen über eine ESD-Schutzbeschaltung angeschlossenen Differential Receiver (USBRXD).
Die Teilschaltung des Single Ended Reveivers in Fig. 5 baut sich aus einem Schmitt-Trigger, gebildet aus den Transistoren (T11) bis (T16), mit einem nachfolgenden Inverter, gebildet aus den Transistoren (T17) und (T18) und einer zweifachen Nand-Schaltung, gebildet aus den Transistoren (T19) bis (T22), auf. Der Schmitt-Trigger ist auf die in der USB-Norm festgelegten Schwellen für Low von 0,8 V und High von 2,0 V dimensioniert. (RXS) ist das Signal für Single Ended Receiver mit CMOS-Pegel. Die Nand-Schaltung kann mit dem Eingang (P1) und dem Ausgang (P0) an die Nandtree-Test-Kette innerhalb einer komplexen Schaltung angeschlossen werden und erleichtert die Testbarkeit, sie ist aber für die Funktion des USB-Treibers nicht notwendig und kann auch weggelassen werden.
Das in Fig. 6 dargestellte Teilschaltbild Differential Receiver ist ein Komparator, bestehend aus einem Differenzverstärker, gebildet aus den Transistoren (T23) bis (T27), aus einer nach­ folgenden Verstärkerstufe, gebildet aus den Transistoren (T28) bis (T31) und einem Inverter, gebildet aus den Transistoren (T32) und (T33). Die beiden Verstärkerstufen werden mit einem über Bandgap und Biaszelle (siehe Fig. 1, Fig. 3) erzeugten Konstantstrom mittels der aus den Transistoren (T27) und (T28) gebildeten Stromspiegels gespeist. Die Transistoren (T30) und (T31) stellen sicher, daß im Fall (RXDEN) = 0 der Ausgang (RXD) auf 0 liegt und außer den Restströmen kein DC-Strom fließt.
Der USB-Treiber kann im Low-Speed-Teil in zwei verschiedenen Varianten ausgeführt werden, als ungeregelter und als geregelter Low Speed-Treiber. In den Fig. 7 und 8 sind diese beiden Varianten schaltungstechnisch ausgeführt. Die Teilschaltungseinheiten (USBTXP) und (USBTXM) gemäß Figur beinhalten den Ausgangstreiber für die Pins (DP) und (DM), der über die Siggnale (TXEN)/(TXENN) zu aktivieren bzw. in den Tristate-Zustand zu versetzen ist. Über die Signale (SPEED)/(SPEEDN) kann die Geschwindigkeit des Treibers von Low Speed auf Full Speed umgeschaltet werden. Der Tristate-Zustand ist gekennzeichnet durch (TXEN) = 0, (TXENN = 1). Unabhängig vom Signal (SPEED) sind die Transistoren (T59) bis (T62) dann geschlossen. Bei (TXEN) = 1, (TXENN) = 0 ist Treiben möglich (Enable-Zustand).
In Fig. 7 wie auch in Fig. 8 besteht der eigentliche Treiber aus den Transistoren (T59) bis T(62), wobei nur im Full Speed-Fall: (SPEED) = 1 alle Transistoren zum Treiben des Busses genutzt werden und dann den geforderten Ausgangswiderstand garantieren.
In der Schaltung gemäß Fig. 7 erfolgt die logische Funktionswahl (Enable)/(Tristate) bzw. (Full Speed)/(Low Speed) über die Gatter (NAND1), (NAND2), (NOR1), (NOR2) und die nachgeschalteten Inverter (IV1) bis (IV4). Je nach gewünschter Funktion bzw. vorher erfolgter Ansteuerung (siehe Fig. 4) ist eine andere Auswahl von Logikgattern möglich. Die unterschiedliche Gate-Ansteuerung der Transistoren (T61) und (T62) für (High Speed)/(Low Speed) wird durch die Analogschalter (T38)/(T39), (T57)/(T58), (T51)/(T52) und (T45)/(T46) ermöglicht. Bei (SPEED) = 0: (Low Speed) sind die Tansistoren (T59) und (T60) geschlossen sowie die Analogschalter (T57)/(T58) und (T51)/T(52) geöffnet. Nach (IV1) und (IV4) liegt das logische Eingangssignal (TXIN) mit jeweils gleichen Verzögerungszeiten an. (T36) und (T40) sind Konstantstromquellen (über Bandgap und Biaszelle), deren Ströme so abgestimmt sind, daß ihr Zusammenspiel mit den jeweils angesteuerten Ausgangstransistoren gleiche Flankenanstiegszeiten für die Low-High- und die High-Low-Flanke zustande kommen, was nach USB-Standard gefordert ist und für Crossover Point nach der Norm unbedingte Voraus­ setzung ist.
Der Low-High-Übergang am Ausgang (TX) wird ausgelöst, wenn (TXIN) von Low nach High wechselt, dann wird Transistor (T41) geschlossen, Transistor (T42) geöffnet und so die Konstantstromquelle (T40) außer Kraft gesetzt. Durch (T42) wird (T62) sehr schnell geschlossen. Die Geschwindigkeit der Flanke wird hauptsächlich durch die Ansteuerung des Transistors (T61) bestimmt, ihre Zeitkonstante ist durch die jetzt über den Transistor (T35) freigegebene Stromquelle (T36) und die zu entladende Gatekapazität (T61) bestimmt. Wegen der Außenbeschaltung des Busses gemäß Fig. 9 und der Zeitverhältnisse am Bus ist entgegen den bisher bekannten Flankenansteuerungen von Treibern über durch Stromquellen und Kapazitäten eingestellte Zeitflanken außerdem noch notwendig, daß die Flanke sofort und nicht erst nach einer "gewissen" Anlaufzeit startet. Das wird durch den "Bypass"-Transistor (T37) erreicht, der die Anlaufzeit bis zum Öffnen des Transistors (T61) überbrückt.
Beim Wechsel von (TXIN) von High nach Low wird Transistor (T35) geschlossen, Transistor (T34) geöffnet und damit die Konstantstromquelle (T36) außer Kraft gesetzt und der Transistor (T61) durch (T34) sehr schnell geschlossen. Die Geschwindigkeit der High-Low- Flanke am Ausgang von (TX) wird hauptsächlich durch die Ansteuerung des Transistors (T62) bestimmt, deren Zeitkonstante durch die jetzt über Transistor (T41) freigegebene Stromquelle (T40) und die aufzuladende Gatekapazität von (T62) bestimmt ist. Als "Bypass" zur Verkürzung der Anlaufzeit des Transistors (T62) wirken die Transistoren (T43) und (T44).
Anstelle der Anlauftransistoren (T37), (T43) und (T44) ist jede andere Art hochohmiger Widerstand/Transistor/Transistorkombination oder das Anlegen einer Referenzspannung möglich.
Im Full Speed-Zustand: (SPEED) = 1 sind die Analogschalter (T38)/(T39) und (T45)/(T46) geöffnet. Nach den Invertern (IV2) und (IV3) liegt das Eingangssignal (TXIN) nach gleicher Verzögerungszeit an. Die Ansteuerung des Full Speed-Treibers erfolgt nach dem "Slew rate"- Prinzip: Die Hälfte des Ausgangstreibers (Transistor (T59) oder Transistor (T60), je nachdem, wie (TXIN) logisch belegt ist), wird über die Vortreiber (T53)/(T54) bzw. (T47)/(T48) angesteuert, die andere Hälfte der Ausgangstreibertransistoren wird verzögert über die schwä­ cheren Vortreiber (T55)/(T56) bzw. (T49)/(T50) angesteuert. Durch die Kapazitäten (C1) bis (C4) können zusätzlich gezielte Verzögerungen eingebaut werden (C = 0 . . . x pF), um die geforderten Zeiten zu erreichen.
Der Treiber (USBTX) nach Fig. 7 ist identisch mit dem Treiber (USBTXP) gemäß Fig. 4. Wegen der unterschiedlichen Außenbeschaltung von (DP) und (DM) (Fig. 9) unterscheidet sich (USBTXM) von (USBTXP) im Low-Speed-Teil dadurch, daß der "Bypass"-Transistor (T37) nicht mehr benötigt wird, da der schnelle Anlauf durch den 1.5 kOhm-Lastwiderstand an (DM) in Richtung "High" erfolgt, wobei auch denkbar ist, daß der Lastausgleich durch Reduzierung einer andersartigen Anlaufbeschleunigung erfolgt.
In der Schaltung gemäß Fig. 8 erfolgt die logische Funktionswahl (Enable)/(Tristate) bzw. (Full Speed)/(Low Speed) über die Gatter (NOR1), (OR1), (AND1), (NAND1) und die nachgeschalteten Inverter (IV1) bis (IV4). Je nach gewünschter Funktion bzw. vorher erfolgter Ansteuerung (siehe Fig. 4) ist eine andere Auswahl von Logikgattern möglich. Die unterschiedliche Gate-Ansteuerung der Transistoren (T61) und (T62) für (Full Speed)/(Low Speed) wird durch die Analogschalter (T38)/(T39), (T57)/(T58), (T51)/(T52) und (T45)/(T46) ermöglicht. Bei (SPEED) = 0: (Low Speed) sind die Transistoren (T59) und (T60) geschlossen sowie die Analogschalter (T57)/(T58) und (T51)/T(52) geöffnet. Nach (NOR1)(IV1) und (NAND1)(IV4) liegt das logische Eingangssignal (TXIN) mit jeweils gleichen Verzögerungszeiten an. (T63) und (T69) sind Konstantstromquellen (über Bandgap und Bi­ aszelle), deren Ströme so abgestimmt sind, daß im Zusammenspiel mit dem jeweils aktiven Operationsverstärker und dem "Rückkoppelverschiebestrom" durch (C5) die Zeitkonstante für den Anstieg/Abfall der Gatespannung der Treibertransistoren dadurch definiert ist, daß in den Punkten (KP1) bzw. (KP2) ein Regelmechanismus nach dem Kirchhoffschen Kno­ tenpunktsatz wirkt.
Der High-Low-Übergang am Ausgang (TX) wird ausgelöst, wenn (TXIN) von Low nach High wechselt, dann werden die Analogschalter (T76)/(T77) und (T67)/(T68) geöffnet, der Operationsverstärker (OPV1) wird in (Standby) geschaltet (kein DC-Verbrauch, Ausgang gesperrt), (T64) lädt sehr schnell das Gate von (T61) auf. Die Zeitkonstante für die High- Low-Flanke wird durch die Ansteuerung des Gates von Transistor (T62) bestimmt. Der Operationsverstärker (OPV2) wird in Betrieb genommen, die Analogschalter (T72/(T75) und (T74)/(T73) werden geschlossen und Transistor (T78) wird geschlossen. Damit ist der Regel­ kreis für die Gatespannung von (T62), bestehend aus (C5), (T69) und (OPV2) mit (R5) aktiviert. Durch die Rückkopplung mit Hilfe des Verschiebungsstromes über (C5) wird die Lastabhängigkeit der Verzögerungszeit stark gemindert. Auch wird im Gegensatz zu bisher bekannten Regelprinzipien für Ausgangstreiber folgendes Beschleunigungsprinzip zum schnellen Anlaufen der Regelung angewendet:
Die Analogschalter (T72)/(T75) und (T73)/(T74) sind vor Beginn der High-Low-Flanke von (TX) geöffnet. Daher liegt am Pluseingang von (OPV2) VDD = 3,3 V an, was den (OPV2) im Zusammenhang mit der Spannung von U(REFN) = 0,4 V (z. B. Erzeugung mit Spannungsteiler aus (VDD3)) dazu bringt, sofort nach Schließen des Analogschalters (T72)/(T75) mit einer ausreichenden Gatespannung für den Transistor (T62) zu starten, was verhindert, daß die Flanke an (TX) von der Außenbeschaltung gemäß Fig. 9 maßgeblich bestimmt wird. Die Operationsverstärker (OPV1) und (OPV2) sind zweistufige Operationsverstärker, die intern frequenzgangkompensiert sind. Beide Stufen der Operationsverstärker werden durch Konstantstromquellen gespeist, die die Eigenschaften der Verstärker über Temperatur- und Betriebsspannungsschwankungen weitgehend stabil halten. (OPV1) hat eine n-Kanal- u. (OPV2) eine p-Kanal-Eingangsstufe.
Wechselt (TXIN) von High nach Low werden die Analogschalter (T72)/(T75) und (T73)/(T74) geöffnet, der (OPV2) wird in (Standby) geschaltet (kein DC-Stromverbrauch, Ausgang gesperrt). Der Transistor (T78) entlädt sehr schnell das Gate von (T62). Die Zeitkonstante für die Low-High-Flanke wird durch die Ansteuerung des Gates (T61) be­ stimmt. Der (OPV1) wird in Betrieb genommen, die Analogschalter (T76)/(T77) und (T67)/(T68) werden geschlossen und der Transistor (T64) wird geschlossen.
Damit ist der Regelkreis für die Gatespannung von Transistor (T61), bestehend aus (C5), (T63) und (OPV1) mit (R4) aktiviert. Durch die Rückkopplung mit Hilfe des Verschiebungsstromes über (C5) wird die Lastabhängigkeit der Verzögerungszeit stark gemindert. Im Gegensatz zu bisher bekannten Regelprinzipien für Ausgangstreiber wurde wegen der Zeitverhältnisse am Bus und der unsymmetrischen Außenbeschaltung (Fig. 9) eine Beschleunigungstechnik angewandt, um die Schaltung sofort zum Anlaufen zu bringen:
Die Analogschalter (T76)/(T77) und (T67)/(T68) sind vor Beginn der Low-High-Flanke von (TX) geöffnet. Daher liegen am Pluseingang von (OPV1) 0 V an, was den (OPV1) im Zusammenhang mit der Spannung von U(REFP) = VDD3-0,4 V (z. B. Erzeugung durch Spannungsteiler aus (VDD3)) dazu bringt, sofort nach Schließen des Analogschalters (T76)/­ (T77) mit einer ausreichenden Gatespannung für den Transistor (T61) zu starten, was verhindert, daß die Flanke an (TX) von der Außenbeschaltung gemäß Fig. 9 maßgeblich bestimmt wird, was der Fall wäre, wenn man auf das normalerweise etwas verzögerte Einsetzen der Flankenregelung (Verschiebestrom durch (C5 durch äußere Einflüsse bestimmt) warten würde.
Bezugszeichenliste Fig. 1
DP Bus Pad positiv
DM Bus Pad negativ
VBGP Bandgapspannung
VBGVTN Bandgapspannung + VTN
VTN Schwellspannung N-MOS-Transistor
VPIN Eingangssignal für DP (Bus Pad positiv)
VMIN Eingangssignal für DM (Bus Pad negativ)
SPEED Umschaltsignal Full Speed/Low Speed
SUSPEND Einschaltsignal Suspend Mode
VBN Biasspannung für N-MOS-Transistor
TXENN Eingangssignal für die Schaltung des Transmit Enable-Zustands
RXDEN Eingangssignal für die Schaltung des Receive Enable-Zustands
Fig. 2
T1, T2, T6 P-MOS-Transistoren
T3, T4, T5 N-MOS-Transistoren
R1, R2 integrierte Widerstände
VBN Biasspannung für N-MOS-Transistor
VBGP Bandgapspannung
Fig. 3
T7, T10 N-MOS-Transistoren
T8, T9 P-MOS-Transistoren
R3 integrierter Widerstand
VTN Schwellspannung N-MOS-Transistor
VBGP Bandgapspannung
VBGVTN Bandgapspannung + VTN
VBP Bias-Spannung P-MOS-Transistor
VBN Bias-Spannung N-MOS-Transistor
Fig. 4
DP Bus Pad positiv
DM Bus Pad negativ
PIP Eingang Nand-Tree Test Single Ended Receiver (positiver Zweig)
PIM Eingang Nand-Tree Test Single Ended Receiver (negativer Zweig)
POP Ausgang Nand-Tree Test Single Ended Receiver (positiver Zweig)
POM Ausgang der Nand-Schaltungsteils des Single Ended Receivers (negativer Zweig)
RXD Ausgang des differentiellen Receivers
RXP Eingang des differentiellen Receivers (positiver Zweig)
RXM Eingang des differentiellen Receivers (negativer Zweig)
RX Eingang des Single Ended Receivers
RXSP Ausgang des Single Ended Receivers (positiver Zweig)
RXSM Ausgang des Single Ended Receivers (negativer Zweig)
TX Ausgang des Full Speed/Full Low Speed-Transmitters
TXC Eingang des Full Speed/Low Speed-Transmitters (Rückkopplung des Ausgangs TX)
TXINN logisches Eingangssignal des Full Speed/Low Speed- Transmitters
TXINC logisches Ausgangssignal des Logikbausteins für den Full Speed/Low Speed-Transmitter
TXINNC logisches Ausgangssignal des Logikbausteins für den Full Speed/Low Speed-Transmitter
RXDENC logisches Ausgangssignal des Logikbausteins für den Receive- Enable-Zustand des differentiellen Receivers
TXENN Eingangssignal für die Schaltung des Transmit-Enable-Zustands
TXENC logisches Ausgangssignal des Logigbausteins für die Schaltung des Transmit-Enable-Zustands
TXENNC logisches Ausgangssignal des Logigbausteins für die Schaltung des Transmit-Enable-Zustands (TXENC negiert)
VPIN Eingangssignal für DM (Bus Pad positiv)
VMIN Eingangssignal für DP (Bus Pad negativ)
SPEED Umschaltsignal Full Speed/Low Speed
SPEEDN Umschaltsignal Low Speed/Full Speed (SPEED negiert)
SUSPEND Einschaltsignal Suspend Mode
VBGVTN Bandgapspannung + VTN
VTN Schwellspannung N-MOS-Transistor
VBP Bias-Spannung P-MOS-Transistor
VBN Bias-Spannung N-MOS-Transistor
VREFP Referenzspannung (positiver Zweig)
VREFN Referenzspannung (negativer Zweig)
VREFN Referenzspannung (negativer Zweig)
Fig. 5
T11, T12, T15 P-MOS-Transistoren
T13, T14, T16 N-MOS-Transistoren
T17, T19, T20 P-MOS-Transistoren
T18, T21, T22 N-MOS-Transistoren
RX Eingang des Single Ended Receivers
RXS Ausgang des Single Ended Receivers
PI Eingang für den möglichen Anschluß einer Nandtree-Test-Kette
P0 Ausgang für den möglichen Anschluß einer Nandtree-Test-Kette
Fig. 6
T23, T24 P-MOS-Transistoren
T25, T26, T27 N-MOS-Transistoren
T29, T31, T32 P-MOS-Transistoren
T28, T30, T33 N-MOS-Transistoren
DP Bus Pad positiv
DM Bus Pad negativ
VBN Biasspannung für N-MOS-Transistoren
RXDEN Eingangssignal für den Receive Enable-Zustand des differentiellen Receivers
RXD Ausgang des differentiellen Receivers
Fig. 7
T34, T39 P-MOS-Transistoren
T35, T36, T37, T38 N-MOS-Transistoren
IV1, IV2 CMOS-Inverter
IV3, IV4 CMOS-Inverter
NAND1, NAND2 CMOS-NAND-Gatter
NOR1, NOR2 CMOS-NOR-Gatter
T42, T46 N-MOS-Transistoren
T40, T41 P-MOS-Transistoren
T43, T44, T45 P-MOS-Transistoren
C1, C2, C3, C4 MOS-Kondensatoren
T53, T55, T57 P-MOS-Transistoren
T54, T56, T58 N-MOS-Transistoren
T47, T49, T51 P-MOS-Transistoren
T48, T50, T52 N-MOS-Transistoren
T59, T61 P-MOS-Transistoren
T60, T62 N-MOS-Transistoren
SPEED Umschaltsignal Full Speed/Low Speed
SPEEDN Umschaltsignal Low Speed/Full Speed
TXEN Signal für die Schaltung des Transit Enable-Zustands
TXENN Signal für die Schaltung des Transit Enable-Zustands
TXIN logisches Eingangssignal des Full Speed/Low Speed- Transmitters
VBP Bias-Spannung P-MOS-Transistor
VBN Bias-Spannung N-MOS-Transistor
Fig. 8
T63, T65, T66 N-MOS-Transistoren
T64 P-MOS-Transistor
T39, T68, T77 P-MOS-Transistoren
T38, T67, T76 N-MOS-Transistoren
T69, T70, T71 P-MOS-Transistoren
T78 N-MOS-Transistor
T45, T73, T75 P-MOS-Transistoren
T46, T72, T74 N-MOS-Transistoren
IV1, IV2 CMOS-Inverter
IV3, IV4 CMOS-Inverter
AND1 CMOS-AND-Gatter
NAND1 CMOS-NAND-Gatter
OR1 CMOS-OR-Gatter
NOR1 CMOS-NOR-Gatter
C1, C2, C3, C4 MOS-Kondensatoren
T53, T55, T57 P-MOS-Transistoren
T54, T56, T58 N-MOS-Transistoren
T47, T49, T51 P-MOS-Transistoren
T48, T50, T52 N-MOS-Transistoren
T59, T61 P-MOS-Transistoren
T60, T62 N-MOS-Transistoren
C5 integrierte Kapazität
SPEED Umschaltsignal Full Speed/Low Speed
SPEEDN Umschaltsignal Low Speed/Full Speed
TXEN Signal für die Schaltung des Transit Enable-Zustands
TXENN Signal für die Schaltung des Transit Enable-Zustands
TXIN logisches Eingangssignal des Full Speed/Low Speed-Transmitters
VBP Bias-Spannung P-MOS-Transistor
VBN Bias-Spannung N-MOS-Transistor
KP1 Knotenpunkt 1
KP2 Knotenpunkt 2
Fig. 9a
R6, R7, R8 externe Widerstände
C8, C9 externe Kapazitäten
Fig. 9b
R6, R7, R8 externe Widerstände
C8, C9 externe Kapazitäten
DP Bus Pad positiv
DM Bus Pad negativ
Fig. 10
VBGVTN Bandgapspannung + VTN
VTN Schwellspannung N-MOS-Transistor
VMIN Eingangssignal für DM (Bus Pad negativ)
VPIN Eingangssignal für DP (Bus Pad positiv)
SPEED Umschaltsignal Full Speed/Low Speed
SUSPEND Einschaltsignal Suspend Mode
Fig. 11
VMIN Eingangssignal für DM (Bus Pad negativ)
VPIN Eingangssignal für DP (Bus Pad positiv)
SPEED Umschaltsignal Full Speed/Low Speed
SUSPEND Einschaltsignal Suspend Mode
Fig. 12
T79, T81 N-MOS-Transistoren
T80 P-MOS-Transistoren
R9 integrierter Widerstand
VBP Bias-Spannung P-MOS-Transistor
VBN Bias-Spannung N-MOS-Transistor

Claims (7)

1. Schaltungsanordnung für einen bidirektionalen Full Speed/Low Speed-Treiber für einen PC- BUS, dadurch gekennzeichnet, daß die Schaltungsanordnung bestehend aus den Teilschaltungseinheiten Voltage Regulator, Bandgap-Schaltung, Bias-Zelle und dem eigent­ lichen Treiber, bestehend aus den Schaltungseinheiten Single Ended Receiver, Differential Receiver, Full Speed/Low Speed-Transmitter und Logik-Schaltung, mit den gegenseitigen Verschaltungen dieser Teilschaltungseinheiten in CMOS-NWELL-Technologie monolithisch integriert ausgeführt ist, wobei eine temperatur- und betriebsspannungsunabhängige Spannung (VBGP) mittels einer an sich bekannten Bandgap-Schaltung erzeugt wird, aus der der Voltage Regulator, der zwischen zwei Schutzschaltkreisen positioniert ist und bei dem die Widerstände (R1) und (R2) einen Spannungsteiler und die Transistoren (T1) bis (T5) eine Differenzstufe bilden, die Regelspannung für das Gate des p-Kanal-Quertransistors (T6) liefert, der die 3,3 V Betriebsspannung (VDD3) zur Verfügung stellt, wodurch möglich wird, den Treiber für den 3,3 V PC-BUS mit 5 V Betriebsspannung zu betreiben und die Bandgap- Schaltung für die Bias-Zelle eine Eingangsspannung (VBGVTN) bereitstellt, die sich aus der stabilen Spannung (VBGP) und einer Schwellspannung (VTN) eines n-Kanaltransistors zusammensetzt, mit welcher ein von der Betriebsspannung und von den Transistorparametern unabhängiger Strom erzeugt wird, der im eigentlichen Treiber benutzt wird, um die Verzögerungszeit des Low Speed-Transmitters festzulegen und die Parameter des differen­ tiellen Empfängers stabil zu halten, wobei die Schwellspannung (VTN) über dem Transistor (T7) wieder abfällt und so über dem Widerstand (R3) die stabile Bandgapspannung (VBGP) anliegt, womit der Strom durch (R3) sich nach dem Ohmschen Gesetz aus I = U(VBGP)/R3 er­ gibt und damit nicht mehr von Transistorparametern abhängt und sich der differentielle Treiber aus den Teilschaltungen Logikgatter als Inverter mit Nands und Nors (jede andere Lo­ gikkombination ist denkbar, je nach zu erzielender Funktion); zwei mit einem Signal (SPEED/SPEEDN) umschaltbare Transmitter (USBTXP) und (USBTXM), die gemeinsam den differentiellen Ausgangstreiber an den Pins (DP) (Data plus) und (DM) (Data minus) bilden; zwei über jeweils aus einem Widerstand und zwei Dioden gebildete ESD- Schutzschaltungen an die Pins (DP) und (DM) angeschlossene Single Ended Receiver (USBRXS), (wobei die Schutzbeschaltung auch auf andere Art ausgeführt sein kann) und einen über eine ESD-Schutzbeschaltung angeschlossenen Differential Receiver (USBRXD) zusammensetzt, wobei die Teilschaltung des Single Ended Reveivers sich aus einem Schmitt- Trigger, gebildet aus den Transistoren (T11) bis (T16), mit einem nachfolgenden Inverter, gebildet aus den Transistoren (T17) und (T18) und einer zweifachen Nand-Schaltung, ge­ bildet aus den Transistoren (T19) bis (T22) aufbaut und auf die in der USB-Norm festgelegten Schwellen für Low von 0,8 V und High von 2,0 V dimensioniert ist und (RXS) das Signal für Single Ended Receiver mit CMOS-Pegel ist und das Teilschaltbild Differential Receiver ein Komparator, bestehend aus einem Differenzverstärker, gebildet aus den Transistoren (T23) bis (T27), aus einer nachfolgenden Verstärkerstufe, gebildet aus den Transistoren (T28 bis (T31) und einem Inverter, gebildet aus den Transistoren (T32) und (T33) ist, wobei die beiden Verstärkerstufen mit einem über Bandgap und Biaszelle erzeugten Konstantstrom mittels der aus den Transistoren (T27) und (T28) gebildeten Stromspiegel gespeist werden und die Transistoren (T30) und (T31) sicher stellen, daß im Fall (RXDEN) = 0 der Ausgang (RXD) auf 0 liegt und außer den Restströmen kein DC-Strom fließt und der USB-Treiber im Low-Speed- Teil in zwei verschiedenen Varianten ausgeführt werden kann, d. h. als ungeregelter und als geregelter Low Speed-Treiber, wobei die Teilschaltungseinheiten (IJSBTXP) und (USBTXM) den Ausgangstreiber für die Pins (DP) und (DM) beinhalten, der über die Signale (TXEN)/­ TXENN) zu aktivieren bzw. in den Tristate-Zustand zu versetzen ist und seine Geschwindigkeit von Low Speed auf Full Speed durch die Signale (SPEED)/(SPEEDN) umgeschaltet werden kann, wobei der Tristate-Zustand durch (TXEN) = 0, (TXENN = 1) gekennzeichnet ist und die Transistoren (T59) bis (T62) dann unabhängig vom Signal (SPEED) geschlossen sind, während bei (TXEN) = 1, (TXENN) = 0 Treiben möglich ist (Enable-Zustand) und der eigentliche Treiber aus den Transistoren (T59) bis (T62) besteht, wobei nur im Full Speed-Fall: (SPEED) = 1 alle Transistoren zum Treiben des Busses genutzt werden und dann den geforderten Ausgangswiderstand garantieren.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der USB-Treiber im Low-Speed-Teil als ungeregelter Treiber ausgeführt ist, wobei in dieser Schaltung die logische Funktionswahl (Enable)/(Tristate) bzw. (Full Speed)/(Low Speed) über die Gatter (NAND1), (NAND2), (NOR1), (NOR2) und die nachgeschalteten Inverter (IV1) bis (IV4) erfolgt und je nach gewünschter Funktion bzw. vorher erfolgter Ansteuerung eine andere Aus­ wahl von Logikgattern möglich ist und die unterschiedliche Gate-Ansteuerung der Transistoren (T61) und (T62) für (High Speed)/(Low Speed) durch die Analogschalter (T38)/(T39), (T57)/(T58), (T51)/(T52) und (T45)/(T46) ermöglicht wird, . . . bei (SPEED) = 0: (Low Speed) die Tansistoren (T59) und (T60) geschlossen sowie die Analogschalter (T57)/(T58) und (T51)/(T52) geöffnet sind und nach (IV1) und (IV4) das logische Eingangs­ signal (TXIN) mit jeweils gleichen Verzögerungszeiten anliegt, (T36) und (T40) Konstant­ stromquellen sind (über Bandgap und Biaszelle), deren Ströme so abgestimmt sind, daß durch das Zusammenspiel mit den jeweils angesteuerten Ausgangstransistoren gleiche Flankenanstiegszeiten für die Low-High- und die High-Low-Flanke zustande kommen und der Low-High-Übergang am Ausgang (TX) ausgelöst wird, wenn (TXIN) von Low nach High wechselt, wodurch dann Transistor (T41) geschlossen, Transistor (T42) geöffnet und so die Konstantstromquelle (T40) außer Kraft gesetzt und durch (T42) (T62) sehr schnell geschlossen wird und die Geschwindigkeit der Flanke hauptsächlich durch die Ansteuerung des Transistors (T61) bestimmt wird, deren Zeitkonstante durch die jetzt über den Transistor (T35) freigegebene Stromquelle (T36) und die zu entladende Gatekapazität (T61) bestimmt ist und durch den "Bypass"-Transistor (T37), der die Anlaufzeit bis zum Öffnen des Transistors (T61) überbrückt, erreicht wird, sodaß die Flanke sofort und nicht erst nach einer "gewissen" Anlaufzeit startet, beim Wechsel von (TXIN) von High nach Low der Transistor (T35) ge­ schlossen, Transistor (T34) geöffnet und damit die Konstantstromquelle (T36) außer Kraft gesetzt und der Transistor (T61) durch (T34) sehr schnell geschlossen wird., ferner die Geschwindigkeit der High-Low-Flanke am Ausgang von (TX) hauptsächlich durch die Ansteuerung des Transistors (T62) bestimmt wird, deren Zeitkonstante durch die jetzt über Transistor (T41) freigegebene Stromquelle (T40) und die aufzuladende Gatekapazität von (T62) bestimmt ist und die Transistoren (T43) und (T44) als "Bypass" zur Verkürzung der Anlaufzeit des Transistors (T62) wirken und im Full Speed-Zustand: (SPEED) = 1 die Analogschalter (T38)/(T39) und (T45)/(T46) göffnet sind und nach den Invertern (IV2) und (IV3) das Eingangssignal (TXIN) nach gleicher Verzögerungszeit anliegt und die Ansteuerung des Full Speed-Treibers nach dem "Slew rate"-Prinzip erfolgt: Die Hälfte des Ausgangstreibers (Transistor (T59) oder Transistor (T60), je nachdem, wie (TXIN) logisch belegt ist), wird über die Vortreiber (T53)/(T54) bzw. (T47)/(T48) angesteuert, die andere Hälfte der Ausgangstreibertransistoren wird verzögert über die schwächeren Vortreiber (T55)/(T56) bzw. (T49)/(T50) angesteuert, wobei durch die Kapazitäten (C1) bis (C4) zusätz­ lich gezielte Verzögerungen eingebaut werden können (C = 0 . . . x pF), um die geforderten Zei­ ten zu erreichen.
3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der USB-Treiber im Low-Speed-Teil als geregelter Treiber ausgeführt ist, wobei in der Schaltung die logische Funktionswahl (Enable)/(Tristate) bzw. (Full Speed)/(Low Speed) über die Gatter (NOR1), (OR1), (AND1), (NAND1) und die nachgeschalteten Inverter (IV1) bis (IV4) erfolgt, die unterschiedliche Gate-Ansteuerung der Transistoren (T61) und (T62) für (Full Speed)/(Low Speed) durch die Analogschalter (T38)/(T39), (T57)/(T58), (T51)/(T52) und (T45)/(T46) ermöglicht wird, bei (SPEED) = 0: (Low Speed) die Tansistoren (T59) und (T60) geschlossen sowie die Analogschalter (T57)/(T58) und (T51)/(T52) geöffnet sind, nach (NOR1)(IV1) und (NAND1)(IV4) das logische Eingangssignal (TXIN) mit jeweils gleichen Verzögerungszeiten anliegt, (T63) und (T69) Konstantstromquellen sind (über Bandgap und Biaszelle), deren Ströme so abgestimmt sind, daß im Zusammenspiel mit dem jeweils aktiven Operationsverstärker und dem "Rückkoppelverschiebestrom" durch (C5) die Zeitkonstante für den Anstieg/Abfall der Gatespannung der Treibertransistoren dadurch definiert ist, daß in den Punkten (KP1) bzw. (KP2) ein Regelmechanismus nach dem Kirchhoffschen Kno­ tenpunktsatz wirkt, der High-Low-Übergang am Ausgang (TX) ausgelöst wird, wenn (TXIN) von Low nach High wechselt, dann die Analogschalter (T76)/(T77) und (T67)/(T68) geöffnet werden, der Operationsverstärker (OPV1) in (Standby) geschaltet wird (kein DC-Verbrauch, Ausgang gesperrt), (T64) sehr schnell das Gate von (T61) aufläd, die Zeitkonstante für die High-Low- Flanke durch die Ansteuerung des Gates von Transistor (T62) bestimmt wird, der Opera­ tionsverstärker (OPV2) in Betrieb genommen wird und die Analogschalter (T72/(T75) und (T73)/(T74) geschlossen werden und Transistor (T78) geschlossen wird, wodurch der Regel­ kreis für die Gatespannung von (T62), bestehend aus (C5), (T69) und (OPV2) mit (R5) aktiviert ist, durch die Rückkopplung mit Hilfe des Verschiebungsstromes über (C5) die Lastabhängigkeit der Verzögerungszeit stark gemindert und folgendes Beschleunigungs­ prinzip zum schnellen Anlaufen der Regelung angewendet wird: Die Analogschalter (T72)/(T75) und (T73)/(T74) sind vor Beginn der High-Low-Flanke von (TX) geöffnet, wodurch am Pluseingang von (OPV2) VDD = 3,3 V anliegt, was den (OPV2) im Zusammen­ hang mit der Spannung von U(REFN) = 0,4 V (z. B. Erzeugung mit Spannungsteiler aus (VDD3)) dazu bringt, sofort nach Schließen des Analogschalters (T72)/(T75) mit einer ausreichenden Gatespannung für den Transistor (T62) zu starten, was verhindert, daß die Flanke an (TX) von der Außenbeschaltung maßgeblich bestimmt wird und die Operationsverstärker (OPV1) und (OPV2) zweistufige, intern frequenzgangkompensierte durch Konstantstromquellen gespeiste Operationsverstärker sind, die die Eigenschaften der Verstärker über Temperatur- und Betriebsspannungsschwankungen weitgehend stabil halten, wobei (OPV1) eine n-Kanal- u. (OPV2) eine p-Kanal-Eingangsstufe hat und beim Wechsel (TXIN) von High nach Low die Analogschalter (T72)/(T75) und (T73)/(T74) göffnet werden, der (OPV2) in (Standby) geschaltet wird (kein DC-Stromverbrauch, Ausgang gesperrt), der Transistor (T78) sehr schnell das Gate von (T62) entlädt, die Zeitkonstante für die Low-High- Flanke durch die Ansteuerung des Gates (T61) bestimmt wird, der (OPV1) in Betrieb genommen wird und die Analogschalter (T76)/(T77) und (T67)/(T68) geschlossen werden und der Transistor (T64) geschlossen wird, womit der Regelkreis für die Gatespannung von Transistor (T61), bestehend aus (C5), (T63) und (OPV1) mit (R4) aktiviert ist und durch die Rückkopplung mit Hilfe des Verschiebungsstromes über (C5) die Lastabhängigkeit der Verzögerungszeit stark gemindert wird, die Analogschalter (T76)/(T77) und (T67)/(T68) vor Beginn der Low-High-Flanke von (TX) göffnet sind, wodurch am Pluseingang von (OPV1) 0 V anliegen, was den (OPV1) im Zusammenhang mit der Spannung von U(REFP) = VDD3- 0,4 V (z. B. Erzeugung durch Spannungsteiler aus (VDD3)) dazu bringt, sofort nach Schließen der Analogschalter (T76)/(T77) mit einer ausreichenden Gatespannung für den Transistor (T61) zu starten, was verhindert, daß die Flanke an (TX) von der Außenbeschaltung maß­ geblich bestimmt wird, was dann der Fall wäre, wenn man auf das normalerweise etwas verzögerte Einsetzen der Flankenregelung (Verschiebestrom durch (C5) durch äußere Einflüsse bestimmt) warten würde.
4. Schaltungsanordnung für einen bidirektionalen Full Speed/Low Speed-Treiber für einen PC- BUS, der sich aus den Teilschaltungseinheiten Voltage Regulator, Bandgap-Schaltung, Bias- Zelle und dem eigentlichen Treiber, bestehend aus den Schaltungseinheiten Single Ended Receiver, Differential Receiver, Full Speed/Low Speed-Transmitter und Logik-Schaltung, zusammensetzt, dadurch gekennzeichnet, daß die Bandgap-Schaltung und der eigentliche Treiber mit den gegenseitigen Verschaltungen dieser Teilschaltungseinheiten, ausgelegt für eine Betriebsspannung von 3,3 V in CMOS-NWELL-Technologie monolithisch integriert ausgeführt sind, wobei ein externer Voltage Regulator die 3,3 V Betriebsspannung (VDD3) zur Verfügung stellt, wodurch möglich wird, den Treiber für den 3,3 V PC-BUS mit 5 V Betriebsspannung zu betreiben und die Bandgap-Schaltung für die Bias-Zelle eine Eingangsspannung (VBGVTN) bereitstellt, die sich aus der stabilen Spannung (VBGP) und einer Schwellspannung (VTN) eines n-Kanaltransistors zusammensetzt, mit welcher ein von der Betriebsspannung und von den Transistorparametern unabhängiger Strom erzeugt wird, der im eigentlichen Treiber benutzt wird, um die Verzögerungszeit des Low Speed-Transmitters festzulegen und die Parameter des differentiellen Empfängers stabil zu halten, wobei die Schwellspannung (VTN) über dem Transistor (T7) wieder abfällt und so über dem Wider­ stand (R3) die stabile Bandgapspannung (VBGP) anliegt, womit der Strom durch (R3) sich nach dem Ohmschen Gesetz aus I = U(VBGP)/R3 ergibt und damit nicht mehr von Tran­ sistorparametern abhängt und sich der differentielle Treiber aus den Teilschaltungen Logikgatter als Inverter mit Nands und Nors (jede andere Logikkombination ist denkbar, je nach zu erzielender Funktion); zwei mit einem Signal (SPEED/SPEEDN) umschaltbare Transmitter (USBTXP)und (USBTXM), die gemeinsam den differentiellen Ausgangstreiber an den Pins (DP) (Data plus) und (DM) (Data minus) bilden; zwei über jeweils aus einem Widerstand und zwei Dioden gebildete ESD-Schutzschaltungen an die Pins (DP) und (DM) angeschlossene Single Ended Receiver (USBRXS), (wobei die Schutzbeschaltung auch auf andere Art ausgeführt sein kann) und einen über eine ESD-Schutzbeschaltung ange­ schlossenen Differential Receiver (USBRXD) zusammensetzt, wobei die Teilschaltung des Single Ended Reveivers sich aus einem Schmitt-Trigger, gebildet aus den Transistoren (T11) bis (T16), mit einem nachfolgenden Inverter, gebildet aus den Transistoren (T17) und (T18) und einer zweifachen Nand-Schaltung, gebildet aus den Transistoren (T19) bis (T22) aufbaut und auf die in der USB-Norm festgelegten Schwellen für Low von 0,8 V und High von 2,0 V dimensioniert ist und (RXS) das Signal für Single Ended Receiver mit CMOS-Pegel ist und das Teilschaltbild Differential Receiver ein Komparator, bestehend aus einem Differenzverstärker, gebildet aus den Transistoren (T23) bis (T27), aus einer nachfolgenden Verstärkerstufe, gebildet aus den Transistoren (T28 bis (T31) und einem Inverter, gebildet aus den Transistoren (T32) und (T33) ist, wobei die beiden Verstärkerstufen mit einem über Bandgap und Biaszelle erzeugten Konstantstrom mittels der aus den Transistoren (T27) und (T28) gebildeten Stromspiegel gespeist werden und die Transistoren (T30) und (T31) sicher stellen, daß im Fall (RXDEN) = 0 der Ausgang (RXD) auf 0 liegt und außer den Restströmen kein DC-Strom fließt und der USB-Treiber im Low-Speed-Teil in zwei verschiedenen Varian­ ten ausgeführt werden kann, d. h. als ungeregelter und als geregelter Low Speed-Treiber, wobei die Teilschaltungseinheiten (USBTXP) und (USBTXM) den Ausgangstreiber für die Pins (DP) und (DM) beinhalten, der über die Signale (TXEN)/TXENN) zu aktivieren bzw. in den Tristate-Zustand zu versetzen ist und seine Geschwindigkeit von Low Speed auf Full Speed durch die Signale (SPEED)/(SPEEDN) umgeschaltet werden kann, wobei der Tristate- Zustand durch (TXEN) = 0, (TXENN = 1) gekennzeichnet ist und die Transistoren (T59) bis (T62) dann unabhängig vom Signal (SPEED) geschlossen sind, während bei (TXEN) = 1, (TXENN) = 0 Treiben möglich ist (Enable-Zustand) und der eigentliche Treiber aus den Transistoren (T59) bis (T62) besteht, wobei nur im Full Speed-Fall: (SPEED) = 1 alle Transistoren zum Treiben des Busses genutzt werden und dann den geforderten Ausgangswiderstand garantieren.
5. Schaltungsanordnung für einen bidirektionalen Full Speed/Low Speed-Treiber für einen PC- BUS, der sich aus den Teilschaltungseinheiten, Power Supply, Bias-Zelle und dem eigentli­ chen Treiber, bestehend aus den Schaltungseinheiten Single Ended Receiver, Differential Receiver, Full Speed/Low Speed-Transmitter und Logik-Schaltung, zusammensetzt, dadurch gekennzeichnet, daß diese Teilschaltungseinheiten mit den gegenseitigen Verschaltungen in CMOS-NWELL-Technologie monolithisch integriert ausgeführt sind, wobei eine externe temperatur- und betriebsspannungsunabhängige Spannung (VBGP) mittels einer an sich bekannten Bandgap-Schaltung erzeugt wird, ein externer Voltage Regulator, die 3,3 V Betriebsspannung (VDD3) zur Verfügung stellt, wodurch möglich wird, den Treiber für den 3,3 V PC-BUS mit 5 V Betriebsspannung zu betreiben und die externe Bandgap-Schaltung für die Bias-Zelle eine Eingangsspannung bereitstellt, mit welcher ein von der Betriebsspannung und von den Transistorparametern unabhängiger Strom erzeugt wird, der im eigentlichen Treiber benutzt wird, um die Verzögerungszeit des Low Speed-Transmitters festzulegen und die Parameter des differentiellen Empfängers stabil zu halten, wobei die Schwellspannung (VTN) über dem Transistor (T7) wieder abfällt und so über dem Widerstand (R3) die stabile Bandgapspannung (VBGP) anliegt, womit der Strom durch (R3) sich nach dem Ohmschen Gesetz aus I = U(VBGP)/R3 ergibt und damit nicht mehr von Transistorparametern abhängt und sich der differentielle Treiber aus den Teilschaltungen Logikgatter als Inverter mit Nands und Nors (jede andere Logikkombination ist denkbar, je nach zu erzielender Funktion); zwei mit einem Signal (SPEED/SPEEDN) umschaltbare Transmitter (USBTXP)und (USBTXM), die gemeinsam den differentiellen Ausgangstreiber an den Pins (DP) (Data plus) und (DM) (Data minus) bilden; zwei über jeweils aus einem Widerstand und zwei Dioden gebildete ESD-Schutzschaltungen an die Pins (DP) und (DM) angeschlossene Single Ended Receiver (USBRXS), (wobei die Schutzbeschaltung auch auf andere Art ausgeführt sein kann) und einen über eine ESD-Schutzbeschaltung angeschlossenen Differential Receiver (USBRXD) zusammensetzt, wobei die Teilschaltung des Single Ended Reveivers sich aus einem Schmitt- Trigger, gebildet aus den Transistoren (T11) bis (T16), mit einem nachfolgenden Inverter, gebildet aus den Transistoren (T17) und (T18) und einer zweifachen Nand-Schaltung, ge­ bildet aus den Transistoren (T19) bis (T22) aufbaut und auf die in der USB-Norm festgelegten Schwellen für Low von 0,8 V und High von 2,0 V dimensioniert ist und (RXS) das Signal für Single Ended Receiver mit CMOS-Pegel ist und das Teilschaltbild Differential Receiver ein Komparator, bestehend aus einem Differenzverstärker, gebildet aus den Transistoren (T23) bis (T27), aus einer nachfolgenden Verstärkerstufe, gebildet aus den Transistoren (T28) bis (T31) und einem Inverter, gebildet aus den Transistoren (T32) und (T33) ist, wobei die beiden Verstärkerstufen mit einem über Bandgap und Biaszelle erzeugten Konstantstrom mittels der aus den Transistoren (T27) und (T28) gebildeten Stromspiegel gespeist werden und die Transistoren (T30) und (T31) sicherstellen, daß im Fall (RXDEN) = 0 der Ausgang (RXD) auf 0 liegt und außer den Restströmen kein DC-Strom fließt und der USB-Treiber im Low-Speed- Teil in zwei verschiedenen Varianten ausgeführt werden kann, d. h. als ungeregelter und als geregelter Low Speed-Treiber, wobei die Teilschaltungseinheiten (USBTXP) und (USBTXM) den Ausgangstreiber für die Pins (DP) und (DM) beinhalten, der über die Signale (TXEN)/­ TXENN) zu aktivieren bzw. in den Tristate-Zustand zu versetzen ist und seine Geschwindigkeit von Low Speed auf Full Speed durch die Signale (SPEED)/(SPEEDN) umgeschaltet werden kann, wobei der Tristate-Zustand durch (TXEN) = 0, (TXENN = 1) gekennzeichnet ist und die Transistoren (T59) bis (T62) dann unabhängig vom Signal (SPEED) geschlossen sind, während bei (TXEN) = 1, (TXENN) = 0 Treiben möglich ist (Enable-Zustand) und der eigentliche Treiber aus den Transistoren (T59) bis (T62) besteht, wobei nur im Full Speed-Fall: (SPEED) = 1 alle Transistoren zum Treiben des Busses genutzt werden und dann den geforderten Ausgangswiderstand garantieren.
6. Schaltungsanordnung nach den Ansprüchen 1, 4 und 5, dadurch gekennzeichnet, daß diese nur als Full Speed-Treiber arbeitet.
7. Schaltungsanordnung nach den Ansprüchen 2, 3, 4 und 5, dadurch gekennzeichnet, daß diese nur als Low Speed-Treiber arbeitet.
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