KR102613516B1 - 레벨 시프터 및 그 동작 방법 - Google Patents

레벨 시프터 및 그 동작 방법 Download PDF

Info

Publication number
KR102613516B1
KR102613516B1 KR1020190009244A KR20190009244A KR102613516B1 KR 102613516 B1 KR102613516 B1 KR 102613516B1 KR 1020190009244 A KR1020190009244 A KR 1020190009244A KR 20190009244 A KR20190009244 A KR 20190009244A KR 102613516 B1 KR102613516 B1 KR 102613516B1
Authority
KR
South Korea
Prior art keywords
voltage
transistor
control transistor
mirror
level
Prior art date
Application number
KR1020190009244A
Other languages
English (en)
Other versions
KR20200092104A (ko
Inventor
김용민
이경훈
신은석
최병주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190009244A priority Critical patent/KR102613516B1/ko
Priority to US16/734,721 priority patent/US10992290B2/en
Publication of KR20200092104A publication Critical patent/KR20200092104A/ko
Application granted granted Critical
Publication of KR102613516B1 publication Critical patent/KR102613516B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Logic Circuits (AREA)

Abstract

본 개시의 기술적 사상의 일측면에 따른 수신되는 입력 전압의 레벨 범위와 상이한 레벨 범위를 갖는 출력 전압을 출력하는 레벨 시프터에 있어서, 제1 미러 트랜지스터에 흐르는 기준 전류를 제2 미러 트랜지스터에 복사하는 커런트 미러, 상기 커런트 미러와 싱크 노드에 의해 전기적으로 연결되도록 구성되며, 상기 커런트 미러를 제어하는 복수의 제어 트랜지스터들을 포함하는 커런트 미러 제어 회로 및 상기 싱크 노드의 전압 레벨에 기초하여 출력 전압을 출력하는 출력 회로를 포함하며, 상기 복수의 제어 트랜지스터들 중 일부는 상기 출력 전압을 게이트 단자로 피드백 받고, 상기 복수의 제어 트랜지스터들 중 다른 일부는 반전 출력 전압을 게이트 단자로 피드백 받을 수 있다.

Description

레벨 시프터 및 그 동작 방법 {LEVEL SHIFTER AND OPERATION METHOD THEREOF}
본 개시의 기술적 사상은 레벨 시프터 및 그 동작 방법에 관한 것으로서, 자세하게는 출력 전압의 범위가 넓은 레벨 시프터 및 그 동작 방법에 관한 것이다.
전자 장치의 외부로부터 전압을 인가받아 구동을 하기 위해서, 인가받은 전압을 레벨 시프터를 이용하여 전자 장치가 호환 가능한 일정한 레벨로 시프팅할 수 있다. 구체적으로, 레벨 시프터는 제1 전압 도메인에서 제2 전압 도메인으로 로직 레벨을 시프팅함으로서 다양한 전압 요구 사항을 가진 이종 기기간의 호환성을 충족시킨다. 예컨대, 일반적인 레벨 시프터는 제2 전압 도메인으로 출력하는 로직 레벨의 범위가 최대 5V 등으로 비교적 낮기 때문에, 상대적으로 높은 로직 레벨의 전압을 요구하는 전자 장치에서는 사용할 수 없었다.
본 개시의 기술적 사상이 해결하려는 과제는, 상대적으로 높은 로직 레벨의 전압으로 시프팅하더라도 커런트 미러에서 발생하는 누설 전류를 차단하는 레벨 시프터를 제공함에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 수신되는 입력 전압의 레벨 범위와 상이한 레벨 범위를 갖는 출력 전압을 출력하는 레벨 시프터에 있어서, 제1 미러 트랜지스터에 흐르는 기준 전류를 제2 미러 트랜지스터에 복사하는 커런트 미러, 상기 커런트 미러와 싱크 노드에 의해 전기적으로 연결되도록 구성되며, 상기 커런트 미러를 제어하는 복수의 제어 트랜지스터들을 포함하는 커런트 미러 제어 회로 및 상기 싱크 노드의 전압 레벨에 기초하여 출력 전압을 출력하는 출력 회로를 포함하며, 상기 복수의 제어 트랜지스터들 중 일부는 상기 출력 전압을 게이트 단자로 피드백 받고, 상기 복수의 제어 트랜지스터들 중 다른 일부는 반전 출력 전압을 게이트 단자로 피드백 받을 수 있다.
본 개시의 기술적 사상의 일측면에 따른 입력 전압의 레벨 범위와 상이한 레벨 범위를 갖는 출력 전압을 출력하는 레벨 시프터의 동작 방법에 있어서, 입력 인버터 회로에 상기 입력 전압을 인가하고, 상기 입력 전압의 위상을 반전시킨 반전 입력 전압 및 상기 반전 입력 전압의 위상을 반전시킨 차동 입력 전압을 출력하는 단계, 커런트 미러의 드레인 노드와 연결된 제1 제어 트랜지스터의 게이트 단으로 상기 반전 입력 전압을 인가하는 단계, 상기 커런트 미러의 싱크 노드와 연결된 제3 제어 트랜지스터의 게이트 단으로 상기 차동 입력 전압을 인가하는 단계, 상기 싱크 노드의 전압에 기초하여 반전 출력 전압을 생성하고, 상기 반전 출력 전압을 반전시킨 상기 출력 전압을 출력하는 단계, 상기 제1 제어 트랜지스터에 연결된 제2 제어 트랜지스터의 게이트 단으로 상기 출력 전압을 피드백하여 인가하는 단계 및 상기 제3 제어 트랜지스터에 연결된 제4 제어 트랜지스터의 게이트 단으로 상기 반전 출력 전압을 피드백하여 인가하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 수신되는 입력 전압의 레벨 범위와 상이한 레벨 범위를 갖는 출력 전압을 출력하는 레벨 시프터에 있어서, 입력 전압을 인가받고, 상기 입력 전압에 기초하여 반전 입력 전압 및 차동 입력 전압을 출력하는 입력 인버터 회로, 제1 소스/드레인 단자로부터 전류를 출력하며, 제2 소스/드레인 단자에 인가되는 구동 전압을 공유하고, 게이트 단자에 인가되는 전압을 서로간에 공유하는 제1 미러 트랜지스터 및 제2 미러 트랜지스터를 포함하는 커런트 미러 및 제1 소스/드레인 단자에 의해 상기 제1 미러 트랜지스터의 제1 소스/드레인 단자와 연결되는 제1 제어 트랜지스터, 제1 소스/드레인 단자에 의해 상기 제1 제어 트랜지스터의 제2 소스/드레인 단자와 연결되는 제2 제어 트랜지스터, 제1 소스/드레인 단자에 의해 상기 제2 미러 트랜지스터의 제1 소스/드레인 단자와 연결되는 제3 제어 트랜지스터, 및 제1 소스/드레인 단자에 의해 상기 제3 제어 트랜지스터의 제2 소스/드레인 단자와 연결되는 제4 제어 트랜지스터를 포함하며, 상기 제1 제어 트랜지스터의 게이트 단자는 상기 반전 입력 전압을 인가받고, 상기 제2 제어 트랜지스터의 게이트 단자는 상기 출력 전압을 피드백받으며, 상기 제3 제어 트랜지스터의 게이트 단자는 상기 차동 입력 전압을 인가받고, 상기 제4 제어 트랜지스터의 게이트 단자는 반전 출력 전압을 인가받는 상기 커런트 미러 제어 회로를 포함할 수 있다.
본 개시의 실시예에 따르면, 복수의 트랜지스터들을 포함하는 커런트 미러 제어 회로가 커런트 미러로부터 누설 전류가 출력되는 것을 차단함으로서 레벨 시프터가 출력하는 출력 전압에 원하지 않는 토글 성분을 제거할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 레벨 시프터를 설명하기 위한 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 레벨 시프터의 커런트 미러 회로 및 출력 회로를 설명하기 위한 블록도이다.
도 3은 본 개시의 예시적 실시예에 따른 레벨 시프터를 설명하기 위한 회로도이다.
도 4는 본 개시의 예시적 실시예에 따라 로직 로우 레벨을 갖는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도이다.
도 5는 본 개시의 예시적 실시예에 따라 로직 로우 레벨에서 로직 하이 레벨로 천이되는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도이다.
도 6은 본 개시의 예시적 실시예에 따라 로직 하이 레벨을 갖는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도이다.
도 7은 본 개시의 예시적 실시예에 따라 로직 하이 레벨에서 로직 로우 레벨로 천이되는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도이다.
도 8은 본 개시의 예시적 실시예에 따라 로직 로우 레벨을 갖는 입력 전압이 인가된 레벨 시프터를 설명하기 위한 회로도이다.
도 9는 본 개시의 예시적 실시예에 따른 레벨 시프터의 입력 전압, 출력 전압 및 싱크 노드 전압을 설명하기 위한 파형도이다.
도 10은 본 개시의 예시적 실시예에 따른 레벨 시프터의 동작 방법을 설명하기 위한 흐름도이다.
도 11은 본 개시의 예시적 실시예에 따른 로직 로우 레벨에서 로직 하이 레벨로 천이하는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 흐름도이다.
도 12는 본 개시의 예시적 실시예에 따른 로직 하이 레벨에서 로직 로우 레벨로 천이하는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 흐름도이다.
도 13은 본 개시의 실시예에 따른 레벨 시프터를 포함하는 디스플레이 구동 회로를 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 레벨 시프터를 설명하기 위한 블록도이다.
도 1을 참조하면, 레벨 시프터(10)는 입력 인버터 회로(100), 커런트 미러 회로(200) 및 출력 회로(300)를 포함할 수 있다.
본 개시의 실시예에 따른 입력 인버터 회로(100)는 입력 전압(VIN)에 기초하여 차동 입력 전압(VIND) 및 반전 입력 전압(VINB)을 출력할 수 있다. 차동 입력 전압(VIND)은 입력 전압(VIN)과 위상 및 크기가 동일하거나 유사하며, 반전 입력 전압(VINB)은 입력 전압(VIN)의 위상을 반전시킨 위상을 가지며, 크기는 입력 전압(VIN)과 동일하거나 유사할 수 있다. 반전 시킨다는 것은, 예컨대, 180도 만큼 위상을 빠르게 하거나 느리게 한 것일 수 있다. 한편, 입력 인버터 회로(100)는 인버터 구동 전압(VDDL)을 인가받을 수 있다.
본 개시의 실시예에 따른 커런트 미러 회로(200)는 입력 인버터 회로(100)로부터 차동 입력 전압(VIND) 및 반전 입력 전압(VINB)을 인가받고, 출력 회로(300)로부터 출력 전압(VOUT) 및 반전 출력 전압(VOUTB)을 피드백받을 수 있다. 반전 출력 전압(VOUTB)은 출력 전압(VOUT)의 위상을 반전시킨 위상을 가지며, 크기는 출력 전압(VOUT)과 동일하거나 유사할 수 있다. 한편, 커런트 미러 회로(200)는 구동 전압(VDDH)을 인가받을 수 있다.
본 개시의 실시예에 따른 커런트 미러 회로(200)는 인가받은 전압들(VIND, VINB, VOUT, VOUTB, VDDH) 중 어느 하나에 기초하여 싱크 노드 전압(sink node voltage)(VSK)을 출력할 수 있다. 커런트 미러 회로(200)는 복사할 대상이 되는 전류를 출력하는 제1 미러 트랜지스터(mirror transistor)(예컨대, 도 3의 MP1) 및 제1 미러 트랜지스터로부터 출력된 전류를 복사하여 출력하는 제2 미러 트랜지스터(예컨대, 도 3의 MP2)를 포함할 수 있다. 싱크 노드 전압(VSK)은 제2 미러 트랜지스터가 전류를 유입 또는 유출하는 노드를 포함할 수 있다. 한편, 커런트 미러 회로(200)에 대한 자세한 설명은 후술하도록 한다.
본 개시의 실시예에 따른 출력 회로(300)는 싱크 노드 전압(VSK)에 기초하여 출력 전압(VOUT)을 레벨 시프터(10)의 외부로 출력할 수 있다. 출력 전압(VOUT)은 입력 전압(VIN)의 로직 레벨의 범위와 다를 수 있다. 예컨대, 입력 전압(VIN)이 갖는 로직 레벨의 범위는 0V 이상 2V 미만일 수 있으며, 출력 전압(VOUT)이 갖는 로직 레벨의 범위는 0V 이상 30V 미만일 수 있다. 이에 따라, 레벨 시프터(10)는 제1 도메인(예컨대, 전력을 공급하는 도메인)의 로직 레벨의 범위를 제2 도메인(예컨대, 전력을 소비하는 도메인)의 로직 레벨의 범위로 시프트할 수 있다. 한편, 출력 회로(300)는 싱크 노드 전압(VSK)에 기초하여 출력 전압(VOUT) 및 반전 출력 전압(VOUTB)을 커런트 미러 회로(200)로 출력할 수 있다.
본 개시의 실시예에 따르면, 레벨 시프터(10)는 입력 전압(VIN) 보다 높은 전압 레벨을 갖는 싱크 노드 전압(VSK)을 출력하며, 싱크 노드 전압(VSK)에 기초하여 입력 전압(VIN)의 로직 레벨 범위를 확대시킨 출력 전압(VOUT)을 출력할 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 레벨 시프터의 커런트 미러 회로 및 출력 회로를 설명하기 위한 블록도이다.
도 1 및 도 2를 참조하면, 커런트 미러 회로(200)는 커런트 미러(210) 및 커런트 미러 제어 회로(220)를 포함할 수 있으며, 출력 회로(300)는 래치 회로(310) 및 출력 인버터 회로(320)를 포함할 수 있다.
본 개시의 실시예에 따른 커런트 미러(210)는 로직 레벨을 갖는 싱크 노드 전압(VSK)을 출력할 수 있다. 싱크 노드 전압(VSK)은 로직 로우 레벨 및 로직 하이 레벨을 포함할 수 있다. 일 예로, 커런트 미러(210)는 전류를 복사하지 않고 접지 전압(VSS)에 기초한 싱크 노드 전압(VSK)을 출력할 수 있으며, 싱크 노드 전압(VSK)은 로직 로우 레벨을 가질 수 있다. 다른 예로, 커런트 미러(210)는 전류를 복사하고, 복사된 전류에 기초한 싱크 노드 전압(VSK)을 출력할 수 있으며, 싱크 노드 전압(VSK)은 로직 하이 레벨을 가질 수 있다. 이하에서, 커런트 미러(210)가 전류를 복사한다는 것의 의미는 일 예로, 제2 미러 트랜지스터는 제1 미러 트랜지스터로부터 출력된 전류와 동일한 전류량을 갖는 전류를 출력하는 것을 의미할 수 있다. 다른 예로, 제1 미러 트랜지스터로부터 출력된 전류량에 소정의 이득 값을 곱한 전류량을 제2 미러 트랜지스터가 출력하는 것을 의미할 수 있음은 물론이다.
본 개시의 실시예에 따른 커런트 미러 제어 회로(220)는 커런트 미러(210)와 싱크 노드(도 3의 SK)에 의해 전기적으로 연결되며 커런트 미러(210)를 제어하는 복수의 제어 트랜지스터들(도 3의 MN1~MN4)을 포함할 수 있다. 구체적으로, 커런트 미러 제어 회로(220)는 커런트 미러(210)가 전류를 복사하거나, 복사하지 않도록 전류 경로를 생성하거나 차단할 수 있다. 예컨대, 커런트 미러 제어 회로(220)는 복수의 트랜지스터들을 이용하여 커런트 미러(210)가 전류를 복사하거나, 복사하지 않도록 커런트 미러(210)를 제어할 수 있다.
커런트 미러 제어 회로(220)는 복수의 전압들(VIND, VINB, VOUT 및 VOUTB)에 기초하여 전류 경로를 생성하거나 차단할 수 있다. 예컨대, 커런트 미러 제어 회로(220)는 차동 입력 전압(VIND), 반전 입력 전압(VINB), 출력 전압(VOUT) 및 반전 출력 전압(VOUTB)은 복수의 트랜지스터들 각각의 게이트 단자로 피드백될 수 있다. 복수의 트랜지스터들은 게이트 단자로 입력된 전압에 기초하여 턴 온되어 전류 경로를 생성하거나 턴 오프되어 전류 경로를 차단할 수 있다.
본 개시의 실시예에 따른 래치 회로(310)는 싱크 노드 전압(VSK)을 인가받고, 싱크 노드 전압(VSK)의 위상과 반전된 위상을 갖는 래치 출력 전압(VLT)을 출력할 수 있다. 또한, 래치 회로(310)는 싱크 노드 전압(VSK)의 전압 레벨이 변하지 않도록 래치할 수 있다.
본 개시의 일 실시예에 따르면, 래치 회로(310)는 로직 로우 레벨을 갖는 싱크 노드 전압(VSK)이 인가되면, 싱크 노드 전압(VSK)을 접지 전압(VSS)과 동일한 레벨로 래치시키며, 로직 하이 레벨을 갖는 래치 출력 전압(VLT)을 출력할 수 있다. 이 경우, 래치 출력 전압(VLT)은 구동 전압(VDDH)에 기초한 전압일 수 있다.
본 개시의 다른 실시예에 따르면, 래치 회로(310)는 로직 하이 레벨을 갖는 싱크 노드 전압(VSK)이 인가되면, 싱크 노드 전압(VSK)을 구동 전압(VDDH)과 동일한 레벨로 래치시키며, 로직 로우 레벨을 갖는 래치 출력 전압(VLT)을 출력할 수 있다. 이 경우, 래치 출력 전압(VLT)은 접지 전압(VSS)에 기초한 전압일 수 있다.
본 개시의 실시예에 따른 출력 인버터 회로(320)는 래치 출력 전압(VLT)의 위상을 반전시킨 반전 출력 전압(VOUTB) 및 반전 출력 전압(VOUTB)의 위상을 반전시킨 출력 전압(VOUT)을 출력할 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 레벨 시프터를 설명하기 위한 회로도이다.
도 3을 참조하면, 입력 인버터 회로(100)는 제1 입력 인버터(101) 및 제2 입력 인버터(102)를 포함할 수 있다. 입력 인버터 회로(100)는 입력 전압(VIN)의 천이 시간을 감소시킬 수 있다. 예컨대, 입력 전압(VIN)은 로직 로우 레벨에서 로직 하이 레벨로 천이되는 경우, 입력 인버터 회로(100)는 제1 입력 인버터(101) 및 제2 입력 인버터(102)이 갖는 디시젼 레벨(decision level)에 의해, 입력 전압(VIN)의 천이 시간을 감소시켜, 천이 시간이 짧은 반전 입력 전압(VINB) 및 차동 입력 전압(VIND)을 출력할 수 있다.
본 개시의 실시예에 따르면, 제1 입력 인버터(101)는 로직 로우 레벨을 갖는 입력 전압(VIN)을 인버팅하여 로직 하이 레벨을 갖는 반전 입력 전압(VINB)을 출력할 수 있으며, 반대의 경우도 마찬가지이다.
본 개시의 실시예에 따르면, 제2 입력 인버터(102)는 로직 하이 레벨을 갖는 반전 입력 전압(VINB)을 인버팅하여 로직 로우 레벨을 갖는 차동 입력 전압(VIND)을 출력할 수 있으며, 반대의 경우도 마찬가지이다. 예컨대, 차동 입력 전압(VIND)은 입력 전압(VIN)을 두 번 인버팅 시킨 전압으로서, 각각의 전압이 갖는 위상이 동일할 수 있으며, 크기 또한 동일할 수 있다. 제2 입력 인버터(102)를 이용하여 차동 입력 전압(VIND)을 출력하는 이유는, 입력 전압(VIN)이 갖는 상대적으로 긴 천이 시간을 단축시키고자 하는 데 있다.
도 3을 참조하면, 각각의 제1 입력 인버터(101) 및 제2 입력 인버터(102)는 PMOS(p-channel metal oxide semiconductor) 트랜지스터 및 NMOS(n-channel metal oxide semiconductor) 트랜지스터를 포함할 수 있으며, 인버터 구동 전압(VDDL)은 PMOS 트랜지스터에 인가되며, 접지 전압(VSS)은 NMOS 트랜지스터에 인가될 수 있다. 다만, 이러한 회로적 구성에 한정되지는 않으며, 입력 전압(VIN)을 인버팅한 반전 입력 전압(VINB)과 반전 입력 전압(VINB)을 인버팅한 차동 입력 전압(VIND)을 출력할 수 있는 다양한 형태의 회로 구성을 포함할 수 있다.
커런트 미러(210)는 복수의 트랜지스터들을 포함할 수 있으며, 트랜지스터들 중 하나의 소스/드레인 단자로부터 출력된 전류를 복사하여, 트랜지스터들 중 다른 하나의 소스/드레인 단자로 출력할 수 있다.
본 개시의 일 실시예에 따르면, 커런트 미러(210)는 제1 미러 트랜지스터(MP1), 제2 미러 트랜지스터(MP2) 및 제3 미러 트랜지스터(MP3)를 포함할 수 있다.
도 3을 참조하면, 제1 미러 트랜지스터(MP1)의 제1 소스/드레인 단자(예컨대, 소스 단자)는 제1 미러 트랜지스터(MP1)의 게이트 단자 및 제2 미러 트랜지스터(MP2)의 게이트 단자와 드레인 노드(DR)(drain node)를 통해 전기적으로 연결될 수 있다. 또한, 제1 미러 트랜지스터(MP1)의 제2 소스/드레인 단자(예컨대, 드레인 단자) 및 제2 미러 트랜지스터(MP2)의 제2 소스/드레인 단자(예컨대, 드레인 단자)는 구동 전압 (VDDH) 단자와 연결될 수 있다.
한편, 제3 미러 트랜지스터(MP3)는 제1 미러 트랜지스터(MP1)의 게이트 단자 및 제2 미러 트랜지스터(MP2)의 게이트 단자가 연결된 노드가 플로팅(floating)되지 않도록 커런트 미러(210)에 포함될 수 있다. 제3 미러 트랜지스터(MP3)는 게이트 단자로 싱크 노드 전압(VSK)을 피드백받아 동작할 수 있다. 제3 미러 트랜지스터(MP3)와 관련하여 도 4 및 도 5와 함께 후술한다. 한편, 싱크 노드 전압(VSK)은 싱크 노드(SK)와 병렬로 연결된 등가 커패시터에 의해 전압 레벨이 상승할 수 있으며, 싱크 노드 전압(VSK)은 로직 로우 레벨로 하강할 수 있다. 이와 관련하여 도 5와 함께 후술한다.
본 개시의 일 실시예에 따르면, 커런트 미러 제어 회로(220)는 복수의 제어 트랜지스터들(MN1, MN2, MN3 및 MN4)을 포함할 수 있다.
제1 제어 트랜지스터(MN1)는 입력 인버터 회로(100)로부터 출력된 반전 입력 전압(VINB)을 게이트 단자로 인가받으며, 제2 소스/드레인 단자는 드레인 노드(DR)와 연결될 수 있다. 예컨대, 제1 제어 트랜지스터(MN1)의 제2 소스 드레인 단자는, 제1 미러 트랜지스터(MP1)의 제2 소스 드레인 단자, 제1 미러 트랜지스터(MP1)의 게이트 단자 및 제2 미러 트랜지스터(MP2)의 게이트 단자와 드레인 노드(DR)를 통해 전기적으로 연결될 수 있다.
제2 제어 트랜지스터(MN2)는 출력 회로(300)로부터 출력된 출력 전압(VOUT)을 게이트 단자로 피드백 받을 수 있다. 제2 제어 트랜지스터(MN2)의 제2 소스/드레인 단자는 제1 제어 트랜지스터(MN1)의 제1 소스/드레인 단자와 전기적으로 연결될 수 있다. 또한, 제2 제어 트랜지스터(MN2)의 제1 소스/드레인 단자는 접지 전압(VSS) 노드와 연결될 수 있다.
제3 제어 트랜지스터(MN3)는 입력 인버터 회로(100)로부터 차동 입력 전압(VIND)을 게이트 단자로 피드백 받을 수 있다. 제3 제어 트랜지스터(MN3)의 제2 소스/드레인 단자는 싱크 노드(SK)와 연결될 수 있다. 예컨대, 제3 제어 트랜지스터(MN3)는 제2 미러 트랜지스터(MP2)와 싱크 노드(SK)를 통해 전기적으로 연결될 수 있다.
제4 제어 트랜지스터(MN4)는 출력 회로(300)로부터 반전 출력 전압(VOUTB)을 게이트 단자로 피드백 받을 수 있다. 제4 제어 트랜지스터(MN4)의 제2 소스/드레인 단자는 제3 제어 트랜지스터(MN3)의 제1 소스/드레인 단자와 전기적으로 연결될 수 있다. 또한, 제4 제어 트랜지스터(MN4)의 제1 소스/드레인 단자는 접지 전압(VSS) 단자와 연결될 수 있다.
본 개시의 실시예에 따르면, 래치 회로(310)는 인가받는 싱크 노드 전압(VSK)의 레벨이 변화하지 않도록 래치할 수 있다. 즉, 싱크 노드 전압(VSK)을 안정적으로 유지하도록 래치 회로(310)가 동작할 수 있다.
본 개시의 실시예에 따르면, 싱크 노드 전압(VSK)이 로직 로우 레벨일 수 있다. 이 경우, 제1 래치 트랜지스터(LT1) 및 제2 래치 트랜지스터(LT2)의 게이트 단자로 로직 로우 레벨의 전압이 인가될 수 있으며, 제1 래치 트랜지스터(LT1)는 턴온되고, 제2 래치 트랜지스터(LT2)는 턴오프될 수 있다. 턴온된 제1 래치 트랜지스터(LT1)의 제2 소스/드레인 단자에 인가된 구동 전압(VDDH)이 제1 소스/드레인 단자에 인가될 수 있다.
여기서, 제1 래치 트랜지스터(LT1)의 제1 소스/드레인 단자의 전압인 래치 전압(VLT)이 구동 전압(VDDH) 레벨을 가질 수 있다. 즉, 인가된 싱크 노드 전압(VSK)은 로직 로우 레벨이지만, 래치 전압(VLT)은 구동 전압(VDDH) 레벨 즉, 로직 하이 레벨을 가질 수 있다.
한편, 제1 래치 트랜지스터(LT1)의 제1 소스/드레인과 전기적으로 연결된 제4 소스 트랜지스터(LT4)의 게이트 단자에도 구동 전압(VDDH)이 인가되어 턴온될 수 있다. 이에 따라, 싱크 노드 전압(VSK)는 턴온된 제4 소스 트랜지스터(LT4)에 의하여 접지 전압(VSS)과 동일한 레벨을 가질 수 있다. 즉, 로직 로우 레벨을 갖는 싱크 노드 전압(VSK)이 인가되면, 래치 회로(310)의 동작에 의해, 싱크 노드 전압(VSK)은 접지 전압(VSS)의 레벨로 래치될 수 있다.
한편, 싱크 노드 전압(VSK)이 로직 하이 레벨인 경우, 마찬가지의 원리로, 싱크 노드 전압(VSK)은 구동 전압(VDDH)과 동일한 레벨로 래치될 수 있음은 물론이다. 또한, 제1 래치 트랜지스터(LT1) 및 제2 래치 트랜지스터(LT2)의 게이트 단자로 로직 하이 레벨의 전압이 인가될 수 있으며, 제2 래치 트랜지스터(LT2)는 턴온되고, 제1 래치 트랜지스터(LT1)는 턴오프될 수 있다. 턴온된 제2 래치 트랜지스터(LT2)의 제2 소스/드레인 단자에 인가된 접지 전압(VSS)이 제1 소스/드레인 단자에 인가될 수 있다.
여기서, 제2 래치 트랜지스터(LT2)의 제1 소스/드레인 단자의 전압인 래치 전압(VLT)은 접지 전압(VSS) 레벨을 가질 수 있다. 즉, 인가된 싱크 노드 전압(VSK)은 로직 하이 레벨이지만, 래치 전압(VLT)은 접지 전압(VSS) 레벨 즉, 로직 로우 레벨을 가질 수 있다.
본 개시의 실시예에 따른 출력 인버터 회로(320)는 복수의 출력 인버터들(321, 322)을 포함할 수 있다. 제1 출력 인버터(321) 및 제2 출력 인버터(322)는 래치 전압(VLT)의 천이 시간을 감소시킬 수 있다. 예컨대, 출력 인버터 회로(320)는 래치 전압(VLT)을 두 번 인버팅 시킨 출력 전압(VOUT)을 생성함으로서, 래치 전압(VLT)의 천이 시간을 감소시킬 수 있다.
본 개시의 실시예에 따르면, 제1 출력 인버터(321)는 로직 로우 레벨을 갖는 래치 전압(VLT)을 인버팅하여 로직 하이 레벨을 갖는 반전 출력 전압(VOUTB)을 출력할 수 있으며, 반대의 경우도 마찬가지이다.
본 개시의 실시예에 따르면, 제2 출력 인버터(322)는 로직 하이 레벨을 갖는 래치 전압(VLT)을 인버팅하여 로직 로우 레벨을 갖는 반전 출력 전압(VOUTB)을 출력할 수 있으며, 반대의 경우도 마찬가지이다.
한편, 출력 인버터 회로(320)는 커런트 미러 제어 회로(220)로 출력 전압(VOUT) 및 반전 출력 전압(VOUTB)을 인가할 수 있다. 또한, 입력 인버터 회로(100)와 출력 인버터 회로(320)는 구성 및 동작이 유사한 바, 입력 인버터 회로(100)와 유사한 구성 및 동작에 대해서는 설명을 생략한다.
본 개시의 실시예에 따르면, 입력 인버터 회로(100)에 포함된 복수의 트랜지스터들은 저전압 트랜지스터(low voltage transistor, LV transistor)일 수 있으며, 커런트 미러 회로(200) 및 출력 회로(300)에 포함된 복수의 트랜지스터들은 고전압 트랜지스터(high voltage transistor, HV transistor)일 수 있다. 입력 인버터 회로(100)에 인가되는 인버터 구동 전압(VDDL)의 레벨이 구동 전압(VDDH)의 레벨보다 작기 때문이다. 이 경우, 입력 인버터 회로(100)의 트랜지스터의 사이즈는 커런트 미러 회로(200) 및 출력 회로(300) 보다 더 작을 수 있다.
한편, 복수의 미러 트랜지스터들(MP1~MP3) 및 일부 래치 트랜지스터들(LT1, LT3)은 PMOS일 수 있으며, 복수의 제어 트랜지스터들(MN1~MN4) 및 나머지 래치 트랜지스터들(LT2, LT4)은 NMOS일 수 있다. 또한, 출력 인버터 회로(320)에 포함된 트랜지스터들 중 구동 전압(VDDH) 노드에 연결된 트랜지스터들은 PMOS일 수 있으며, 접지 전압(VSS) 노드에 연결된 트랜지스터들은 NMOS일 수 있다.
도 4 내지 도 8은 로직 로우 레벨 또는 로직 하이 레벨을 갖는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도들이다. 도 4 내지 도 8에 기재된 ‘H’는 해당 전압 또는 해당 단자의 전압이 로직 하이 레벨임을 의미하며, ‘L’는 해당 전압 또는 해당 단자의 전압이 로직 로우 레벨임을 의미한다. 또한, 레벨 시프터(10)는 입력 전압(VIN) 또는 차동 입력 전압(VIND)의 위상을 반전시킨 싱크 노드 전압(VSK)을 생성하며, 싱크 노드 전압(VSK)의 위상을 반전시킨 래치 전압(VLT)을 생성하고, 래치 전압(VLT)의 위상을 반전시킨 반전 출력 전압(VOUTB)을 생성하며, 반전 출력 전압(VOUTB)의 위상을 반전시킨 출력 전압(VOUT)을 출력할 수 있다. 한편, 도 4 내지 도 8에서는 설명의 편의상 입력 인버터 회로(100)는 생략하였다.
도 9는 본 개시의 예시적 실시예에 따른 레벨 시프터의 입력 전압, 출력 전압 및 싱크 노드 전압을 설명하기 위한 파형도이다. 도 9를 참조하면, 가로축은 시간을 나타내며, 세로축은 입력 전압(VIN), 출력 전압(VOUT) 및 싱크 노드 전압(VSK)의 전압 레벨을 나타낸다.
도 4 및 도 9를 참조하면, 시구간 T1에서 제1 제어 트랜지스터(MN1) 및 제4 제어 트랜지스터(MN4) 각각의 게이트 단자는 로직 하이 레벨의 전압을 인가받으며, 각각의 트랜지스터는 턴온될 수 있다. 또한, 제2 제어 트랜지스터(MN2) 및 제3 제어 트랜지스터(MN3) 각각의 게이트 단자는 로직 로우 레벨의 전압을 인가받으며, 각각의 트랜지스터는 턴오프될 수 있다.
한편, 싱크 노드 전압(VSK)은 제2 미러 트랜지스터(MP2)의 소스/드레인 단자를 통해 인가된 구동 전압(VDDH) 레벨과 동일할 수 있다. 즉, 싱크 노드 전압(VSK)은 로직 하이 레벨을 가질 수 있다.
또한, 제3 미러 트랜지스터(MP3)는 로직 하이 레벨을 갖는 싱크 노드 전압(VSK)을 게이트 단자를 통해 인가받을 수 있으며, 제3 미러 트랜지스터(MP3)는 턴오프될 수 있다. 이에 따라, 드레인 노드 전압(VDR)은 로직 로우 레벨을 가질 수 있다. 관련하여, 도 8과 함께 후술한다.
래치 회로(310)는 싱크 노드 전압(VSK)의 위상을 반전시킨 래치 전압(VLT)을 출력할 수 있다. 즉, 래치 전압(VLT)은 로직 로우 레벨을 가질 수 있다. 또한, 제1 출력 인버터(321) 및 제2 출력 인버터(322)는 각각 로직 하이 레벨을 갖는 반전 출력 전압(VOUTB) 및 로직 로우 레벨을 갖는 출력 전압(VOUT)을 출력할 수 있다.
도 5는 본 개시의 예시적 실시예에 따라 로직 로우 레벨에서 로직 하이 레벨로 천이되는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도이다.
도 5 및 도 9를 참조하면, 시구간 T2에서 로직 로우 레벨에서 로직 하이 레벨로 천이되는 입력 전압(VIN)이 입력 인버터 회로(도 3의 100)로 인가될 수 있다. 입력 인버터 회로(100)는 로직 로우 레벨에서 로직 하이 레벨로 천이하는 차동 입력 전압(VIND)을 제3 제어 트랜지스터(MN3)로 인가할 수 있다. 한편, 입력 인버터 회로(100)는 로직 하이 레벨에서 로직 로우 레벨로 천이하는 반전 입력 전압(VINB)을 제1 제어 트랜지스터(MN1)로 인가할 수 있다. 이에 따라, 제1 제어 트랜지스터(MN1)는 턴 오프되며, 제3 제어 트랜지스터(MN3)는 턴온될 수 있다.
제1 제어 트랜지스터(MN1)가 턴오프 됨으로서, 드레인 노드(DR)로부터 접지 전압(VSS) 노드로 전류가 흐르는 것을 완벽하게 차단할 수 있다. 또한, 제3 제어 트랜지스터(MN3)가 턴온 됨으로서, 싱크 노드(SK)로부터 제3 제어 트랜지스터(MN3) 및 제4 제어 트랜지스터(MN4)를 경유하여 접지 전압(VSS) 노드로 연결되는 전류 경로가 형성된다. 이에 따라, 싱크 노드 전압(VSK)은 로직 하이 레벨로부터 로직 로우 레벨로 천이할 수 있다.
싱크 노드 전압(VSK)이 로직 로우 레벨로 천이함에 따라, 제3 미러 트랜지스터(MP3)는 턴온될 수 있다. 이 경우, 구동 전압(VDDH)은 제3 미러 트랜지스터(MP3)에 의해 드레인 노드(DR)로 인가될 수 있다. 이에 따라, 제1 미러 트랜지스터(MP1) 및 제2 미러 트랜지스터(MP2)의 게이트 단자는 구동 전압(VDDH) 레벨 즉, 로직 하이 레벨로 고정되어 플로팅 되지 않을 수 있다. 한편, 싱크 노드(SK)로 구동 전압(VDDH)이 인가되는 것을 방지하며, 싱크 노드 전압(VSK)이 로직 로우 레벨로 낙하할 수 있도록 제2 미러 트랜지스터(MP2)가 턴오프 될 수 있다.
본 개시의 실시예에 따르면, 싱크 노드 전압(VSK)이 로직 로우 레벨로 천이함에 따라, 래치 회로(310)는 로직 하이 레벨을 갖는 래치 전압(VLT)을 출력하며, 제1 출력 인버터(321)는 로직 로우 레벨을 갖는 반전 출력 전압(VOUTB)을 출력하고, 제2 출력 인버터(322)는 로직 하이 레벨을 갖는 출력 전압(VOUTB)을 출력할 수 있다.
도 9를 참조하면, 시구간 T2에서, 입력 전압(VIN)이 로직 하이 레벨로 천이된 이후, 싱크 노드 전압(VSK)은 로직 로우 레벨로 낙하하기 시작한다. 싱크 노드 전압(VSK)이 로직 문턱 전압에 도달하는 경우, 출력 회로(300)에 포함된 턴온 트랜지스터들이 턴오프되고, 턴오프 트랜지스터들이 턴온됨으로써, 출력 전압(VOUT)이 상승하기 시작한다.
여기서, 로직 문턱 전압이란, 출력 회로(300)의 동작 상태를 변화시키는 문턱 전압을 의미하며, 예컨대, 래치 회로(310)의 래치 트랜지스터들(LT1, LT2, LT3 및 LT4)의 문턱 전압, 제1 출력 인버터(321) 및 제2 출력 인버터(322)의 디시젼 레벨, 및 출력 인버터 회로(320)에 포함된 복수의 트랜지스터들의 문턱 전압을 의미할 수 있다.
도 6은 본 개시의 예시적 실시예에 따라 로직 하이 레벨을 갖는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도이다.
도 5 및 도 6을 참조하면, 로직 하이 레벨을 갖는 입력 전압(VIN)이 입력 인버터 회로(100)에 인가된 이후, 출력 전압(VOUT)은 로직 하이 레벨을 가질 수 있다. 출력 회로(300)는 로직 하이 레벨을 갖는 출력 전압(VOUT) 및 로직 로우 레벨을 갖는 반전 출력 전압(VOUTB)을 커런트 미러 제어 회로(220)로 피드백 할 수 있다.
도 6을 참조하면, 제4 제어 트랜지스터(MN4)의 게이트 단자에는 로직 로우 레벨을 갖는 반전 출력 전압(VOUTB)이 인가될 수 있으며, 제4 제어 트랜지스터(MN4)는 턴오프될 수 있다. 제4 제어 트랜지스터(MN4)가 턴오프됨에 따라, 싱크 노드(SK)로부터 접지 전압(VSS) 노드로 전류 경로가 차단될 수 있다. 한편, 제2 제어 트랜지스터(MN2)의 게이트 단자에는 로직 하이 레벨을 갖는 출력 전압(VOUT)이 인가될 수 있으며, 제2 제어 트랜지스터(MN2)는 턴온될 수 있다.
도 5 및 도 6을 참조하면, 입력 전압(VIN)이 로직 로우 레벨로부터 로직 하이 레벨로 천이하는 경우, 제1 제어 트랜지스터(MN1) 및 제2 제어 트랜지스터(MN2) 중 적어도 어느 하나는 턴오프될 수 있다. 예컨대, 로직 로우 레벨을 갖는 입력 반전 전압이 인가된 제1 제어 트랜지스터(MN1)가 턴 오프된 이후에, 피드백된 로직 하이 레벨을 갖는 반전 출력 전압이 인가된 제2 제어 트랜지스터(MN2)가 턴 온될 수 있다.
이에 따라, 입력 전압(VIN)이 로직 로우 레벨로부터 로직 하이 레벨로 천이하는 경우(예컨대, 도 9의 시구간 T1 내지 T3), 드레인 노드(DR)로부터 접지 전압(VSS) 노드로 이어지는 전류 경로를 항상 차단함으로써, 드레인 노드(DR)로부터 접지 전압(VSS) 노드로 유출되는 누설 전류를 방지하고, 누설 전류가 복사됨에 따라 싱크 노드 전압(VSK)이 원치 않는 토글 성분을 가지는 것을 방지할 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 로직 하이 레벨에서 로직 로우 레벨로 천이되는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 회로도이다.
도 7 및 도 9를 참조하면, 시구간 T4 에서 로직 하이 레벨에서 로직 로우 레벨로 천이되는 입력 전압(VIN)이 입력 인버터 회로(100)로 인가될 수 있다. 입력 인버터 회로(100)는 로직 하이 레벨에서 로직 로우 레벨로 천이하는 차동 입력 전압(VIND)을 제3 제어 트랜지스터(MN3)로 인가할 수 있다. 한편, 입력 인버터 회로(100)는 로직 로우 레벨에서 로직 하이 레벨로 천이하는 반전 입력 전압(VINB)을 제1 제어 트랜지스터(MN1)로 인가할 수 있다. 이에 따라, 제1 제어 트랜지스터(MN1)는 턴온되며, 제3 제어 트랜지스터(MN3)는 턴오프될 수 있다.
제1 제어 트랜지스터(MN1)가 턴온되면, 드레인 노드(DR)와 접지 전압(VSS) 노드가 전기적으로 연결될 수 있으며, 드레인 노드(DR)의 전압은 접지 전압(VSS) 레벨(즉, 로직 로우 레벨)을 가질 수 있다. 제1 미러 트랜지스터(MP1) 및 제2 미러 트랜지스터(MP2)의 게이트 단자로 로직 로우 레벨을 갖는 전압이 인가됨에 따라, 제1 미러 트랜지스터(MP1) 및 제2 미러 트랜지스터(MP2)는 턴온될 수 있다. 이에 따라, 커런트 미러(210)는 드레인 노드(DR)로부터 제1 제어 트랜지스터(MN1)로 유출되는 전류(IDR)를 복사할 수 있다.
커런트 미러(210)는 싱크 노드(SK)로부터 복사한 전류(ISK)를 출력할 수 있으며, 접지 전압(VSS) 노드 및 싱크 노드(SK) 양단에 연결된 커패시터(C)로 복사한 전류(ISK)를 출력할 수 있다. 이 경우, 커패시터(C)의 양단 전압(VC)은 싱크 노드 전압(VSK)과 같은 전압을 가질 수 있다. 따라서, 커런트 미러(210)는 싱크 노드(SK)로부터 커패시터(C)로 복사한 전류(ISK)를 출력하여, 싱크 노드 전압(VSK)을 상승시킬 수 있다.
커패시터(C)는 기생 커패시터일 수 있다. 예컨대, 도 7을 참조하면, 싱크 노드(SK)로부터 제2 래치 트랜지스터(LT2) 및 제3 래치 트랜지스터(LT3)를 바라볼때 나타나는 등가 커패시턴스 값을 포함할 수 있다. 이에 한정되지 않으며, 싱크 노드(SK)로부터 전류가 유출되는 경로에서 보이는 등가 커패시턴스 값을 포함할 수 있다.
싱크 노드 전압(VSK)이 로직 하이 레벨로 천이함에 따라, 제3 미러 트랜지스터(MP3)는 턴오프될 수 있다. 이 경우, 제3 미러 트랜지스터(MP3)는 턴오프되며, 제1 미러 트랜지스터(MP1) 및 제2 미러 트랜지스터(MP2)는 턴온되어, 커런트 미러(210)는 드레인 노드(DR)로부터 출력한 전류(IDR)를 복사할 수 있다.
본 개시의 실시예에 따르면, 싱크 노드 전압(VSK)이 로직 하이 레벨로 천이함에 따라, 래치 회로(310)는 로직 로우 레벨을 갖는 래치 전압(VLT)을 출력하며, 제1 출력 인버터(321)는 로직 하이 레벨을 갖는 반전 출력 전압(VOUTB)을 출력하고, 제2 출력 인버터(322)는 로직 로우 레벨을 갖는 출력 전압(VOUT)을 출력할 수 있다.
도 9를 참조하면, 시구간 T4에서, 입력 전압(VIN)이 로직 로우 레벨로 천이된 이후, 싱크 노드 전압(VSK)은 로직 하이 레벨로 상승하기 시작한다. 싱크 노드 전압(VSK)이 로직 문턱 전압에 도달하는 경우, 출력 회로(300)에 포함된 턴온 트랜지스터들이 턴오프되고, 턴오프 트랜지스터들이 턴온됨으로써, 출력 전압(VOUT)이 하강하기 시작한다.
도 8은 본 개시의 예시적 실시예에 따라 로직 로우 레벨을 갖는 입력 전압이 인가된 레벨 시프터를 설명하기 위한 회로도이다.
도 7 및 도 8을 참조하면, 로직 로우 레벨을 갖는 입력 전압(VIN)이 입력 인버터 회로(100)에 인가된 이후, 출력 전압(VOUT)은 로직 로우 레벨을 가질 수 있다. 출력 회로(300)는 로직 로우 레벨을 갖는 출력 전압(VOUT) 및 로직 하이 레벨을 갖는 반전 출력 전압(VOUTB)을 커런트 미러 제어 회로(220)로 피드백할 수 있다.
도 8을 참조하면, 제2 제어 트랜지스터(MN2)의 게이트 단자에는 로직 로우 레벨을 갖는 출력 전압(VOUT)이 인가될 수 있으며, 커런트 미러(210)는 전류를 더 이상 복사하지 않고, 싱크 노드 전압(VSK)은 구동 전압(VDDH) 노드와 전기적으로 연결되어 로직 하이 레벨을 유지할 수 있다.
또한, 드레인 노드 전압(VDR)은 제1 제어 트랜지스터(MN1) 및 제2 제어 트랜지스터(MN2)가 모두 턴온된 상태에서 드레인 노드 전압(VDR)이 접지 전압(VSS) 노드에 의해 점차 감소할 수 있으며, 제2 제어 트랜지스터(MN2)가 턴오프 되면, 드레인 노드 전압(VDR)은 로직 로우 레벨로 유지될 수 있다.
한편, 도 8에서 전술한 동작이 완료된 이후에, 도 4에서 전술한 동작이 시작될 수 있으며, 로직 로우 레벨 또는 로직 하이 레벨을 갖는 주기적인 입력 전압(VIN)이 인가되는 경우, 도 4 내지 도 8에서 전술한 동작을 주기적으로 반복할 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 레벨 시프터의 입력 전압, 출력 전압 및 싱크 노드 전압을 설명하기 위한 파형도이다.
본 개시의 실시예에 따르면, 입력 전압(VIN), 출력 전압(VOUT) 및 싱크 노드 전압(VSK)의 로직 로우 레벨은 접지 전압(VSS) 레벨을 가질 수 있다. 접지 전압(VSS) 레벨은 0V(zero volt)를 포함할 수 있다. 출력 전압(VOUT)의 로직 하이 레벨은 도 9에 도시된 Vx 레벨을 포함할 수 있으며, 입력 전압(VIN)의 로직 하이 레벨보다 높을 수 있다. 또한, 출력 전압(VOUT)의 로직 하이 레벨은 구동 전압(VDDH) 레벨을 포함할 수 있다. 한편, 싱크 노드 전압(VSK)의 로직 하이 레벨은 도 9에 도시된 Vy 레벨을 포함할 수 있으며, 구동 전압(VDDH) 레벨을 포함할 수 있다.
본 개시의 실시예에 따르면, 시구간 T1에서 입력 전압(VIN) 및 출력 전압(VOUT)은 로직 로우 레벨이며, 싱크 노드 전압(VSK)은 로직 하이 레벨을 갖는다. 시구간 T2에서는 입력 전압(VIN)이 로직 하이 레벨로 천이하며, 출력 전압(VOUT)은 로직 로우 레벨을 유지하고, 싱크 노드 전압(VSK)은 로직 문턱 전압까지 하강한다. 시구간 T3에서는 입력 전압(VIN)이 로직 로우 레벨로 천이하고, 출력 전압(VOUT)이 로직 하이 레벨로 천이하며, 싱크 노드 전압(VSK)은 로직 로우 레벨로 천이한다. 시구간 T4에서는, 싱크 노드 전압(VSK)이 로직 문턱 전압까지 상승한다. 시구간 T5에서는, 출력 전압(VOUT)이 로직 로우 레벨로 천이하며, 싱크 노드 전압(VSK)은 로직 하이 레벨로 천이한다.
도 10은 본 개시의 예시적 실시예에 따른 레벨 시프터의 동작 방법을 설명하기 위한 흐름도이다.
단계 S410에서, 입력 인버터 회로(100)에 입력 전압(VIN)을 인가하고, 입력 전압(VIN)의 위상을 반전시킨 반전 입력 전압(VINB) 및 반전 입력 전압의 위상을 반전시킨 차동 입력 전압(VIND)을 출력할 수 있다. 입력 전압(VIN)은 로직 로우 레벨에서 로직 하이 레벨로 천이할 수 있으며, 로직 하이 레벨에서 로직 로우 레벨로 천이할 수 있다. 이에 따른 레벨 시프터(10)의 동작 방법은 도 11 및 도 12에서 후술하기로 한다.
단계 S420에서, 커런트 미러(210)의 드레인 노드(DR)와 연결된 제1 제어 트랜지스터(MN1)의 게이트 단자로 반전 입력 전압(VINB)을 인가할 수 있으며, 단계 S430에서, 커런트 미러(210)의 싱크 노드(SK)와 연결된 제3 제어 트랜지스터(MN3)의 게이트 단으로 차동 입력 전압(VIND)을 인가할 수 있다.
단계 S440에서, 싱크 노드(SK)의 전압(VSK)에 기초하여 반전 출력 전압(VOUTB)을 생성하고, 반전 출력 전압(VOUTB)을 반전시킨 출력 전압(VOUT)을 출력할 수 있다.
본 개시의 실시예에 따르면, 래치 회로(310)는 싱크 노드 전압(VSK)을 인버팅하여 래치 전압(VLT)을 출력하며, 제1 인버터 회로(321)는 래치 전압(VLT)을 인버팅하여 반전 출력 전압(VOUTB)을 출력하고, 제2 인버터 회로(322)는 반전 출력 전압(VOUTB)을 인버팅하여 출력 전압(VOUT)을 출력할 수 있다.
단계 S450에서, 제1 제어 트랜지스터(MN1)에 연결된 제2 제어 트랜지스터(MN2)의 게이트 단으로 출력 전압(VOUT)을 피드백하여 인가하고, 단계 S460에서, 제3 제어 트랜지스터(MN3)에 연결된 제4 제어 트랜지스터(MN4)의 게이트 단으로 반전 출력 전압(VOUTB)을 피드백 하여 인가할 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 로직 로우 레벨에서 로직 하이 레벨로 천이하는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 흐름도이다.
단계 S411에서, 입력 인버터 회로(100)에 로직 로우 레벨에서 로직 하이 레벨로 천이하는 입력 전압(VIN)을 인가할 수 있다. 이에 따라, 단계 S412에서, 로직 하이 레벨에서 로직 로우 레벨로 천이하는 반전 입력 전압(VINB) 및 로직 로우 레벨에서 로직 하이 레벨로 천이하는 차동 입력 전압(VIND)을 출력할 수 있다.
단계 S421에서, 커런트 미러(210)의 드레인 노드(DR)와 연결된 제1 제어 트랜지스터(MN1)을 턴오프할 수 있다. 이 경우, 입력 인버터 회로(100)는 제1 제어 트랜지스터(MN1)의 게이트 단자로 로직 로우 레벨을 갖는 반전 입력 전압(VINB)을 인가할 수 있다.
단계 S431에서, 커런트 미러(210)의 싱크 노드(SK)와 연결된 제3 제어 트랜지스터(MN3)를 턴온할 수 있다. 이 경우, 입력 인버터 회로(100)는 제3 제어 트랜지스터(MN3)의 게이트 단자로 로직 하이 레벨을 갖는 차동 입력 전압(VIND)을 인가할 수 있다.
단계 S432에서, 제3 제어 트랜지스터(MN3)가 턴 온됨에 응답하여 접지 전압(VSS) 노드와 싱크 노드(SK)가 전기적으로 연결되어 싱크 노드 전압(VSK)의 전압 레벨을 로직 로우 레벨로 하강 시킬 수 있다. 본 개시의 실시예에 따르면, 제4 제어 트랜지스터(MN4)가 턴온되어 있던 상태에서, 제3 제어 트랜지스터(MN3)가 턴온되는 경우, 싱크 노드 전압(VSK)은 접지 전압(VSK)에 기초하여 전압이 하강하며, 싱크 노드 전압(VSK)은 로직 로우 레벨로 천이할 수 있다.
단계 S441에서, 싱크 노드 전압(VSK)에 기초하여 반전 출력 전압(VOUTB)의 전압 레벨을 로직 로우 레벨로 천이시키고, 반전 출력 전압(VOUTB)에 기초하여 출력 전압(VOUT)의 전압 레벨을 로직 하이 레벨로 천이시키며, 출력 전압(VOUT)을 출력할 수 있다.
단계 S451에서, 제1 제어 트랜지스터(MN1)에 연결된 제2 제어 트랜지스터(MN2)를 턴 온시킬 수 있다. 예컨대, 제2 출력 인버터(322)는 제2 제어 트랜지스터(MN2)의 게이트 단자에 로직 하이 레벨을 갖는 출력 전압(VOUT)을 인가하여, 제2 제어 트랜지스터(MN2)를 턴온시킬 수 있다.
단계 S461에서, 제3 제어 트랜지스터(MN3)에 연결된 제4 제어 트랜지스터(MN4)를 턴 오프시킬 수 있다. 예컨대, 제1 출력 인버터(321)는 제4 제어 트랜지스터(MN4)의 게이트 단자에 로직 로우 레벨을 갖는 반전 출력 전압(VOUTB)을 인가하여, 제4 제어 트랜지스터(MN4)를 턴오프시킬 수 있다.
단계 S462에서, 제4 제어 트랜지스터(MN4)가 턴 오프됨에 응답하여 싱크 노드 전압(VSK)을 로직 로우 레벨로 유지할 수 있다. 예컨대, 제3 제어 트랜지스터(MN3)가 턴오프된 상태에서, 제4 제어 트랜지스터(MN4)가 턴오프 되는 경우, 싱크 노드(SK) 및 접지 전압(VSS) 노드 간의 전류 경로가 차단되어, 싱크 노드(SK)는 더 이상 접지 전압(VSS)까지 하강하지 않을 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 로직 하이 레벨에서 로직 로우 레벨로 천이하는 입력 전압을 인가하는 경우의 레벨 시프터를 설명하기 위한 흐름도이다.
단계 S413에서, 입력 인버터 회로(100)에 로직 하이 레벨에서 로직 로우 레벨로 천이하는 입력 전압(VIN)을 인가할 수 있다. 이에 따라, 단계 S414에서, 로직 로우 레벨에서 로직 하이 레벨로 천이하는 반전 입력 전압(VINB) 및 로직 하이 레벨에서 로직 로우 레벨로 천이하는 차동 입력 전압(VIND)을 출력할 수 있다.
단계 S422에서, 커런트 미러(210)의 드레인 노드(DR)와 연결된 제1 제어 트랜지스터(MN1)을 턴온할 수 있다. 이 경우, 입력 인버터 회로(100)는 제1 제어 트랜지스터(MN1)의 게이트 단자로 로직 하이 레벨을 갖는 반전 입력 전압(VINB)을 인가할 수 있다.
단계 S433에서, 커런트 미러(210)의 싱크 노드(SK)와 연결된 제3 제어 트랜지스터(MN3)를 턴오프할 수 있다. 이 경우, 입력 인버터 회로(100)는 제3 제어 트랜지스터(MN3)의 게이트 단자로 로직 로우 레벨을 갖는 차동 입력 전압(VIND)을 인가할 수 있다.
단계 S434에서, 제3 제어 트랜지스터(MN3)가 턴오프됨에 응답하여 제1 제어 트랜지스터(MN1)에 흐르는 전류(IDR)를 싱크 노드(SK)에 연결된 커패시터(C)에 복사하고, 복사된 전류(ISK)에 따라 충전된 커패시터(C)의 전하량에 기초하여 싱크 노드 전압(VSK)을 상승시킬 수 있다. 예컨대, 싱크 노드 전압(VSK)은 구동 전압(VDDH) 레벨까지 상승할 수 있다.
단계 S442에서, 싱크 노드 전압(VSK)에 기초하여 반전 출력 전압(VOUTB)의 전압 레벨을 로직 하이 레벨로 천이시키고, 반전 출력 전압(VOUTB)에 기초하여 출력 전압(VOUT)의 전압 레벨을 로직 로우 레벨로 천이시키며, 출력 전압(VOUT)을 출력할 수 있다.
단계 S452에서, 제1 제어 트랜지스터(MN1)에 연결된 제2 제어 트랜지스터(MN2)를 턴 오프시킬 수 있다. 예컨대, 제2 출력 인버터(322)는 제2 제어 트랜지스터(MN2)의 게이트 단자에 로직 로우 레벨을 갖는 출력 전압(VOUT)을 인가하여, 제2 제어 트랜지스터(MN2)를 턴오프시킬 수 있다.
단계 S463에서, 제3 제어 트랜지스터(MN3)에 연결된 제4 제어 트랜지스터(MN4)를 턴 온시킬 수 있다. 예컨대, 제1 출력 인버터(321)는 제4 제어 트랜지스터(MN4)의 게이트 단자에 로직 하이 레벨을 갖는 반전 출력 전압(VOUTB)을 인가하여, 제4 제어 트랜지스터(MN4)를 턴온시킬 수 있다.
단계 S464에서, 제2 제어 트랜지스터(MN2)가 턴오프됨에 응답하여 전류 복사 동작을 중단하고, 싱크 노드 전압(VSK)을 로직 하이 레벨로 유지할 수 있다. 예컨대, 커런트 미러(210)가 전류 복사를 수행하던 도중, 제2 제어 트랜지스터(MN2)가 턴오프된다면, 드레인 노드(DR)로부터 접지 전압(VSS) 노드로 향하는 전류 경로가 차단될 수 있다. 이에 따라, 더 이상 복사할 전류(IDR)가 흐르지 않으며, 싱크 노드 전압(VSK)은 더 이상 상승하지 않을 수 있다.
도 13은 본 개시의 실시예에 따른 레벨 시프터를 포함하는 디스플레이 구동 회로를 설명하기 위한 블록도이다.
도 13을 참조하면, 디스플레이 구동 회로(1)는 레벨 시프터(10), 입력 인터페이스(20) 및 전압 생성기(30)를 포함할 수 있다.
입력 인터 페이스(20)는 호스트로부터 디스플레이 패널(2)을 구동하기 위한 커맨드 또는 신호를 수신할 수 있다. 전압 생성기(30)는 외부 전압(VEX)을 인가받고, 레벨 시프터(10)로 인버터 구동 전압(VDDL) 및 구동 전압(VDDH)을 인가할 수 있다.
디스플레이 구동 회로(1)는 수신한 커맨드 또는 신호에 기초하여 디스플레이 패널(2)로 다양한 신호(SIG)를 전송할 수 있다. 신호(SIG)는 예컨대, 수직 주사 신호, 수평 주사 신호 등을 포함할 수 있다.
본 개시의 실시예에 따르면, 레벨 시프터(10)는 디스플레이 구동 회로(1) 내부 또는 외부의 전압을 입력 전압(VIN)으로서 인가받고, 전압 레벨을 변환할 수 있다. 일 예로, 입력 전압(VIN)은 입력 인터페이스(20) 및 전압 생성기(30) 중 적어도 하나로부터 인가받은 전압일 수 있다. 다른 예로, 입력 전압(VIN)은 호스트 또는 외부 전압(VEX)일 수 있다.
디스플레이 구동 회로(1)는 입력 전압(VIN)의 최대 레벨보다 높은 출력 전압(VOUT)에 기초하여 디스플레이 패널(2)로 신호(SIG)를 전송할 수 있다. 예컨대, 디스플레이 패널(2)이 유기 발광 다이오드(OLED) 소자로 이루어진 패널인 경우, 상대적으로 큰 전류량 또는 높은 전압 레벨을 요구할 수 있다. 이 경우, 디스플레이 구동 회로(1)는 디스플레이 패널(2)을 구동시키기 위하여 높은 전압 레벨을 갖는 신호(SIG)를 제공할 수 있다. 따라서, 레벨 시프터(10)는 입력 전압(VIN)의 전압 크기를 증가시킨 출력 전압(VOUT)을 제공할 수 있다. 예컨대, 입력 전압(VIN)이 0V 이상 5V 미만의 전압 레벨을 갖는 경우, 출력 전압은 0V 이상 15V 미만의 전압 레벨을 가질 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 레벨 시프터 100 : 입력 인버터 회로
200 : 커런트 미러 회로 300 : 출력 회로

Claims (10)

  1. 수신되는 입력 전압의 레벨 범위와 상이한 레벨 범위를 갖는 출력 전압을 출력하는 레벨 시프터에 있어서,
    제1 미러 트랜지스터 내지 제3 미러 트랜지스터를 포함하고, 상기 제1 미러 트랜지스터에 흐르는 기준 전류를 상기 제2 미러 트랜지스터에 복사하는 커런트 미러;
    상기 커런트 미러와 싱크 노드에 의해 전기적으로 연결되도록 구성되며, 상기 커런트 미러를 제어하는 복수의 제어 트랜지스터들을 포함하는 커런트 미러 제어 회로; 및
    상기 싱크 노드의 전압 레벨에 기초하여 출력 전압을 출력하는 출력 회로를 포함하며,
    상기 제3 미러 트랜지스터의 제2 소스/드레인 단자, 상기 제1 미러 트랜지스터의 제2 소스/드레인 단자 및 상기 제2 미러 트랜지스터의 제2 소스/드레인 단자는 구동 전압 단자와 연결되고,
    상기 제3 미러 트랜지스터의 제1 소스/드레인 단자는 상기 제1 미러 트랜지스터의 게이트 단자 및 상기 제2 미러 트랜지스터의 게이트 단자와 연결되고,
    상기 제3 미러 트랜지스터의 게이트 단자는 상기 싱크 노드에 연결되고,
    상기 복수의 제어 트랜지스터들 중 일부는 상기 출력 전압을 게이트 단자로 피드백 받고, 상기 복수의 제어 트랜지스터들 중 다른 일부는 반전 출력 전압을 게이트 단자로 피드백 받는 것을 특징으로 하는 레벨 시프터.
  2. 제1항에 있어서,
    상기 제1 미러 트랜지스터의 제1 소스/드레인 단자는 상기 제1 미러 트랜지스터의 게이트 단자 및 상기 제2 미러 트랜지스터의 게이트 단자와 드레인 노드를 통해 전기적으로 연결되며,
    복수의 제어 트랜지스터들은, 제1 제어 트랜지스터 및 제2 제어 트랜지스터를 포함하며,
    상기 제1 제어 트랜지스터의 제2 소스/드레인 단자는 상기 제1 미러 트랜지스터의 제1 소스/드레인 단자와 연결되고, 상기 제1 제어 트랜지스터의 제1 소스/드레인 단자와 상기 제2 제어 트랜지스터의 제2 소스/드레인 단자와 연결되며, 상기 제2 제어 트랜지스터의 제1 소스/드레인 단자와 접지 노드와 연결되고,
    상기 제1 제어 트랜지스터 및 상기 제2 제어 트랜지스터 중 적어도 하나는, 상기 입력 전압의 전압 레벨이 로직 로우 레벨로부터 로직 하이 레벨로 천이되는 경우에 상기 드레인 노드로부터 상기 제1 제어 트랜지스터의 제2 소스/드레인 단자로 전류가 유출되지 않도록 턴오프되는 레벨 시프터.
  3. 제2항에 있어서,
    상기 커런트 미러 제어 회로는, 상기 입력 전압의 전압 레벨이 로직 로우 레벨로부터 로직 하이 레벨로 천이되는 경우에 상기 싱크 노드의 전압을 접지 전압 레벨로 하강시키고,
    상기 출력 회로는, 로직 하이 레벨을 갖는 상기 출력 전압을 출력하는 것을 특징으로 하는 레벨 시프터.
  4. 제3항에 있어서,
    상기 커런트 미러 제어 회로는, 상기 입력 전압의 전압 레벨이 로직 하이 레벨로부터 로직 로우 레벨로 천이되는 경우에 상기 제1 제어 트랜지스터 및 상기 제2 제어 트랜지스터를 턴온시켜 상기 커런트 미러가 전류를 복사하도록 상기 커런트 미러를 제어하며,
    상기 커런트 미러는, 상기 복사된 전류에 기초하여 로직 하이 레벨을 갖는 싱크 노드의 전압을 출력하고,
    상기 출력 회로는, 로직 로우 레벨을 갖는 상기 출력 전압을 출력하는 것을 특징으로 하는 레벨 시프터.
  5. 제2항에 있어서,
    입력 전압을 인가받고, 상기 입력 전압에 기초하여 반전 입력 전압을 출력하는 입력 인버터 회로를 더 포함하며,
    상기 제1 제어 트랜지스터의 게이트 단은 상기 반전 입력 전압을 인가받고, 상기 제2 제어 트랜지스터의 게이트 단은 상기 출력 전압을 피드백 받는 것을 특징으로 하는 레벨 시프터.
  6. 제2항에 있어서,
    상기 커런트 미러 제어 회로는, 상기 싱크 노드에 연결되는 제3 제어 트랜지스터, 상기 제3 제어 트랜지스터와 연결되는 제4 제어 트랜지스터 및 상기 제4 제어 트랜지스터와 연결된 상기 접지 노드를 포함하며, 상기 제3 제어 트랜지스터 및 상기 제4 제어 트랜지스터 중 적어도 하나를 턴오프하고,
    상기 커런트 미러는, 상기 입력 전압의 전압 레벨이 로직 하이 레벨로부터 로직 로우 레벨로 천이되는 경우, 상기 싱크 노드에 전기적으로 연결된 기생 커패시터로 전류를 출력하여 상기 싱크 노드의 전압을 상승시키는 것을 특징으로 하는 레벨 시프터.
  7. 입력 전압의 레벨 범위와 상이한 레벨 범위를 갖는 출력 전압을 출력하는 레벨 시프터의 동작 방법에 있어서,
    입력 인버터 회로에 상기 입력 전압을 인가하고, 상기 입력 전압의 위상을 반전시킨 반전 입력 전압 및 상기 반전 입력 전압의 위상을 반전시킨 차동 입력 전압을 출력하는 단계;
    커런트 미러의 드레인 노드와 연결된 제1 제어 트랜지스터의 게이트 단으로 상기 반전 입력 전압을 인가하는 단계;
    상기 커런트 미러의 싱크 노드와 연결된 제3 제어 트랜지스터의 게이트 단으로 상기 차동 입력 전압을 인가하는 단계;
    상기 싱크 노드의 전압에 기초하여 반전 출력 전압을 생성하고, 상기 반전 출력 전압을 반전시킨 상기 출력 전압을 출력하는 단계;
    상기 제1 제어 트랜지스터에 연결된 제2 제어 트랜지스터의 게이트 단으로 상기 출력 전압을 피드백하여 인가하는 단계;
    상기 제3 제어 트랜지스터에 연결된 제4 제어 트랜지스터의 게이트 단으로 상기 반전 출력 전압을 피드백하여 인가하는 단계;
    상기 제1 제어 트랜지스터 및 상기 제2 제어 트랜지스터가 턴 온됨에 응답하여, 상기 커런트 미러의 제1 미러 트랜지스터를 통해 흐르는 전류를 상기 커런트 미러의 제2 미러 트랜지스터로 복사하는 단계; 및
    상기 제3 제어 트랜지스터 및 상기 제4 제어 트랜지스터가 턴 온됨에 응답하여 상기 커런트 미러의 제3 미러 트랜지스터를 턴 온하고, 상기 제3 제어 트랜지스터 및 상기 제4 제어 트랜지스터 중 적어도 하나가 턴 오프됨에 응답하여 상기 제3 미러 트랜지스터를 턴 오프하는 단계를 포함하고,
    상기 제3 미러 트랜지스터를 턴 온하는 단계는 상기 제1 미러 트랜지스터의 게이트 단자 및 상기 제2 미러 트랜지스터의 게이트 단자에 전압을 인가하는 단계를 더 포함하는 동작 방법.
  8. 제7항에 있어서,
    상기 입력 전압은, 로직 로우 레벨에서 로직 하이 레벨로 천이되는 전압을 포함하며, 상기 반전 입력 전압은, 로직 하이 레벨에서 로직 로우 레벨로 천이되는 전압을 포함하고, 상기 차동 입력 전압은 로직 로우 레벨에서 로직 하이 레벨로 천이되는 전압을 포함하며,
    커런트 미러의 드레인 노드와 연결된 제1 제어 트랜지스터의 게이트 단으로 상기 반전 입력 전압을 인가하는 단계;는, 상기 제1 제어 트랜지스터를 턴 오프하는 단계;를 더 포함하고,
    상기 커런트 미러의 싱크 노드와 연결된 제3 제어 트랜지스터의 게이트 단으로 상기 차동 입력 전압을 인가하는 단계;는, 상기 제3 제어 트랜지스터를 턴 온하는 단계;를 더 포함하며,
    상기 제3 제어 트랜지스터가 턴 온됨에 응답하여, 접지 노드의 전압에 기초하여 상기 싱크 노드의 전압 레벨을 로직 로우 레벨로 하강시키는 단계;를 더 포함하는 동작 방법.
  9. 제7항에 있어서,
    상기 반전 출력 전압은, 상기 싱크 노드의 전압을 반전시킨 래치 전압을 다시 반전시킨 전압을 포함하는 동작 방법.
  10. 수신되는 입력 전압의 레벨 범위와 상이한 레벨 범위를 갖는 출력 전압을 출력하는 레벨 시프터에 있어서,
    입력 전압을 인가받고, 상기 입력 전압에 기초하여 반전 입력 전압 및 차동 입력 전압을 출력하는 입력 인버터 회로;
    제1 소스/드레인 단자로부터 전류를 출력하며, 제2 소스/드레인 단자에 인가되는 구동 전압을 공유하고, 게이트 단자에 인가되는 전압을 서로간에 공유하는 제1 미러 트랜지스터 및 제2 미러 트랜지스터를 포함하고, 상기 제2 미러 트랜지스터의 제1 소스/드레인 단자의 전압이 로직 로우일 경우, 상기 제1 미러 트랜지스터의 게이트 단자 및 상기 제2 미러 트랜지스터의 게이트 단자에 상기 구동 전압을 인가하도록 구성된 제3 미러 트랜지스터를 포함하는 커런트 미러; 및
    제1 소스/드레인 단자에 의해 상기 제1 미러 트랜지스터의 제1 소스/드레인 단자와 연결되는 제1 제어 트랜지스터, 제1 소스/드레인 단자에 의해 상기 제1 제어 트랜지스터의 제2 소스/드레인 단자와 연결되는 제2 제어 트랜지스터, 제1 소스/드레인 단자에 의해 상기 제2 미러 트랜지스터의 제1 소스/드레인 단자와 연결되는 제3 제어 트랜지스터, 및 제1 소스/드레인 단자에 의해 상기 제3 제어 트랜지스터의 제2 소스/드레인 단자와 연결되는 제4 제어 트랜지스터를 포함하며,
    상기 제1 제어 트랜지스터의 게이트 단자는 상기 반전 입력 전압을 인가받고, 상기 제2 제어 트랜지스터의 게이트 단자는 상기 출력 전압을 피드백받으며, 상기 제3 제어 트랜지스터의 게이트 단자는 상기 차동 입력 전압을 인가받고, 상기 제4 제어 트랜지스터의 게이트 단자는 반전 출력 전압을 인가받는 커런트 미러 제어 회로를 포함하는 레벨 시프터.
KR1020190009244A 2019-01-24 2019-01-24 레벨 시프터 및 그 동작 방법 KR102613516B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190009244A KR102613516B1 (ko) 2019-01-24 2019-01-24 레벨 시프터 및 그 동작 방법
US16/734,721 US10992290B2 (en) 2019-01-24 2020-01-06 Level shifter and semiconductor device including the same and operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190009244A KR102613516B1 (ko) 2019-01-24 2019-01-24 레벨 시프터 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20200092104A KR20200092104A (ko) 2020-08-03
KR102613516B1 true KR102613516B1 (ko) 2023-12-13

Family

ID=71732778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190009244A KR102613516B1 (ko) 2019-01-24 2019-01-24 레벨 시프터 및 그 동작 방법

Country Status (2)

Country Link
US (1) US10992290B2 (ko)
KR (1) KR102613516B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112865778A (zh) * 2019-11-28 2021-05-28 硅存储技术股份有限公司 用于集成电路的低电压电平移位器
US11463084B1 (en) 2021-09-01 2022-10-04 Advanced Micro Devices, Inc. Level shifting output circuit
WO2023038314A1 (ko) * 2021-09-09 2023-03-16 광운대학교 산학협력단 에너지 효율 및 입력전압의 범위를 개선한 레벨 시프터
US11791824B1 (en) * 2022-05-11 2023-10-17 Apple Inc. Voltage domain GPIO control

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135560A (ja) * 2004-11-05 2006-05-25 Matsushita Electric Ind Co Ltd レベルシフト回路およびこれを含む半導体集積回路装置
JP2007053457A (ja) * 2005-08-16 2007-03-01 Sanyo Epson Imaging Devices Corp レベルシフト回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05145401A (ja) * 1991-11-21 1993-06-11 Mitsubishi Electric Corp レベル変換回路
US5675278A (en) * 1994-02-09 1997-10-07 Texas Instruments Incorporated/Hiji High-Tech Co., Ltd. Level shifting circuit
US6407579B1 (en) 2000-01-20 2002-06-18 Koninklijke Philips Electronics N.V. Fast high voltage level shifter with gate oxide protection
KR100476725B1 (ko) 2003-08-01 2005-03-16 삼성전자주식회사 바닥 레벨의 저전압원 감지 기능을 가지는 레벨 쉬프터 및레벨 쉬프팅 방법
KR100566395B1 (ko) 2003-12-17 2006-03-31 삼성전자주식회사 레벨 쉬프터 및 이를 이용한 레벨 쉬프팅 방법
US7199638B2 (en) * 2003-12-26 2007-04-03 Stmicroelectronics Pvt. Ltd. High speed voltage level translator
KR100574488B1 (ko) 2004-02-04 2006-04-27 주식회사 하이닉스반도체 레벨 쉬프터
US7679418B2 (en) 2007-04-27 2010-03-16 Mosaid Technologies Incorporated Voltage level shifter and buffer using same
US7605609B1 (en) 2007-12-17 2009-10-20 Lattice Semiconductor Corporation Programmable level shifter
KR100968594B1 (ko) 2008-05-13 2010-07-08 주식회사 실리콘웍스 전류 제한 방식의 레벨쉬프터
US8836406B2 (en) 2012-09-06 2014-09-16 Freescale Semiconductor, Inc. Voltage level shifter
KR101704507B1 (ko) 2013-11-06 2017-02-08 트리하우스 디자인, 인코포레이티드 고전압 트랜지스터 수가 감소된 cmos 레벨 시프터
US9240787B2 (en) * 2013-12-19 2016-01-19 Sandisk Technologies Inc. Wide supply range high speed low-to-high level shifter
KR102514241B1 (ko) * 2017-12-05 2023-03-27 삼성전자주식회사 레벨 쉬프터 회로

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135560A (ja) * 2004-11-05 2006-05-25 Matsushita Electric Ind Co Ltd レベルシフト回路およびこれを含む半導体集積回路装置
JP2007053457A (ja) * 2005-08-16 2007-03-01 Sanyo Epson Imaging Devices Corp レベルシフト回路

Also Published As

Publication number Publication date
US10992290B2 (en) 2021-04-27
US20200244252A1 (en) 2020-07-30
KR20200092104A (ko) 2020-08-03

Similar Documents

Publication Publication Date Title
KR102613516B1 (ko) 레벨 시프터 및 그 동작 방법
JP5676711B2 (ja) レベルシフトデバイス
KR102340550B1 (ko) 전원 제어장치
US9059700B2 (en) Voltage translator
KR100795694B1 (ko) 저전력 레벨 쉬프터 및 저전력 레벨 쉬프팅 방법
JP2006033825A (ja) レベルシフタ及びレベルシフティング方法
KR20160025938A (ko) 전원 제어장치
JP6747371B2 (ja) 高圧レベルシフト回路及び駆動装置
JP2007060344A (ja) レベルシフト回路
JP4724575B2 (ja) レベル変換回路
KR20110011988A (ko) 레벨 시프터 및 이를 이용한 표시 장치
KR20030001926A (ko) 레벨 쉬프터
TWI739695B (zh) 轉壓器
JP2005184774A (ja) レベルシフト回路
CN110739958B (zh) 电平转换电路
JP6282124B2 (ja) レベルシフト回路及び半導体装置
KR100943708B1 (ko) 레벨 시프트 회로
US11038495B1 (en) Low voltage level shifter for integrated circuit
KR100719678B1 (ko) 레벨 쉬프터
JP2006352204A (ja) 電位検出回路及びそれを備える半導体集積回路
KR101155853B1 (ko) 고 전압의 레벨 시프팅을 구현하는 레벨 시프터
TWI746062B (zh) 用於積體電路的改良的電位移位器
US10804902B1 (en) Level shifter for integrated circuit
KR100214079B1 (ko) 반도체 장치의 레벨쉬프터
KR100719679B1 (ko) 레벨 쉬프터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right