CN1198396C - 用于极低电源的电平移位器 - Google Patents

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Abstract

提供了一种改良的电平移位器电路，其设计用于极低电源电压。该电平移位器电路包括串联连接且互连于高电压与输出端之间的第四NMOS晶体管(N102)、第三PMOS晶体管(P103)以及第五NMOS晶体管(N103)。结果当高电压下降至等于低电源电压时，高电压仍传送至输出端。

Description

用于极低电源的电平移位器
技术领域
概略而言本发明涉及电平移位器(level shifter)电路，且特别涉及用于极低电源电压的改良电平移位器电路。
背景技术
如一般众所周知，数字逻辑电路广泛用于电子装置及计算机型设备领域。但各种必须彼此通信的数字逻辑电路间可能具有不同的电源电压。例如操作于0伏(低)和2.0伏(高)之间的逻辑电平的第一电路必须与操作于0伏(低)至3.3伏(高)的逻辑电平的第二电路进行通信。如此当电源电压的第一数字逻辑电路需要与另一电源电压的第二数字逻辑电路接口时，通常需要在两个不同电源电压间进行电压转换或平移，从而使其彼此兼容且不会汲取静态电流(static current)。设置电平移位器电路来执行此项功能。
图1显示可用于执行电压转换功能的原有技术电平移位器电路10的电路示意图。电平移位器电路10由通过N沟道(pass N-channel)MOS晶体管N1、上拉P沟道(pull-up P-channel)MOS晶体管P1、P2及下拉N沟道(pull-down N-channel)MOS晶体管N4、N5组成。第一P沟道晶体管P1的源极连接至第二P沟道晶体管P2的源极以及连接至高电压HV，高电压一般约为VCC-10伏。晶体管P1的漏极连接至晶体管P2的栅极并连接至通过晶体管(pass transistor)N1的源极。晶体管P1的栅极于节点A连接至晶体管P2的漏极，节点A连接至输出端OUT。
通过晶体管N1的漏极连接至输入端IN以接收输入信号，并连接至下拉晶体管N5的栅极。晶体管N1的栅极连接至第一电源电位VCC，其一般为+2.0伏。下拉晶体管N4的漏极也连接至节点A并连接至输出端OUT。下拉晶体管N5的漏极连接至晶体管N4的源极，而其源极连接至第二电源或地电位(ground potential)VSS(0伏)。P沟道晶体管P1、P2的n型基底接到其源极并接到高电压HV。
在工作中，当输入端IN的输入信号是0伏时，上拉晶体管P2将导通而晶体管P1及N5将断开。结果电平移位器电路10将于输出端OUT产生电压电平HV(亦即+9伏)。另一方面，当输入端IN的输入信号为VCC(亦即2.0伏)时，晶体管N5及P1均将导通而晶体管P2将断开。如此电平移位器电路10将于输出端OUT提供0伏的电压电平。
但此种现在使用的原有技术电平移位器电路10的主要缺点在于当电源电压VCC降至极低电压例如+1.0伏(等于P沟道MOS晶体管P1、P2的门限电压)以及HV＝VCC时，电平移位器电路10将发生故障或无法操作。鉴于深亚微米CMOS技术的发展趋势，使用的电源电压愈来愈低。如此随着电源电压VCC降至接近或低于P沟道晶体管P1、P2的门限电压且高电压HV变成等于电源电位VCC，上拉晶体管P1或P2均将无法导通，结果节点A或输出端OUT将任其浮动。
此外随着用CMOS技术形成CMOS晶体管的栅极氧化物的厚度愈来愈薄，例如60(埃)或以下，跨晶体管装置的栅极与本体而施加的电压差高于约+2.4伏至+2.5伏即会导致栅极氧化物击穿因而发生故障。举例言之，当0伏输入电压施加于图1的晶体管P2栅极时，电平移位器电路10将于输出端OUT产生HV伏电压电平。应注意到，介于P沟道晶体管P1、P2的漏极与栅极间将形成HV的电压差。若晶体管P1、P2由薄氧化物制成，这就会导致较薄的栅极氧化物击穿。
因此，需要提供一种改良的电平移位器电路，其设计成能工作于极低电源电压下。而且，该电平移位器电路可防止全部晶体管的栅极氧化物击穿。
发明内容
如此本发明的概略技术优点是提供一种传统上所无法达成的用于极低电源电压的改良电平移位器电路。
本发明的技术优点是提供一种设计成以极低电源电压操作的改良的电平移位器电路。
本发明的另一技术优点是提供一种可防止全部晶体管的栅极氧化物击穿的改良的电平移位器电路。
本发明的又一技术优点是提供一种改良的电平移位器电路，包括一个二次路径电路，用以当高电压降低至等于+1.0伏的电源电压时使高电压传送至输出端。
本发明的较佳具体实施例中，提供一种用于极低电源电压的电平移位器电路，包括用以接收具有第一及第二电平的输入信号的输入端，及用以提供具有第三及第四电平的输出信号的输出端。提供具有极低电源电压的第一电源电压、具有地电位的第二电源电压、以及具有高电压的及第三电源电压。
提供第一及第二PMOS晶体管。使第一PMOS晶体管的源极连接至第二PMOS晶体管的源极，其漏极在内部节点上连接至第二PMOS晶体管的栅极，而其栅极连接至第二PMOS晶体管的漏极并连接至输出端。
提供第一及第二NMOS晶体管。使第一NMOS晶体管的漏极连接至第二PMOS晶体管漏极并连接至输出端。使第一NMOS晶体管的源极连接至第二NMOS晶体管的漏极，而其栅极连接至第一电源电压。第二NMOS晶体管具有栅极连接以接收输入信号而其源极连接至地电位。第三NMOS晶体管具有漏极连接至输入端，其栅极连接至第一电源电压，而其源极连接至内部节点。
二次路径电路可响应输入信号，从而当高电压降至等于第一电源电压时将高电压传送至输出端。二次路径电路包括串联连接且互连于高电压与输出端间的第四NMOS晶体管、第三PMOS晶体管以及第五NMOS晶体管，以及反相器。
所述第四NMOS晶体管具有连接至所述高电压的漏极，其源极连接至所述第三PMOS晶体管的源极，而且其栅极连接至所述反相器的输出；所述第三PMOS晶体管具有漏极，该漏极连接至所述第五NMOS晶体管的漏极，而且其栅极连接至所述输入端；所述第五NMOS晶体管具有其源极连接至所述输出端，而且其栅极连接至所述第四NMOS晶体管的栅极；所述反相器具有输入端连接至所述输入端。
附图说明
结合附图而阅读后文详细说明后，本发明上述的和其它的目的及优点即会完整彰显，附图中相同的参考编号表示各图中的对应部件，附图中：图1为原有技术电平移位器电路的电路示意图；以及图2为根据本发明的原理而构造的改良的电平移位器电路的电路示意图。
具体实施方式
现在参照图2，显示根据本发明的原理而构造的改良电平移位器电路110的电路示意图。电平移位器电路110用于将逻辑信号由具有低及高(0伏及VCC-+1.0伏)电压电平的核心装置(例如微处理器)转换为具有高电压HV(例如VCC-10伏)及0伏的较高输入/输出(I/O)电压电平。反相电平移位器110表示在图1电平移位器10上的改良，该反相电平位移器110在+1.0伏的极低电源电压仍可工作。
电平移位器电路110由以下组件构成：N沟道MOS晶体管N101；上拉P沟道MOS晶体管P101、P102；及下拉N沟道MOS晶体管N104、N105。特别是，第一P沟道晶体管P101的源极连接至第二P沟道晶体管P102的源极并连接至高电压HV，该高电压HV典型约为VCC-10伏。晶体管P101的漏极在内部节点B连接至晶体管P102的栅极，并且连接至通过晶体管N101的源极。晶体管P101的栅极在节点A1连接至晶体管P102的漏极，节点A1连接至输出端OUT。
通过晶体管N101的漏极连接至输入端IN以接收输入信号，并连接至下拉晶体管N105的栅极。晶体管N101的栅极连接至第一电源电压VCC，其通常为+1.0伏。下拉晶体管N104的漏极也连接至节点A1以及连接至输出端OUT。下拉晶体管N105的漏极连接至晶体管N104的源极，而其源极连接至第二电源或地电位VSS(零伏)。P沟道晶体管P101、P102的n型基底接到其源极并接到高电压HV。至此所述的图2组件及其相互连接与图1中电平移位器电路10的组件完全相同。
除了这些组件外，本发明的电平移位器电路10进一步包括一个二次路径电路，该二次路径电路由以下组件构成：通过N沟道MOS晶体管N102、N103；通过P沟道MOS晶体管P103；以及CMOS反相器INV。NMOS晶体管N102的漏极也连接至晶体管P101的源极以接收高电压HV，而其源极连接至PMOS晶体管P103的源极。NMOS晶体管N103的漏极连接至PMOS晶体管P103的漏极，而其源极也连接至节点A1。晶体管P103的栅极连接至晶体管N101的漏极并接收输入信号IN。晶体管N102及N103的栅极还连接在一起，并连接至反相器INV的输出端。反相器INV的输入端也连接至晶体管N101的漏极并接收输入信号IN。CMOS反相器INV为常规反相器，且其由P沟道晶体管及N沟道晶体管形成，该晶体管的栅极连接在一起而形成其输入端，该晶体管的漏极连接在一起形成其输出端。
与图1所示原有技术不同，本发明的电平移位器电路110具有通过晶体管N102、P103及N103的第二上拉路径(pull-up path)，以此取代了图1中通过晶体管P2的单一上拉路径。由于高电压HV约为VCC-10伏，故晶体管N102、N103由较厚的栅极氧化物制成，从而可忍受漏极对栅极电压+10伏。再进一步，晶体管N102、N103为耗尽型晶体管，其门限电压值Vtn包括体效应(body effect)约等于0伏。
晶体管P103由较薄的栅极氧化物(例如60埃)制成，故具有较低门限电压以便进行操作，但无法处理因氧化物击穿导致的高电压HV。因此，晶体管P103夹置于或串联连接于NMOS晶体管N102、N103间，该NMOS晶体管用于在高电压HV超过第一(低)电源电压VCC时保护晶体管P103的栅极氧化物。门限电压Vtp的绝对值包括体效应约等于第一电源电位VCC的一半。
现在在第一(低)电源电位VCC等于+1.0伏以及高电压HV等于第一(低)电源电压的条件下，说明电平移位器电路110的工作。当在输入端IN的输入信号为高或为VCC时，下拉晶体管N105将导通从而将节点A1拉至地电位。因此电压电平在输出端OUT将为0伏。须注意由于晶体管N102及N103属于耗尽型，故仅有晶体管P102断开。
当输入信号IN由VCC切换成0伏时，晶体管N105将断开而全部晶体管N102、P103、N103将导通。结果，高电压HV将经由这些晶体管而传送至节点A1，而在输出端OUT产生HV(VCC)的电压。
通过以上详述可知，本发明提供一种改良的电平移位器电路，其包括第二上拉路径，从而当高电压下降至等于电源电压时，可将高电压传送或者说连通至输出端。本发明的电平移位器电路包括二次路径电路，二次路径电路由串联连接且互连于高电压与输出端间的第四NMOS晶体管、第三PMOS晶体管及第五NMOS晶体管组成。结果，当电源电压VCC降至极低电源电压+1.0伏时，电平移位器电路仍然可工作。
虽然就目前视为较佳的本发明具体实施例而作了说明和描述，但本领域技术人员会理解，尚可作多种变化及修改并以等效组件进行取代而并不背离本发明的真正范围。此外，尚可配合本发明所作传授，对于特殊情况或材料作多种修改而并不背离其中心范围。因此无意将本发明限制于所公布的目前视为实现本发明的最佳模式的特定实施例，反之，本发明将涵盖全部落入所附权利要求书范围内的具体实施方案。

Claims (7)

1.一种用于极低电源电压的电平移位器电路，所述电平移位器电路包括：
输入端(IN)，用以接收具有第一及第二电平的输入信号；
输出端(0UT)，用以提供具有第三及第四电平的输出信号；
第一电源电压(VCC)，具有极低电源电压；
第二电源电压(VSS)，具有地电位；
第三电源电压(HV)，具有高电压；
第一及第二PMOS晶体管(P101、P102)，所述第一PMOS晶体管具有源极连接至所述第二PMOS晶体管的源极，其漏极在内部节点连接至所述第二PMOS晶体管的栅极，而且其栅极连接至所述第二PMOS晶体管的漏极并连接至所述输出端；
第一及第二NMOS晶体管(N104、N105)，所述第一NMOS晶体管具有漏极连接至所述第二PMOS晶体管的漏极并连接至所述输出端，所述第一NMOS晶体管具有源极连接至所述第二NMOS晶体管的漏极，而且其栅极连接至所述第一电源电压，所述第二NMOS晶体管具有栅极连接以接收所述输入信号并且其源极连接至地电位；
第三NMOS晶体管(N101)，具有漏极连接至所述输入端，其栅极连接至所述第一电源电压，而且其源极连接至内部节点；以及
传送装置，当所述高电压降至等于所述第一电源电压时，该装置响应所述输入信号而将所述高电压传送至所述输出端；
所述传送装置用于传送所述高电压，其包括串联连接且连接于所述高电压与所述输出端之间的第四NMOS晶体管(N102)、第三PMOS晶体管(P103)以及第五NMOS晶体管(N103)，以及反相器(INV)；
所述第四NMOS晶体管具有连接至所述高电压的漏极，其源极连接至所述第三PMOS晶体管的源极，而且其栅极连接至所述反相器的输出；所述第三PMOS晶体管具有漏极，该漏极连接至所述第五NMOS晶体管的漏极，而且其栅极连接至所述输入端；所述第五NMOS晶体管具有其源极连接至所述输出端，而且其栅极连接至所述第四NMOS晶体管的栅极；所述反相器具有输入端连接至所述输入端。
2.如权利要求1的电平移位器电路，其中所述第一电源电压约为+1.0伏。
3.如权利要求2的电平移位器电路，其中在降低所述高电压到与所述第一电源电压相等之前，其约为+8至+10伏。
4.如权利要求3的电平移位器电路，其中所述第一及第二电平分别为0伏和第一电源电压的电压电平。
5.如权利要求4的电平移位器电路，其中所述第三及第四电平分别为高电压及0伏电压。
6.如权利要求5的电平移位器电路，其中所述第四及第五NMOS晶体管为耗尽型晶体管。
7.如权利要求6的电平移位器电路，其中当所述高电压超过所述第一电源电压时所述第四及第五NMOS晶体管用于保护所述第三PMOS晶体管的栅极氧化物。
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