TW501343B - Level-shifter for extremely low power supply - Google Patents

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501343 經 濟， 部 智。 財 產 局 消 費 合 社 印 製 A7 五、發明說明（1 技術領域 概略而言本發明係關於位準位移器電路，及特別係關 於用於極低電源供應器電壓之改良位準位移器電路。 背景技術 如一般眾所周知，數位邏輯電路廣泛用於電子裝置及 電腦型設備領域。但各種必須彼此通訊的數位邏輯電路間 可能具有不同的電源供應器電壓。例如以〇伏(低)及2 〇 伏（高）之邏輯位準操作的第一電路必須與於〇伏（低）至 3· 3伏（高）之邏輯位準操作的第二電路間通訊。如此當電 源供應器電壓之第-數位邏輯電路f要與另—電源供應器 電壓之第二數位邏輯電路介面時，典型需要作電壓轉換或 在二不同電源供應器㈣間作平移，因❿可彼此相容且不 會汲取靜態電流。提供位準位移器電路來執行此項功能。 第1圖顯示可用於執行電壓轉換功能之先前技術位準 位移器電路10之不意電路圖。位準位移器電路1〇係由通 過N通道MOS電晶體N1、上拉p通道M〇s電晶體P1、P2 及下拉N通道MOS電晶體N4、N5組成。第一 p通道電晶體 P1其源極係連結至第二P通道電晶體p2之源極以及連結 至咼電壓HV，尚電壓典型約為VCC- + 1〇伏。電晶體之 汲極係連結至電晶體P2之閘極以及連結至通過電晶體Nl 之源極。電晶體p 1之閘極係於節點A連結至電晶體p2之 汲極’節點A係連結至輸出端子〇υτ。 通過電晶體N1之汲極係連結至輸入端子〖Μ用於接收 輸入信號以及連結至下拉電晶體N5之閘極。電晶體N1之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 91744 I ----------------I *-----^ f ------------ (請先閱讀背面之注意事項再填寫本頁) 501343 A7 B7 五、發明說明（2 ) 閘極係連結至第一電源供應器電位VCC，其典型約於+2.0 伏。下拉電晶體N4之汲極也連結至節點a以及連結至輸出 端子OUT。下拉電晶體N5之汲極連結至電晶體N4之源極， (請先閱讀背面之注音？事項再填寫本頁) 及其源極係連結至第二電源供應器或地電位vss(〇伏）。p 通道電晶體P1、P2之η型基材係繫於其源極及繫於高電壓 HV 〇 操作時’當輸入端子IN之輸入信號於〇伏時，上拉電 晶體P2將導通而電晶體P1及N5將斷開％结果位準位移器 電路10將於輸出端子〇υτ產生電壓位準肝（亦即+9伏）。 它方面當於輸入端子ΙΝ之輸入信號於vcc(亦即2·〇伏） 時’電晶體N5及P1將皆導通而電晶體p2將斷開。如此位 準位移器電路10將於輸出端子〇ϋτ提供〇伏的電壓位準。 經濟部智慧財產局員工消費合作社印製 但此種現有先前技術位準位移器電路的主要缺點 在於當電源供應器電壓VCC降至極低電壓例如+1· 〇伏（等 於P通道M0S電晶體ρι、ρ2之門限電壓）以及jjv=VCC時， 位準位移器電路將故障而變成無法操作。有鑑於深次微米 CMOS技術的發展趨勢，使用的電源供應器電壓愈來愈低。 如此隨著電源供應器電壓VCC降至接近或低於p通道電晶 體PI、P2之門限電壓且高電壓HV變成等於電源供應器電 位VCC時，上拉電晶體P1或P2之任一者皆無法導通，結 果輸出端子OUT或節點A將任其浮動。 此外隨著於CMOS技術形成CMOS電晶體之閘極氧化物 的厚度愈來愈薄，例如60埃或以下，跨電晶體裝置之閘極 與本體間施加電壓差高於約+2.4伏至+2.5伏將造成閘極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 2 91744 經％部智.^財產局員工消費合作社印製 501343 A7 -----—--—--- B7 _ 五、發明說明（3 ) 氧化物的崩溃因而造成故障。舉例言之，# Q伏輸入電壓 施加於第i圖之電晶體P2閘極時，位準位移器電路以將 於輸出端子OUT產生HV伏電壓位準。如所示，介於p通道 電晶體PI、P2之汲極與閘極間將形成Hv的電壓差。若電 晶體Ρ卜Ρ2係由薄氧化物製成，則將造成更薄的閘極氧化 物崩潰。 因此，需要提供一種改良的位準位移器電路，其係設 計成可以極低電源供應器電壓操作。進一步位準位移器電 路可防止全部電晶體的閘極氧化物崩潰。 發明揭示 如此本發明之概略技術優點係提供一種傳統上所無法 達成之用於極低電源供應器電壓之改良位準位移器電路。 本發明之技術優點係提供一種設計成以極低電源供應 器電壓操作之改良之位準位移器電路。 本發明之另一技術優點係提供一種可防止全部電晶體 之閘極氧化物崩潰之改良之位準位移器電路。 本發明之又一技術優點係提供一種改良之位準位移器 電路，包括一個二次路徑電路用以當高電壓降低至等於 + 1·0伏之電源供應器電壓時通過高電壓至輸出端子。 本發明之較佳具體實施例中，提供一種用於極低電源 供應器電壓之位準位移器電路，包括輸入端子用以接收具 有第一及第二位準之輸入信號，及輸出端子用以提供具有 第三及第四位準之輸出信號。提供第一電源供應器電壓具 有極低電源供應器電壓，第二電源供應器電壓具有地電 -着 ^ffJ» n s« H —ϊ —ϊ ϋ I s (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 3 91744 501343 A7

位，及第三電源供應器電壓具有高電壓。 提供第一及第二PM0S電晶體。第一 pM〇s電晶體具有 源極連結至第二PM〇s電晶體之源極，其汲極連結至於内部 節點之第二PM0S電晶體之閘極，及其閘極連結至第：pM〇s 電晶體之汲極及連結至輸出端子。 提供第一及第二NM0S電晶體。第一 NM0S電晶體具有 沒極連結至第二PM0S電晶體汲極以及連結至輸出端子'。第 一 NM0S電晶體具有源極連結至第二NM〇s電晶體之汲極， 及其閘極連結至第一電源供應器電壓。第二Nmqs電晶體具 有閘極連結而接收輸入信號及其源極係連結至地電位。第 二NM0S電晶體具有汲極連結至輸入端子，其閘極連結至第 一電源供應器電壓’及其源極連結至内部節點。 二次路徑電路可回應於輸入信號用以當高電壓降至等 於第一電源供應器電壓時傳輸高電壓至輸出端子。二次路 徑電路包括第四NM0S電晶體、第三PM0S電晶體以及第五 NM0S電晶體串聯連結且互連於高電壓與輸出端子間，以及 反相器。 圖式之簡要說明 此等及其它本發明之目的及優點由後文詳細說明連同 附圖將完整彰顯，附圖中類似的參考編號指示各圖中的對 應部件，附圖中： 第1圖為先前技術位準位移器電路之示意電路圖；以 及 第2圖為根據本發明之原理建構而成之改良之位準位 (請先閱讀背面之注意事項再填寫本頁) ;· •線- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 4 91744 經 部 智 .r 財 產 局 消 費 合 作 社 印 製 501343 A7 ______B7 _ 五、發明說明（5 ) 移器電路之示意電路圖。 執行本發明之最佳模式 現在參照第2圖’顯示根據本發明之原理建構而成之 改良之位準位移器電路110之示意電路圖。位準位移器電 路no用於將邏輯信號由具有電壓位準低及高（〇伏擊 VCO + 1.0伏）之核心裝置（例如微處理器）轉成具有高電壓 HV(例如VCC-+10伏）及0伏的較高輸入/輸出（1/〇)電壓位 •準。反相位準位移器110表示優於第1圖位準位移器1〇 的改良，該位移器於+ 1·〇伏之極低電源供應器電壓仍然具 有功能。 位準位移器電路110係由Ν通道MOS電晶體Ν101 ;上 拉Ρ通道MOS電晶體Ρ101、Pl〇2 ;及下拉ν通道M0S電晶 體Ν104、Ν105組成。特別，第一 ρ通道電晶體ρι〇1之源 極係連結至第二Ρ通道電晶體P1 02之源極以及連結至高電 壓HV，典型約為VCC —+ 10伏。電晶體ρι〇ι之汲極係於内 部節點B連結至電晶體pi〇2之閘極以及連結至通過電晶體 N101之源極。電晶體pi〇i之閘極係於節點A1連結至電晶 體P102之汲極，節點係連結至輸出端子out。 通過電晶體N101之汲極連結至輸入端子IN用來接收 輸入信號以及連結至下拉電晶體N1〇5之閘極。電晶體Ν1〇ι 之閘極係連結至第一電源供應器電壓vcc，其典型係於 + 1· 0伏。下拉電晶體N1 04之汲極也連結至節點A1以及連 結至輸出端子OUT。下拉電晶體N105之汲極係連結至電晶 體N1 04源極，及其源極係連結至第二電源供應器或地電位 I. I I — I I 1 I I ! ! ! I · ! I ----,» I I « ί ί I J i i I Ϊ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適財關冑鮮(CNS)A4規格（210 x 297公爱了 5 91744 501343 經濟部智慧財產局員工消費合作社印制衣 A7 B7 五、發明說明（6 ) VSS (零伏）。P通道電晶體p1〇1、p1〇2之η型基材係繫至 其源極以及繫至高電壓如至目前所述，第2圖元件及 其互連線係與第1圖之位準位移器電路1 〇之組件完全相 同。 除了此等元件外’本發明之位準位移器電路進一步 包括一個二次路徑電路，該二次路徑電路係經由通過Ν通 道MOS電晶體Ν102、Ν103 ;通過Ρ通道MOS電晶體Ρ103 及CMOS反相器INV組成。NMOS電晶體Ν102具有汲極也連 結至電晶體Ρ101之源極俾接收高電壓HV，及其源極係連 結至PM0S電晶體P103之源極。NM0S電晶體N103之汲極 係連結至PM0S電晶體P1 〇3之汲極，及其源極也連結至節 點A1。電晶體P1 03之閘極係連結至電晶體N101之汲極且 接收輸入信號IN。電晶體N1 02及N103之閘極也共同連結 以及連結至反相器INV之輸出端。反相器INV之輸入端也 連結至電晶體N101之汲極且接收輸入信號in。CMOS反相 器INV為習知反相器，且係由ρ通道電晶體及n通道電晶 體形成，其閘極係共同連結而界定其輸入端，及其沒極係 共同連結而界定其輸出端。 不似第1圖先前技術，本發明之位準位移器電路11〇 具有第二上拉路徑通過電晶體N102、P103及N103，替代 單一上拉路徑通過第1圖電晶體P2。由於高電壓HV約為 VCC- + 10伏，故電晶體N102、N103係由較厚的閘極氧化物 製成，故可忍受汲極對閘極電壓+1 〇伏。進一步電晶體 N102、N103為耗盡型電晶體，其門限電壓值Vtn包括本體 — — — — — 1III1I — - I i i 1 I I i _ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 6 91744 501343 經濟部智#?財產局員工消費合作社印制衣 B曰 A7 B7 五、發明說明（7 ) 效應約等於0伏。 電晶體P103係由較薄的閘極氧化物（例如60埃）製 成，故具有較低門限電壓俾可操作，但無法處理因氧化物 崩潰造成的高電壓HV。如此電晶體P103係夾置或串聯連 結於NMOS電晶體N102、N103間，其用來保護電晶體P103 之閘極氧化物於高電壓HV超過第一（低）電源供應器電壓 VCC的情況。門限電壓Vtp之絕對值包括本體效應係約等於 第一電源供應器電位VCC之一半。 位準位移器電路110之操作現在將對第一（低）電源供 應器電位VCC係等於+ 1· 〇伏以及高電壓HV係等於第一（低） 電源供應器電壓的情況說明。當於輸入端子ΪΝ之輸入信號 為高或於VCC時，下拉電晶體N105將導通因而將節點A1 拉至地電位。如此電壓位準於輸出端子〇ϋτ將為〇伏。須 注意由於電晶體N102及N1 03屬於耗盡型，故將僅有電晶 體P102斷開。 》 當輸入信號IN由VCC切換成0伏時，電晶體ni〇5將 斷開而全部電晶體N102、P103、N103將導通。結果，高電 壓HV將經由此等電晶體通至節點a卜HV(VCC)之電壓將於 輸出端子OUT產生。 由則文之詳細說明，如此可知本發明提供一種改良之 位準位移器電路，包括第二上拉路徑用於當高電壓下降至 等於電源供應器電壓時傳輸或連結高電壓至輸出端子。本 發明之位準位移器電路包括二次路徑電路，二次路徑電路 係由第四NM0S電晶體、第三PM0S電晶體及第五龍⑽電 91744 I i S «ϋ ·ϋ n tn Is «n m nfi n I · n m n t i_l U1 im —0 fl Ba— -II n βδ -f i iflf s (請先閱讀背面之注意事項再填寫本頁) 501343 A7 五、發明說明（8 ) 體串聯連結且互連於高電壓與輸出端子間組成。結果，當 電源供應器電麼VCC降至極低電源供應器電壓+1. 〇伏時， 位準位移器電路仍然可操作。 雖然已經就目前視為較佳之本發明之具體實施例舉例 說明本發明，但業界人士須了解可作多種變化及修改，以 及以等放元件取代而未悖離本發明之範圍。此外，多種修 改可配合本發明教示之特殊情況或材料而未悖離其中心範 圍。因此意圖本發明並非限於預期視為執行本發明之最佳 模式而揭示的特定具體實施例，反而本發明係涵蓋全部落 入隨附之申請專利範圍範圍内之具體實施例。 •Γ-------!# (請先閱讀背面之注意事項再填寫本頁) .vr« I I I I I _ •線_· 經濟部智慧財產局員工消費合作社印製

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Claims (1)

1. 501343 A8SC8D8 Her 經濟部智慧財產局員X消費合作社印製 六 、申請專利範圍 i一種用於極低電源供應器電壓之位準位移器電路，該位 準位移器電路包含： 輸入端子（IN)，用以接收具有第一及第二位準之輸 入信號； 輸出端子（OUT)，用以提供具有第三及第四位準之 輪出信號； 第一電源供應器電壓（VCC) ’具有極低電源供應器 電壓； 第二電源供應器電壓（VSS)，具有地電位； 第三電源供應器電壓（HV)，具有高電壓； 第一及第一 PMOS電晶體（Pl〇l、pi〇2)，該第一 PM0S電晶體具有源極係連結至第二PM〇s電晶體之源 極，其沒極連結至該第二PMOS電晶體於内部節點之間 極’及閘極係連結至該第二PMOS電晶體之汲極以及連 結至該輸出端子； 第一及第一^ NMOS電晶體（N104、N105)，該第一 NMOS電晶體具有汲極連結至第二pmos電晶體之汲極 以及連結至該輸出端子，該第一 NMOS電晶體具有源 極連結至第一 NMO S電晶體之没極，及其閘極連結至 該第一電源供應器電壓，該第二NM0S電晶體具有間 極連結以接收該輸入信號及其源極係連結至地電位； 第二NMOS電晶體（N101)，具有沒極連結至該輸入 端子，其閘極連結至該第一電源供應器電位，及其源極 係連結至内部節點；以及 ----I-----------------^ * --------:線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 9 91744 A8 B8 C8 D8 經 濟 部 智 慧 財 產 局 消 費 合 作 社 印 製 六、申請專利範圍 裝置，當該高電壓降至等於該第一電源供應器電麈 時該裝置回應於該輸入信號用以將該高電壓通過灵該 輸出端子。 2.如申請專利範圍第1項之位準位移器電路，其中該第， 低電源供應器電壓為約+1.0伏。 申明專利範圍苐2項之位準位移器電路，其中該高電 壓為約+ 8至+1〇伏。 4·如申請專利範圍第3項之位準位移器電路，其中該第〆 及第一位準分別$ 〇伏及低電源供應器電壓之電麼位 準。 5·如申請專利範圍第4項之位準位移器電路，其中該第三 及第四位準分別為高電壓及0伏電壓。 6·如申請專利範圍帛！項之位準位移器電路，其中該通過 裝置包括第四NM0S電晶體（N1〇2)、第三pM〇s電晶體 (P103)以及第五NM〇s電晶體（N1〇3)串聯連結且連結於 該高電壓與該輸出端子間，及反相器（INV)。 7·如申請專利範圍第6項之位準位移器電路，其中該第西 匪OS電晶體具有汲極連結至該高電壓，其源極連結至 該第二PMOS t晶體之源極，1其閑極連結至該反相器 之輸出；該第三PMOS電晶體具有汲極連結至該第五 NMOS電晶體之汲極，及其閘極連結至該輸入端子，·該 第五NMOS電晶體具有其源極連結至該輸出端子及其 閘極係連結至該第四NMOS電晶體之閘極；該反相哭 具有輸入端係連結至該輸入端子。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） c請先閱讀背面之注意事頊再填寫本頁〕 1T---- 線 _ n n ϋ HI n n n n n n ϋ - 501343 A8B8C8D8 六、申請專利範圍 — 8·如申請專利範圍第5項之位準位移器電路，其中該通過 裝置包括第四NMOS電晶體（N1〇2)、第三pM〇s電晶體 (P103)以及第五NMOS電晶體（N1〇3)串聯連結且連=於 該高電壓與該輸出端子間，及反相器（ίΝν)。 9. 如申請專利範圍第8項之位準位移器電路，其中該第四 NMOS電晶體具有汲極連結至該冑電壓，其源極連結至 該第三PMOS電晶體之源極，及其閘極連結至該反相器 之輸出；該第三PMOS電晶體具有汲極連結至該第五 NMOS電晶體之汲極’及其閘極連結至該輸入端子；該 第五NMOS電晶體具有源極連結至該輸出端子及其閘 極係連結至該第四NMOS電晶體之閘極；該反相器具 有輸入端係連結至該輸入端子。 10. 如申請專利範圍第9項之位準位移器電路，其中該第四 及第五NMOS電晶體為耗盡型電晶體。 ------------ (請先閱讀背面之注意事項再填寫本頁) ，線· 經齊邨智慧时產苟員工消費^作法印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 11 91744