JP2670356B2 - 化合物半導体集積回路 - Google Patents
化合物半導体集積回路Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MESFETを用いて構成される化合物半導体集
積回路に関する。
積回路に関する。
（従来の技術） MESFETを用いたGaAs論理集積回路は高速性に優れたも
のとして注目され単位論理ゲートの構成が種々考えられ
ている。それらを大別するとDCFL及びこれを基本として
レベル・シフト段やバッファ段を設けたタイプとSCFLの
ような差動増幅器タイプの２つに分けられる。ここでは
前者をシングル・スイッチング方式と呼ぶことにする。
のとして注目され単位論理ゲートの構成が種々考えられ
ている。それらを大別するとDCFL及びこれを基本として
レベル・シフト段やバッファ段を設けたタイプとSCFLの
ような差動増幅器タイプの２つに分けられる。ここでは
前者をシングル・スイッチング方式と呼ぶことにする。
シングル・スイッチング方式の基本回路例を第６図お
よび第７図に示す。
よび第７図に示す。
第６図は、シングル・スイッチング方式の代表例であ
るDCFLを示し、第７図はSLCF（Ｓchottky Diodne Ｌeve
l Shifter Ｃapacitor coupled ＦET Logic）を示す。
その他のシングル・スイッチング方式の論理ゲートもす
べてＤタイプのロードFETとＤタイプあるいはＥタイプ
のドライバFETから成るスイッチング段が存在する。
るDCFLを示し、第７図はSLCF（Ｓchottky Diodne Ｌeve
l Shifter Ｃapacitor coupled ＦET Logic）を示す。
その他のシングル・スイッチング方式の論理ゲートもす
べてＤタイプのロードFETとＤタイプあるいはＥタイプ
のドライバFETから成るスイッチング段が存在する。
シングル・スッチング方式の基本回路を設計する場
合、DC的な動作マージン（ノイズ・マージンなど）を考
慮しつつ、高速性実現の為に電流駆動能力を大きくなる
ようにFETのパラメータ（しきい値電圧など）を設定す
る。
合、DC的な動作マージン（ノイズ・マージンなど）を考
慮しつつ、高速性実現の為に電流駆動能力を大きくなる
ようにFETのパラメータ（しきい値電圧など）を設定す
る。
ここでDCFL回路を例にとって考える。DCFL回路は通常
Highレベルが0.7v程度、Lowレベルが0.1v程度となる。L
owレベルの0.1vが入力している時にドライバFETがオフ
状態となる為にはドライバFETのしきい値電圧が0.1v以
上である必要がある。一方高速性を考えるのであればド
ライバFET及びロードFETのしきい値はマイナス側であっ
た方がよい。電流駆動力が大きくなるからである。よっ
てドライバFETのしきい値電圧は0.1vが最適と考えられ
る。通常このような考え方でFETのしきい値電圧は設定
される。そして従来は、論理ゲートのファン・イン数に
かかわらずロードFET及びドライバFETのそれぞれに対し
てそれぞれ単一のしきい値電圧が設定されていた。しか
しその事によってファン・イン数の大きい多入力NORを
実際上構成できないという問題があった。
Highレベルが0.7v程度、Lowレベルが0.1v程度となる。L
owレベルの0.1vが入力している時にドライバFETがオフ
状態となる為にはドライバFETのしきい値電圧が0.1v以
上である必要がある。一方高速性を考えるのであればド
ライバFET及びロードFETのしきい値はマイナス側であっ
た方がよい。電流駆動力が大きくなるからである。よっ
てドライバFETのしきい値電圧は0.1vが最適と考えられ
る。通常このような考え方でFETのしきい値電圧は設定
される。そして従来は、論理ゲートのファン・イン数に
かかわらずロードFET及びドライバFETのそれぞれに対し
てそれぞれ単一のしきい値電圧が設定されていた。しか
しその事によってファン・イン数の大きい多入力NORを
実際上構成できないという問題があった。
以下にこの問題を詳細に説明する。第８図はDCFL回路
で構成した８入力NORゲートを示している。８つの入力
のうち７つの入力にはLowレベルVL＝0.1vが入力されて
いる。ドライバFETのしきい値が0.1vであるとすると厳
密にはFETはオフ状態とは言えずサブ・スレッショルド
電流は流れている。この電流は数マイクロアンペアオー
ダのものであるが、ファンインが大きなものではDC特性
を劣下させノイズ・マージンを低下させる事となる。第
９図はその様子を示した伝達特性である。ファン・イン
数が８程度になるとそれぞれのドライバFETを流れるサ
ブ・スレッショルド電流の総和は無視し得ないものとな
る。その結果Highレベルの低下、回路しきい値の低下、
ゲインの低下そしてそれらによってノイズ・マージンの
低下を紹くことになる。又、VLがもし本来のLow level
である0.1vでなく0.2vとして入力されるような事がある
とするとこの状況はさらに深刻なものとなる。つまり入
力するLowレベルが浮き上がる事はその前段の論理ゲー
トのGND端子の電位が浮き上がっている時に起きる訳で
あるがLSI規模の回路では給電線における電圧降下は無
視できず0.1程度のGND線の電位浮き上がりはよくある事
である。
で構成した８入力NORゲートを示している。８つの入力
のうち７つの入力にはLowレベルVL＝0.1vが入力されて
いる。ドライバFETのしきい値が0.1vであるとすると厳
密にはFETはオフ状態とは言えずサブ・スレッショルド
電流は流れている。この電流は数マイクロアンペアオー
ダのものであるが、ファンインが大きなものではDC特性
を劣下させノイズ・マージンを低下させる事となる。第
９図はその様子を示した伝達特性である。ファン・イン
数が８程度になるとそれぞれのドライバFETを流れるサ
ブ・スレッショルド電流の総和は無視し得ないものとな
る。その結果Highレベルの低下、回路しきい値の低下、
ゲインの低下そしてそれらによってノイズ・マージンの
低下を紹くことになる。又、VLがもし本来のLow level
である0.1vでなく0.2vとして入力されるような事がある
とするとこの状況はさらに深刻なものとなる。つまり入
力するLowレベルが浮き上がる事はその前段の論理ゲー
トのGND端子の電位が浮き上がっている時に起きる訳で
あるがLSI規模の回路では給電線における電圧降下は無
視できず0.1程度のGND線の電位浮き上がりはよくある事
である。
以上のような理由で８入力NORのような多入力NORを第
10図に示すように１つの論理ゲートで実現する事はでき
ず、従来は例えば第11図に示すように２つの４入力NOR
ゲートG1,G2、２つのインバータI1,I2、および１つの２
入力NORゲートG3で構成していた。よってDCFLの例にお
いてはFETの総数は17であり１ゲートで構成した第10図
の場合よりもFETが９個多く必要となる。それによって
レイアウト面積が大きくなる。又３段構成としているの
で遅延時間は３ゲート分になる。
10図に示すように１つの論理ゲートで実現する事はでき
ず、従来は例えば第11図に示すように２つの４入力NOR
ゲートG1,G2、２つのインバータI1,I2、および１つの２
入力NORゲートG3で構成していた。よってDCFLの例にお
いてはFETの総数は17であり１ゲートで構成した第10図
の場合よりもFETが９個多く必要となる。それによって
レイアウト面積が大きくなる。又３段構成としているの
で遅延時間は３ゲート分になる。
以上のような問題はDCFLに限らず第７図に示したSLCF
のようにレベルシフト段をもつ基本回路でも生じる。
のようにレベルシフト段をもつ基本回路でも生じる。
このように従来は多入力NORを１つの論理ゲートで構
成するのは困難であるという問題点があった。
成するのは困難であるという問題点があった。
（発明が解決しようとする課題） 以上のように従来は、多入力NORゲートを１つの論理
ゲートで構成するとノイズ・マージンが小さくなるとい
う理由から、ファン・イン数の小さな論理ゲートを組み
合わせて構成していたので素子数が増えその為にメイア
ウト面積が大きい、消費電力が大きい、そして遅延時間
も大きいという問題点があった。
ゲートで構成するとノイズ・マージンが小さくなるとい
う理由から、ファン・イン数の小さな論理ゲートを組み
合わせて構成していたので素子数が増えその為にメイア
ウト面積が大きい、消費電力が大きい、そして遅延時間
も大きいという問題点があった。
本発明はこのような問題を解決した化合物半導体集積
回路を提供することを目的とする。
回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係る化合物半導体集積回路は、ロードMESFET
とドライバMESFETによりスイッチング段が構成されてい
る基本回路を用いて構成される化合物半導体集積回路に
おいて、第１のNORゲートを構成するドライバMESFETの
しきい値電圧が、前記第１のNORゲートよりもファン・
イン数が少ない第２のNORゲートのドライバMESFETのし
きい値電圧よりも正側に大きく設定されていることを特
徴とするこの際好ましくは、多入力NORゲートの伝達特
性がインバータのそれに近いものとなるように、ロード
FETもしきい値電圧を上げるかもしくはそのゲート幅を
小さくする。
とドライバMESFETによりスイッチング段が構成されてい
る基本回路を用いて構成される化合物半導体集積回路に
おいて、第１のNORゲートを構成するドライバMESFETの
しきい値電圧が、前記第１のNORゲートよりもファン・
イン数が少ない第２のNORゲートのドライバMESFETのし
きい値電圧よりも正側に大きく設定されていることを特
徴とするこの際好ましくは、多入力NORゲートの伝達特
性がインバータのそれに近いものとなるように、ロード
FETもしきい値電圧を上げるかもしくはそのゲート幅を
小さくする。
（作 用） 本発明によればファン・イン数の大きな多入力NORゲ
ートを１ゲートでしても多入力NORゲートのDC的動作マ
ージン（ノイズ・マージン）を充分確保できる。これは
即ち、集積回路の素子数、消費電力および遅延時間の減
少をもたらす。
ートを１ゲートでしても多入力NORゲートのDC的動作マ
ージン（ノイズ・マージン）を充分確保できる。これは
即ち、集積回路の素子数、消費電力および遅延時間の減
少をもたらす。
（実施例） 以下、本発明の実施例を説明する。
第１図はSLCFを基本回路として構成した８入力OR回路
に対する本発明の実施例である。この回路は、８入力NO
Rゲート11とインバータゲート12から構成されている。N
ORゲート11は、８個のドライバFET−G21,Q22,…,Q28と
１個のロードFET−Q1を基本とし、各ドライバFETにレベ
ルシフト段を設けて構成されている。インバータ12は、
ドライバFET−Q4とロードFET−Q3を基本とし、その入力
段にやはりレベルシフト段を設けて構成されている。
に対する本発明の実施例である。この回路は、８入力NO
Rゲート11とインバータゲート12から構成されている。N
ORゲート11は、８個のドライバFET−G21,Q22,…,Q28と
１個のロードFET−Q1を基本とし、各ドライバFETにレベ
ルシフト段を設けて構成されている。インバータ12は、
ドライバFET−Q4とロードFET−Q3を基本とし、その入力
段にやはりレベルシフト段を設けて構成されている。
ここで、NORゲート11のドライバFETのしきい値をVth
（Q2），インバータ・ゲート12のドライバFETのしきい
値をVth（Q4）とすると、 Vth（Q2）＞Vth（Q4） …（１） となっている。またNORゲート11のロードFETのしきい値
をVth（Q1）、インバータ・ゲート12のロードFETのしき
い値をVth（Q3）とすると、 Vth（Q1）＞Vth（Q3） …（２） に設定されている。
（Q2），インバータ・ゲート12のドライバFETのしきい
値をVth（Q4）とすると、 Vth（Q2）＞Vth（Q4） …（１） となっている。またNORゲート11のロードFETのしきい値
をVth（Q1）、インバータ・ゲート12のロードFETのしき
い値をVth（Q3）とすると、 Vth（Q1）＞Vth（Q3） …（２） に設定されている。
第２図は比較のため、従来方式により第１図と同じ回
路機能を実現した場合を示す。
路機能を実現した場合を示す。
８入力NOR部は２つの入力NORゲート211,212、２つの
インバータ221,222および１つの２入力NORゲート23で構
成され、その出力端に更にインバータ24が設けられてい
る。この従来においては、どのゲートにおいてもそのフ
ァン・イン数にかかわらず、ロード及びドライバーFET
にはそれぞれ同じしきい値のFETを用いている。
インバータ221,222および１つの２入力NORゲート23で構
成され、その出力端に更にインバータ24が設けられてい
る。この従来においては、どのゲートにおいてもそのフ
ァン・イン数にかかわらず、ロード及びドライバーFET
にはそれぞれ同じしきい値のFETを用いている。
次に本実施例の効果について説明する。
本発明に係る第１図と従来例である第２図の違いは、
８入力NOR部にある。即ち本発明ではそれを単一ゲート
で構成しており従来例では５つのゲートで構成されてい
る。
８入力NOR部にある。即ち本発明ではそれを単一ゲート
で構成しており従来例では５つのゲートで構成されてい
る。
第３図および第４図の一点鎖線は、SPICEシミュレー
ションによるSLCFインバータの伝達特性である。FETの
しきい値は、 ロードFETのしきい値電圧＝−0.6v …（３） ドライバFETのしきい値電圧＝−0.3v …（４） であり、DCマージン及び高速性の面から最適化した結果
である。
ションによるSLCFインバータの伝達特性である。FETの
しきい値は、 ロードFETのしきい値電圧＝−0.6v …（３） ドライバFETのしきい値電圧＝−0.3v …（４） であり、DCマージン及び高速性の面から最適化した結果
である。
第４図の実線は、ドライバFET、ロードFETともにイン
バータのそれと同じしきい値のものをそのまま用いて８
入力NOR単一ゲートを構成した時の伝達特性である。多
入力NORはLowレベルの浮き上がりに弱い。現実問題とし
て給電線における電圧降下によってGND線が本来の0vか
ら100mV程度浮き上がることはGaAsLSIでは珍しい事では
ない。GND線電位の浮き上がりはそこにある論理ゲート
のLowレベルの浮き上がりをもたらす。そこで第４図の
実線に示した伝達特性は十分考え得る劣下を想定したも
のであり、７つの入力に本来のLowレベルから100mV浮き
上がった電位が入力している時に残る１つの入力と出力
の間の伝達特性を示したものである。インバータの回路
しきい値は0.75vで理想的であるのに対し第４図の実線
で示した８入力NORゲートの回路しきい値は0.5Vにまで
低下しており、DCマージンは極めて劣下する。このよう
な理由で従来は８入力NORのようなファン・イン数の多
いものは実際上用いることができなかった。
バータのそれと同じしきい値のものをそのまま用いて８
入力NOR単一ゲートを構成した時の伝達特性である。多
入力NORはLowレベルの浮き上がりに弱い。現実問題とし
て給電線における電圧降下によってGND線が本来の0vか
ら100mV程度浮き上がることはGaAsLSIでは珍しい事では
ない。GND線電位の浮き上がりはそこにある論理ゲート
のLowレベルの浮き上がりをもたらす。そこで第４図の
実線に示した伝達特性は十分考え得る劣下を想定したも
のであり、７つの入力に本来のLowレベルから100mV浮き
上がった電位が入力している時に残る１つの入力と出力
の間の伝達特性を示したものである。インバータの回路
しきい値は0.75vで理想的であるのに対し第４図の実線
で示した８入力NORゲートの回路しきい値は0.5Vにまで
低下しており、DCマージンは極めて劣下する。このよう
な理由で従来は８入力NORのようなファン・イン数の多
いものは実際上用いることができなかった。
それに対し本実施例における８入力NORゲートは、イ
ンバータよりもFETのしきい値が正側に大きいためDC的
マージンは十分確保する事ができる。第３図の実線がそ
の様子を示す。本実施例では８入力NORゲートを構成す
るロード及びドライバFETのしきい値はインバータのそ
れよりもそれぞれ0.2v正側にシフトしたものを用いた。
即ち ロードFETのしきい値電圧＝−0.4v …（５） ドライバFETのしきい値電圧＝−0.1v …（６） そうする事によって本実施例の８入力NORゲートの回
路しきい値は、インバータのそれに近い0.74vとなる。
故に十分なDCマージンを確保できている。
ンバータよりもFETのしきい値が正側に大きいためDC的
マージンは十分確保する事ができる。第３図の実線がそ
の様子を示す。本実施例では８入力NORゲートを構成す
るロード及びドライバFETのしきい値はインバータのそ
れよりもそれぞれ0.2v正側にシフトしたものを用いた。
即ち ロードFETのしきい値電圧＝−0.4v …（５） ドライバFETのしきい値電圧＝−0.1v …（６） そうする事によって本実施例の８入力NORゲートの回
路しきい値は、インバータのそれに近い0.74vとなる。
故に十分なDCマージンを確保できている。
次に高速性について説明する。FETのしきい値を正側
に大きく設定する事はその論理ゲートの電流駆動力を小
さくする事になる為、遅延時間は大きくなる。そこでそ
れについて考えねばならない。従来、８入力NORは第２
図が示すように４入力NOR,インバータ,2入力NORの３段
構成であった。各ゲートのFETのしきい値は高速性実現
の為にぎりぎりまでマイナス側に設定されている。しか
し３段分の遅延があり、SPICEシミュレーションによる
と従来の８入力NOR部の遅延時間は、325Psecとなる。
に大きく設定する事はその論理ゲートの電流駆動力を小
さくする事になる為、遅延時間は大きくなる。そこでそ
れについて考えねばならない。従来、８入力NORは第２
図が示すように４入力NOR,インバータ,2入力NORの３段
構成であった。各ゲートのFETのしきい値は高速性実現
の為にぎりぎりまでマイナス側に設定されている。しか
し３段分の遅延があり、SPICEシミュレーションによる
と従来の８入力NOR部の遅延時間は、325Psecとなる。
これに対し本実施例に係る８入力NORゲートでは１ゲ
ート分の遅延しかなく、その遅延時間は、240Psecとな
る。即ち本発明の実施例は、従来法に比べ26％高速性が
向上する。
ート分の遅延しかなく、その遅延時間は、240Psecとな
る。即ち本発明の実施例は、従来法に比べ26％高速性が
向上する。
ゲート数は、第２図の従来例では５であるのに対し、
第１図の実施例では１である。素子数を比較すると本実
施例の法が16個少ない。以上により本実施例では消費電
力は80％減少する。
第１図の実施例では１である。素子数を比較すると本実
施例の法が16個少ない。以上により本実施例では消費電
力は80％減少する。
またスタンダードセル方式でレイアウトした場合、従
来の８入力NOR回路は４入力NORセル２つ、インバータセ
ル２つ、２入力NORセル１つ必要であり、そのトータル
のレイアウト面積は2790μm2となる。これに対して本発
明の実施例における８入力NORのセルのレイアウト面積
は18150μm2となり、レイアウト面積は39％減少する。
来の８入力NOR回路は４入力NORセル２つ、インバータセ
ル２つ、２入力NORセル１つ必要であり、そのトータル
のレイアウト面積は2790μm2となる。これに対して本発
明の実施例における８入力NORのセルのレイアウト面積
は18150μm2となり、レイアウト面積は39％減少する。
次に実用的回路において本発明を適用した実施例につ
いて説明する。第12図に設計試作した並直列変換回路の
ブロック図を示す。並直列変換回路はタイミング発生回
路31と8:1マルチプレクサ32から構成される。
いて説明する。第12図に設計試作した並直列変換回路の
ブロック図を示す。並直列変換回路はタイミング発生回
路31と8:1マルチプレクサ32から構成される。
タイミング発生回路31は同期型８進カウンタであり、
クロック入力に対し６個のタイミング信号S0,0,S1,
1,S2,２を出力するようになっている。一方8:1マルチ
プレクサ32は第13図に示すように８個の４入力NORゲー
トとこれらのゲートの８個の出力を並列に入力する８入
力NORゲートから構成されている。このマルチプレクサ
は先の８進カウンタから発生した６個のタイミング信号
に従って並列に入った８個の入力データI0,I1,I2,I,I4,
I5,I6,I7を直列に変換して出力するようになっている。
クロック入力に対し６個のタイミング信号S0,0,S1,
1,S2,２を出力するようになっている。一方8:1マルチ
プレクサ32は第13図に示すように８個の４入力NORゲー
トとこれらのゲートの８個の出力を並列に入力する８入
力NORゲートから構成されている。このマルチプレクサ
は先の８進カウンタから発生した６個のタイミング信号
に従って並列に入った８個の入力データI0,I1,I2,I,I4,
I5,I6,I7を直列に変換して出力するようになっている。
以上説明した並直列変換回路をSLCFを基本回路として
構成し試作した。その際ロードFETのしきい値を一律−
0.6v,ドライバFETのしきい値を一律で−0.3vに設定した
ところ、歩留りは43％であった。これはプロセス的要因
による不良以外に不良要因が存在すると考えざるを得な
い低い歩留りである。8:1マルチプレクサの８入力NORゲ
ートの出力のHigh levelを測定したところ本来のHigh l
evelより20％小さい値であった。そこで８入力NORゲー
トのロードFET及びドライバFETのみ、しきい値を他のフ
ァン・イン数の小さいゲートを構成するFETのしきい値
よりも正側に200mV大きく設定したところ、歩留りは78
％に向上した。
構成し試作した。その際ロードFETのしきい値を一律−
0.6v,ドライバFETのしきい値を一律で−0.3vに設定した
ところ、歩留りは43％であった。これはプロセス的要因
による不良以外に不良要因が存在すると考えざるを得な
い低い歩留りである。8:1マルチプレクサの８入力NORゲ
ートの出力のHigh levelを測定したところ本来のHigh l
evelより20％小さい値であった。そこで８入力NORゲー
トのロードFET及びドライバFETのみ、しきい値を他のフ
ァン・イン数の小さいゲートを構成するFETのしきい値
よりも正側に200mV大きく設定したところ、歩留りは78
％に向上した。
具体的な実施例によるデータを以下に示す。用いたGa
AsMESFETのパラメータは次表の通りである。
AsMESFETのパラメータは次表の通りである。
FETの活性層はSiのイオン注入により形成した。加速
電圧は45Kevであり表に示すようにドーズ量の大きさに
よってしきい値電圧を制御した。
電圧は45Kevであり表に示すようにドーズ量の大きさに
よってしきい値電圧を制御した。
本発明は上記実施例に限られるものではない。例えば
FETのしきい値は実施例で説明したように代表的には活
性層のイオン注入量により制御されるが、他の方法でし
きい値を制御してもよい。その一例として、第５図に示
すようにMESFETをＰ型ウエル41内に形成し、このＰ型ウ
エル41に外部から所定の電圧を印加する方法が考えられ
る。これにより、いわゆるバック・バイアスがかかって
等価的にしきい値が制御されることになる。この方法に
よれば、回路各部でイオン注入量を異ならせる必要がな
くなる。
FETのしきい値は実施例で説明したように代表的には活
性層のイオン注入量により制御されるが、他の方法でし
きい値を制御してもよい。その一例として、第５図に示
すようにMESFETをＰ型ウエル41内に形成し、このＰ型ウ
エル41に外部から所定の電圧を印加する方法が考えられ
る。これにより、いわゆるバック・バイアスがかかって
等価的にしきい値が制御されることになる。この方法に
よれば、回路各部でイオン注入量を異ならせる必要がな
くなる。
また、実施例では他入力NOR部のFETのしきい値をイン
バータ・ゲートをそれと異ならせる場合を説明したが、
大規模論理回路においては、ファン・イン数に応じて３
種以上のしきい値を設定するようにしてもよい。
バータ・ゲートをそれと異ならせる場合を説明したが、
大規模論理回路においては、ファン・イン数に応じて３
種以上のしきい値を設定するようにしてもよい。
［発明の効果］ 以上述べたように本発明によれば多入力NOR回路を単
一論理ゲートで構成することができ、レイアウト面積、
消費電力及び遅延時間を減少させることができる。
一論理ゲートで構成することができ、レイアウト面積、
消費電力及び遅延時間を減少させることができる。
第１図は本発明の一実施例であるSLCFで構成した８入力
OR回路の回路図、 第２図は第１図に対して従来法で構成した８入力OR回路
の回路図、 第３図は、実施例のNORゲート部の伝達特性をSLCFイン
バータと比較して示す図、 第４図は、従来方式による８入力NORゲート部の伝達特
性をSLCFインバータと比較して示す図、 第５図は、本発明におけるFETのしきい値電圧設定法の
他の例を示す図、 第６図および第７図はそれぞれDCFL回路およびSLCF回路
の回路図、 第８図は８入力NOR回路をDCFL単一ゲートで構成した時
の回路図、 第９図は第８図の８入力NORゲートの伝達特性を示す
図、 第10図は第８図と同様に８入力NOR回路をDCFL単一ゲー
トで構成した時の回路図、 第11図は従来の方法で８入力NOR回路を構成したときの
回路図、 第12図は本発明を適用した並直列変換回路の回路図、 第13図はその回路におけるマルチプレクサの回路図であ
る。 11……８入力NORゲート、12……インバータ・ゲート、Q
1,Q3……ロードFET、Q21,Q22,…,Q28,Q4……ドライバFE
T。
OR回路の回路図、 第２図は第１図に対して従来法で構成した８入力OR回路
の回路図、 第３図は、実施例のNORゲート部の伝達特性をSLCFイン
バータと比較して示す図、 第４図は、従来方式による８入力NORゲート部の伝達特
性をSLCFインバータと比較して示す図、 第５図は、本発明におけるFETのしきい値電圧設定法の
他の例を示す図、 第６図および第７図はそれぞれDCFL回路およびSLCF回路
の回路図、 第８図は８入力NOR回路をDCFL単一ゲートで構成した時
の回路図、 第９図は第８図の８入力NORゲートの伝達特性を示す
図、 第10図は第８図と同様に８入力NOR回路をDCFL単一ゲー
トで構成した時の回路図、 第11図は従来の方法で８入力NOR回路を構成したときの
回路図、 第12図は本発明を適用した並直列変換回路の回路図、 第13図はその回路におけるマルチプレクサの回路図であ
る。 11……８入力NORゲート、12……インバータ・ゲート、Q
1,Q3……ロードFET、Q21,Q22,…,Q28,Q4……ドライバFE
T。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0952 (72)発明者 佐々木 忠寛 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭60−220959（ＪＰ，Ａ) 特開 昭61−99413（ＪＰ，Ａ) 特開 昭60−173924（ＪＰ，Ａ) 特開 昭49−24063（ＪＰ，Ａ) 特開 平１−93925（ＪＰ，Ａ) 特開 昭58−62939（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ロードMESFETとドライバMESFETによりスイ
ッチング段が構成されている基本回路を用いて構成され
る化合物半導体集積回路において、 第１のNORゲートを構成するドライバMESFETのしきい値
電圧が、前記第１のNORゲートよりもファン・イン数が
少ない第２のNORゲートのドライバMESFETのしきい値電
圧よりも正側に大きく設定されていることを特徴とする
化合物半導体集積回路。 - 【請求項２】前記第１のNORゲートを構成するロードMES
FETのしきい値電圧が、前記第２のロードMESFETのしき
い値電圧より正側に大きく設定されている請求項１記載
の化合物半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169573A JP2670356B2 (ja) | 1989-06-30 | 1989-06-30 | 化合物半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169573A JP2670356B2 (ja) | 1989-06-30 | 1989-06-30 | 化合物半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334722A JPH0334722A (ja) | 1991-02-14 |
| JP2670356B2 true JP2670356B2 (ja) | 1997-10-29 |
Family
ID=15888982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169573A Expired - Lifetime JP2670356B2 (ja) | 1989-06-30 | 1989-06-30 | 化合物半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2670356B2 (ja) |
-
1989
- 1989-06-30 JP JP1169573A patent/JP2670356B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334722A (ja) | 1991-02-14 |
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