SU1285589A1 - Логический элемент - Google Patents
Логический элемент Download PDFInfo
- Publication number
- SU1285589A1 SU1285589A1 SU853953297A SU3953297A SU1285589A1 SU 1285589 A1 SU1285589 A1 SU 1285589A1 SU 853953297 A SU853953297 A SU 853953297A SU 3953297 A SU3953297 A SU 3953297A SU 1285589 A1 SU1285589 A1 SU 1285589A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- collector
- transistors
- input
- base
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относитс к импульс ной технике и может быть использовано в логических устройствах различного назначени , содержащих элементы ЭСЛ-типа. Цель изобретени - увеличение надежности в работе логического элемента путем уменьшени .амплитуды импульсов помехи на выходе. Устройство содержит транзисторы 1, 2, 6, 7, 8 и 9 и резисторы 4 и 5. Дл достижени поставленной цели в устройстве изменены внутренние св зи. ил.
Description
(Л
о х
ел
сд
00
со
Изобретение относитс к импульс- ной технике и предназначено дл использовани в логических устройствах различного назначени , содержащих элементы ЭСЛ-типа
Цель изобретени - увеличение надежности в работе логического элемента путем уменьшени амплитуды импульсов помехи на выходе.
На чертеже изображена электричес- ка схема логического элемента.
Логический элемент содержит первый 1 и второй 2 транзисторы, эмиттеры которых подключены к первому выводу источника 3 тока, первый 4 и второй 5 резисторы, первые выводы которых подключены к коллекторам третьего 6 и четвертого 7 транзисторов соответственно , п тьш 8 и шестой 9 транзисторы , базы которых подкгдачены к первому входу 10, Коллектор п того транзистора 8 и вторые выводы резисторов 4 и 5 соединены с общей шиной, эмиттер п того транзистора 8 подключен к базе второго транзистора 2, эмиттеры третьего 6, четвертого 7 и шестого 9 транзисторов подключены к коллектору первого транзистора 1, коллекторы второго 2 и шестого 9 транзисторов подключены к первому выводу второго резистора 5., который вл етс выходом 11 функции ЗАПРЕТ А по В (АВ). База третьего транзистора 6 подключена к второму входу 12, а его коллектор вл етс выходом 13 функции ИМПЛИКАЦИЯ от А к Б, кото- рой соответствует логическа сумма А + В, базы четвертого 7 и первого 1 транзисторов подключены соответственно к первой 14 и второй 5 шинам опорного напр жени , второй вывод источника 3 тока соединен с шиной 16 питаьш .
Уровень на первой шине 14 опорно- го напр жени занимает среднее поло- же1-ше между высоким и низким логическими-уровн ми входных напр жений, а уровень на второй шине 15 опорного напр жени смещен по отношению к уров- ню первой .шины 14 опорного напр жени вниз на величину падени напр жени база.- эмиттер п того транзистора 8.
.Транзисторы 1 и 2 составл ют переключатель тока первой ступени, а тра зистор 8 выполн ет функции эмиттерно- го повторител , который предназначен дл смещени уровней напр жений на входе 10 дл управлени переключате5
5 0 5
с Q
лем тока первой ступени. Если на вход 10 подан высокий логический уровень , ток источника 3 тока протекает через транзистор 2 и создает на резисторе 5 падение напр жени , ток в резисторе 4 отсутствует. При этом независимо от уровн , поступающего на вход 12, на выходе 11 сформирован высокий , а на выходе 13 - низкий логи-, ческие уровни. Если на вход 10 подан низкий логический уровень, ток источника 3 тока протекает через транзистор 1 в узел эмиттеров транзисторов 6, 7 и 9, которые составл ют переключатель тока второй ступени, при этом логические уровни на выходах элемента определ ютс уровнем напр жени на входе 12. Если на входе I2 высокий логический уровень, коллекторный ток транзистора 1 протекает через транзистор 6 и на выходе 11 формируетс низкий логический уровень . Если на входе 12 низкий логический уровень, ток коллектора транзистора 1 протекает через транзистор 7 и резистор 5, в результате чего на выходе 1 формируетс высокий, а на выходе 13 - низкий логические уровни. Транзистор 9 в статическом режиме тока проводить не может, так как при высоком уровне на входе 10 ток источника 3 тока минует переключатель тока второй ступени, а в случае низкого уровн на входе 10 потенциал на базе транзистора 9 всегда ниже потенциала на базе транзистора 6 или транзистора 7.
Транзистор 9 предназначен дл уменьшени амплитуды импульсов напр жени , возникающих на выходах логического элемента при одновременном изменении напр жений на обоих входах 10 и 12 с верхнего логического уровн в нижний и наоборот. Если на входах 10 и 12 логического элемента установлены одинаковые напр жени высокого логического уровн , на выходе 11 формируетс высокий, а на выхо- де 13 --низкий логические уровни. Такие же уровни формируютс на выходах 11 и 13 логического элемента при установке на входах 10 и 12 низкого логического уровн . В процессе изменени напр жений на входах, 10 и 12 при приближении входных уровней к уровню первой шины 14 опорного напр жени базовые потенциалы транзисторов 1, 2 и 6, 7 и 9 переключателей
31285589
тока сказываютс приблизительно равными и ток источника 3 тока делитс между транзисторами 1 .и 2, а коллекторный ток транзистора I делитс между транзисторами 6, 7 и 9, В результате на выходе 11, на котором должен сохранитьс высокий логический уровень , возникает отрицательный импульс напр жени , а на выходе 13, на котоФормула изобретени Логический элемент, содержащий
ром должен сохранитьс низкий логи- Ю - транзисторов, эмиттеры первого и второго транзисторов через источник тока соединены с шиной пита- йи , эмиттеры третьего и четвертого транзисторов подключены к коллектору первого транзистора, а их коллекторы подключены сортветственно через первый и второй резисторы-к общей шине, -база п того транзистора со- едикена с первым входом, коллектор п того транзистора соединен общей шиной, коллектор второго транзистора подключен к коллектору четвертого транзистора, база третьего транзистора соединена с вторым входом, а базы четвертого и первого транзисторов подключень соответственно к первой и второй шинам опорного напр жени , отличающийс тем, что, с целью увеличени надежности в работе, эмиттер шестого транзистора подключен к коллектору первого транзистора , коллектор подключен к коллек тору второго транзистора, база соединена с первым входом, а эмиттер п того транзистора соединен с базой второго транзистора.
ческий уровень, возникает положитель ный импульс. Причиной возникновени этих импульсов вл етс разделение тока коллектора транзистора 1 между транзисторами 6, 7 и 9, амплитуда импульсов пропорциональна части тока ответвл ющейс в эмиттер транзистора 6. Наличие транзистора 9 позвол ет эту часть уменьшить, так как ток коллектора транзистора 1 раздел етс между транзисторами 6, 7 и 9 обратно пропорционально их эквивалентным эмиттерным сопротивлени м. Эффективность транзистора 9 тем вьше, чем больше площадь его эмиттерного р-п- перехода и меньше сопротивлени базовой области.
Таким образом, предлагаемое техническое решение позвол ет снизить амплитуду импульсов помех, возникаю- щих на выходах двухступенчатого элемента РШШ1ИКАЦИЯ от А к В, ЗАПРЕТ А по В при одновременном одинаковом изменении входных логических уровнен , что повышает надежность логических элементов либо их быстродействие за счет уменьшени логического перепада без ухудшени помехоустойчивости .
Claims (1)
- Формула изобретени Логический элемент, содержащий- транзисторов, эмиттеры первого и второго транзисторов через источник тока соединены с шиной пита- йи , эмиттеры третьего и четвертого транзисторов подключены к коллектору первого транзистора, а их коллекторы подключены сортветственно через первый и второй резисторы-к общей шине, -база п того транзистора со- едикена с первым входом, коллектор п того транзистора соединен общей шиной, коллектор второго транзистора подключен к коллектору четвертого транзистора, база третьего транзистора соединена с вторым входом, а базы четвертого и первого транзисторов подключень соответственно к первой и второй шинам опорного напр жени , отличающийс тем, что, с целью увеличени надежности в работе, эмиттер шестого транзистора подключен к коллектору первого транзистора , коллектор подключен к коллектору второго транзистора, база соединена с первым входом, а эмиттер п того транзистора соединен с базой второго транзистора.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853953297A SU1285589A1 (ru) | 1985-08-01 | 1985-08-01 | Логический элемент |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853953297A SU1285589A1 (ru) | 1985-08-01 | 1985-08-01 | Логический элемент |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1285589A1 true SU1285589A1 (ru) | 1987-01-23 |
Family
ID=21197258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853953297A SU1285589A1 (ru) | 1985-08-01 | 1985-08-01 | Логический элемент |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1285589A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU214892U1 (ru) * | 2022-06-01 | 2022-11-21 | Акционерное общество "Микрон" (АО "Микрон") | Логический элемент исключающее 2или / равнозначность 2 |
-
1985
- 1985-08-01 SU SU853953297A patent/SU1285589A1/ru active
Non-Patent Citations (1)
Title |
---|
За вка JP № 47-35710, кл. Н 03 К 19/08, 1972. Патент Фра1щии № 2.260.231, кл. Н 03 К 19/08, 1975. * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU214892U1 (ru) * | 2022-06-01 | 2022-11-21 | Акционерное общество "Микрон" (АО "Микрон") | Логический элемент исключающее 2или / равнозначность 2 |
RU215765U1 (ru) * | 2022-10-12 | 2022-12-26 | Акционерное общество "Микрон" (АО "Микрон") | Логический элемент равнозначность 2 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3900746A (en) | Voltage level conversion circuit | |
KR910001882B1 (ko) | 버퍼회로 | |
KR890017875A (ko) | 마스터-슬레이브 플립플롭회로 | |
SE7907853L (sv) | Omkopplingskrets | |
US3424928A (en) | Clocked r-s flip-flop | |
EP0027860B1 (en) | Complementary transistor, inverting emitter follower circuit | |
US4536665A (en) | Circuit for converting two balanced ECL level signals into an inverted TTL level signal | |
SU1285589A1 (ru) | Логический элемент | |
US5068550A (en) | ECL-TTL signal level converter | |
JP2760017B2 (ja) | 論理回路 | |
US4562364A (en) | TTL Circuit in which transient current is prevented from flowing therethrough | |
US3934157A (en) | TTL circuit | |
JPH05335917A (ja) | トランスファーゲート及びこれを用いたダイナミック型分周回路 | |
US5402013A (en) | Common mode logic multiplexer configuration | |
US3749945A (en) | Constant current pull-up circuit for a mos memory driver | |
US5349554A (en) | Memory element with bipolar transistors in resettable latch | |
US4728824A (en) | Control circuit of a plurality of STL type logic cells in parallel | |
SU1531157A1 (ru) | Формирователь логических перепадов | |
SU1378049A1 (ru) | Мажоритарный элемент | |
SU1649651A1 (ru) | Электронный переключатель | |
JPH0451094B2 (ru) | ||
SU1336225A1 (ru) | Элемент транзисторно-транзисторной логики | |
US6225832B1 (en) | Signal regeneration circuit | |
SU1023634A1 (ru) | Счетный триггер | |
EP0403215A2 (en) | Flip-flop circuit |