JPS59223991A - デコ−ダ - Google Patents
デコ−ダInfo
- Publication number
- JPS59223991A JPS59223991A JP58097814A JP9781483A JPS59223991A JP S59223991 A JPS59223991 A JP S59223991A JP 58097814 A JP58097814 A JP 58097814A JP 9781483 A JP9781483 A JP 9781483A JP S59223991 A JPS59223991 A JP S59223991A
- Authority
- JP
- Japan
- Prior art keywords
- bit information
- decoder
- field effect
- decoding
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は籾数ビット情報からなるコート０化データを
単ビツト情報に復号化するデコーダに関し、さらＫＩＩ
′ｉ、集積回路メモリ藪ＨＰ二適用して特に有効な技術
り（７曲１−るもので、たとえば、ＣＭＯＳメモリ甚僧
のデコード回路に利用して有効な技術に関するものであ
る。
単ビツト情報に復号化するデコーダに関し、さらＫＩＩ
′ｉ、集積回路メモリ藪ＨＰ二適用して特に有効な技術
り（７曲１−るもので、たとえば、ＣＭＯＳメモリ甚僧
のデコード回路に利用して有効な技術に関するものであ
る。
Ｃ−ＭＯ８メモリが構成された半魯体東桜回路装置１で
は、マトリックス状に配列された多数のメそりセルとと
もに、外部から与えられるアトゝレスデータすなわちコ
ード化データによって特定のメモリセルを指定１；Ｅ・
／Ｃめのデコーダか内蔵されたものが提案されている。
は、マトリックス状に配列された多数のメそりセルとと
もに、外部から与えられるアトゝレスデータすなわちコ
ード化データによって特定のメモリセルを指定１；Ｅ・
／Ｃめのデコーダか内蔵されたものが提案されている。
このデコーダに、上記半得体集積回路装置内で少なから
ぬレイアウト面積を占１ｊすることかすＩ４らかとなっ
た。この点を本発明者が検討したところに従って、枳、
明す々、。
ぬレイアウト面積を占１ｊすることかすＩ４らかとなっ
た。この点を本発明者が検討したところに従って、枳、
明す々、。
第１図はそのデコーダの一例を示す。同図に示すデコー
ダは、理解を容易にするために２進３桁すなわち３ビツ
トの１＋！１報からなるコード化データを２Ｘ２Ｘ２＝
８個の単ビツト情報にり号化するものとしである。ｆｉ
Ｉｉ゛２＋に示すデコーダく、その３ビツト情報７Ｑ＼
らなるコード化データ１〔よって表現される８個の却ピ
ッ） １ｉｔ Ｉｉの数に相当するｌ（ｙ、のデコード
回路ＵｖＣよって’１１４ ｈ’Ｙされる。各デコード
回路Ｕ Ｋ Ｐｉそれ（ｆれ３ビツトのコード化データ
（ＡＱ 。
ダは、理解を容易にするために２進３桁すなわち３ビツ
トの１＋！１報からなるコード化データを２Ｘ２Ｘ２＝
８個の単ビツト情報にり号化するものとしである。ｆｉ
Ｉｉ゛２＋に示すデコーダく、その３ビツト情報７Ｑ＼
らなるコード化データ１〔よって表現される８個の却ピ
ッ） １ｉｔ Ｉｉの数に相当するｌ（ｙ、のデコード
回路ＵｖＣよって’１１４ ｈ’Ｙされる。各デコード
回路Ｕ Ｋ Ｐｉそれ（ｆれ３ビツトのコード化データ
（ＡＱ 。
ＡＩ、Ａ２）が入力されろ。デコード回１宅Ｔ、Ｊに、
図示の場合はデコード入力ＡＯ、Ａｌ 、Ａ２が３ビツ
トであるため、そ１１それ」し列１？よび直列に接続さ
れた３個ずつ削６１績１のＭ ０８ ’ｉ比界効果トラ
ンジスタＱ１〜Ｑ６によって構成される。デコード入力
Ａｎ 、Ａ１ 、Ａ２ｉ寸並列あるいは直列寮続された
電界効果トランジスタＱｌ 、Ｑ２ 、Ｑ３あるいはＱ
４ 、Ｑ５ 、Ｑ６のゲートに振分け・配分される。そ
の配分の組合せ方により、特定のビットパターンのとき
だけ単ピットのデコード出力ＤＯが能動化するようにな
っている。このようなデコード回路Ｕがコード化データ
によって表現される単ビツト情報の数だけ、すカわちこ
こでは８個使用される。これにより、コード化データの
ビットパターンによって特定される１のデコーダからデ
コード出力ＤＯが発せられる。このデコード出力り。
図示の場合はデコード入力ＡＯ、Ａｌ 、Ａ２が３ビツ
トであるため、そ１１それ」し列１？よび直列に接続さ
れた３個ずつ削６１績１のＭ ０８ ’ｉ比界効果トラ
ンジスタＱ１〜Ｑ６によって構成される。デコード入力
Ａｎ 、Ａ１ 、Ａ２ｉ寸並列あるいは直列寮続された
電界効果トランジスタＱｌ 、Ｑ２ 、Ｑ３あるいはＱ
４ 、Ｑ５ 、Ｑ６のゲートに振分け・配分される。そ
の配分の組合せ方により、特定のビットパターンのとき
だけ単ピットのデコード出力ＤＯが能動化するようにな
っている。このようなデコード回路Ｕがコード化データ
によって表現される単ビツト情報の数だけ、すカわちこ
こでは８個使用される。これにより、コード化データの
ビットパターンによって特定される１のデコーダからデ
コード出力ＤＯが発せられる。このデコード出力り。
は、上記メモリマトリックスの行あるいは列の選択信号
となる。
となる。
なお、各デコード回路Ｕは共通の電源＋Ｖｃｃおよび共
通の接地電位ＧＮＤにそれぞれ接続されている。
通の接地電位ＧＮＤにそれぞれ接続されている。
しかし、かかる技術においては、以下のような問題点が
あることが、本発明者によってあきらかにされた。すな
わち、上述したデコーダでは、コード化データが３ビツ
ト情報からなっているため、各デコーダＵはそれぞれそ
のビット数３の２倍の６個のＭＯ８Ｏ８電界効果トラン
ジスター１〜Ｑ６用する。従って、全体として必要ｅＭ
Ｏ８電界効果トランジスタＱ１〜Ｑ６の数は、６Ｘ８＝
４８個となる。このように、僅か３ビツトでも４８個も
のＭＯ８ｖｔ界効果トランジスタが必要になる。
あることが、本発明者によってあきらかにされた。すな
わち、上述したデコーダでは、コード化データが３ビツ
ト情報からなっているため、各デコーダＵはそれぞれそ
のビット数３の２倍の６個のＭＯ８Ｏ８電界効果トラン
ジスター１〜Ｑ６用する。従って、全体として必要ｅＭ
Ｏ８電界効果トランジスタＱ１〜Ｑ６の数は、６Ｘ８＝
４８個となる。このように、僅か３ビツトでも４８個も
のＭＯ８ｖｔ界効果トランジスタが必要になる。
ここで、デコードすべきコード化データの情報ビットが
８ビツトであったとすると、各デコード回路ごとに８Ｘ
２＝１６個のＭＯ８ＩＩ界効果トランジスタが必要にな
り、またそのデコード回路は２５６個必要となる。結局
、１６Ｘ２５６＝４０９６個ものＭＯ８電界効果トラン
ジスタが必要となる。
８ビツトであったとすると、各デコード回路ごとに８Ｘ
２＝１６個のＭＯ８ＩＩ界効果トランジスタが必要にな
り、またそのデコード回路は２５６個必要となる。結局
、１６Ｘ２５６＝４０９６個ものＭＯ８電界効果トラン
ジスタが必要となる。
このように、デコード入力のビット数が多くなると、非
常に多量のＭＯ８電界効果トランジスタが必要になるの
である。このため、面積の限られた半導体集積回路装箭
内で、そのデコード回路を構成するためのレイアウト面
積を確保することが非常に困難になる。
常に多量のＭＯ８電界効果トランジスタが必要になるの
である。このため、面積の限られた半導体集積回路装箭
内で、そのデコード回路を構成するためのレイアウト面
積を確保することが非常に困難になる。
また、個々のデコード回路Ｕ内においては、デコード入
力のビット数が多くなるに伴って、ＭＯＢ電界効果トラ
ンジスタの並列接続数および直列接続段数がそれぞれ増
える。これによシ、並列接続されるＭＯ８電界効果トラ
ンジスタでは１個あたりのチャネル幅（ＦＥＴのチャネ
ルの幅）が狭くなってしまう。また、直列接続されるＭ
Ｏ８電界効果トランジスタでは、直列接続段数が多くな
ることなどによＦ）、Ｍ０８＠界効果トランジスタとし
てのｇｍ（相互コンダクタンス）が低下してしまう。こ
れによシ、動作遅れが大きくなって、メそりの場合には
アクセス速度が低下するといったような結果を招いてし
まう。
力のビット数が多くなるに伴って、ＭＯＢ電界効果トラ
ンジスタの並列接続数および直列接続段数がそれぞれ増
える。これによシ、並列接続されるＭＯ８電界効果トラ
ンジスタでは１個あたりのチャネル幅（ＦＥＴのチャネ
ルの幅）が狭くなってしまう。また、直列接続されるＭ
Ｏ８電界効果トランジスタでは、直列接続段数が多くな
ることなどによＦ）、Ｍ０８＠界効果トランジスタとし
てのｇｍ（相互コンダクタンス）が低下してしまう。こ
れによシ、動作遅れが大きくなって、メそりの場合には
アクセス速度が低下するといったような結果を招いてし
まう。
本発明の一つの目的は、高速のデコーダ回路を提供する
ことにある。
ことにある。
本発明の一つの目的は、高集積密度のデコーダ回路を提
供することにある。
供することにある。
本発明の一つの目的は、アクセス時間の短かい集積回路
メモリ装置を提供することにある。
メモリ装置を提供することにある。
本発明の一つの目的は、少々い素子数で構成できるデコ
ーダ回路を提供することにある。
ーダ回路を提供することにある。
本発明の一つの目的は、レイアウトが容易な集積回路に
適合したデコーダ回路を提供することにある。
適合したデコーダ回路を提供することにある。
本発明の一つの目的は、（、ＭＯ８半導体集積回路に適
合したＭＯ８ＦＥＴ回路技術を提供することにある。
合したＭＯ８ＦＥＴ回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の配達および添附図面から明かに々
るであろう。
ついては、本明細書の配達および添附図面から明かに々
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、複数ビット情報からなるコード化データを単
ビツト情報に復号化するデコーダにおいて、上記コード
化データによって表現される単ビツト情報の数に相当す
る数のデコード回路を設ける一方、上記コード化データ
を構成する複数ビット情報を、少なくとも最上位ビット
の情報を取出してなる上位ビット情報と、この上位ビッ
ト情報を除いてなる下位ビット情報とに分割し、また上
記デコード回路およびその動作電源供給の制御を上記上
位ビット情報で表現される数のグループごとに独立して
行なうようにし、さらに上記下位ビット情報を全グルー
プのデコード回路にそれぞれデコード入力として分配す
るとともに、上記上位ビット情報によってグループごと
の電源供給の制御を行なうにし、これによシブコード回
路を構成するのに必要な素子数を大幅に少なくすること
ができるとともに、動作速度を向上させることができる
ようにするという目的を達成するものである。
ビツト情報に復号化するデコーダにおいて、上記コード
化データによって表現される単ビツト情報の数に相当す
る数のデコード回路を設ける一方、上記コード化データ
を構成する複数ビット情報を、少なくとも最上位ビット
の情報を取出してなる上位ビット情報と、この上位ビッ
ト情報を除いてなる下位ビット情報とに分割し、また上
記デコード回路およびその動作電源供給の制御を上記上
位ビット情報で表現される数のグループごとに独立して
行なうようにし、さらに上記下位ビット情報を全グルー
プのデコード回路にそれぞれデコード入力として分配す
るとともに、上記上位ビット情報によってグループごと
の電源供給の制御を行なうにし、これによシブコード回
路を構成するのに必要な素子数を大幅に少なくすること
ができるとともに、動作速度を向上させることができる
ようにするという目的を達成するものである。
ｖ下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第１図はこの発明によるデコーダの一実施例を示す。同
図に示すデコーダは、理解を容易にするために２進３桁
すなわち３ビツトの情報からなる１［ コード化データを２Ｘ２Ｘ２＝８個の単ピット情報に復
号化するものとしである。同図に示すデコーダは、その
３ビツト情報から力るコード化データによって表現され
る８個の単ビツト情報の数に相当する数のデコード回路
Ｕｌ、Ｕ２によって構成される。
図に示すデコーダは、理解を容易にするために２進３桁
すなわち３ビツトの情報からなる１［ コード化データを２Ｘ２Ｘ２＝８個の単ピット情報に復
号化するものとしである。同図に示すデコーダは、その
３ビツト情報から力るコード化データによって表現され
る８個の単ビツト情報の数に相当する数のデコード回路
Ｕｌ、Ｕ２によって構成される。
ここで、上記コード化データを構成する３ビツト情報は
、最上位の１ビツトの情報だけを取出してなる上位１ビ
ツト情報（Ａ２）と、この上位１ビツト情帳を除いてな
る下位２ビツト情報（ＡＯ。
、最上位の１ビツトの情報だけを取出してなる上位１ビ
ツト情報（Ａ２）と、この上位１ビツト情帳を除いてな
る下位２ビツト情報（ＡＯ。
ＡＩ）とに分割される。また、上記デコード回路Ｕｌ、
Ｕ２およびその基準電位側ラインを上記上位１ビツト情
報（Ａ２）で表現される数すなわち２つのグループ（Ｕ
ｌと０２）に分けて互いに独立させである。これによシ
、各デコード回路Ｕｌ。
Ｕ２およびその基準電位側ラインを上記上位１ビツト情
報（Ａ２）で表現される数すなわち２つのグループ（Ｕ
ｌと０２）に分けて互いに独立させである。これによシ
、各デコード回路Ｕｌ。
Ｕ２の動作電源の制御をグループごとに独立して行なえ
るようにしである。この動作電源の制御は、各グループ
ごとにそれぞれ設けられたＣ−ＭＯ８電界効果トランジ
スタＱｎｌ、Ｑｎ２およびＱｎ３゜Ｑｎ４によって行わ
れる。
るようにしである。この動作電源の制御は、各グループ
ごとにそれぞれ設けられたＣ−ＭＯ８電界効果トランジ
スタＱｎｌ、Ｑｎ２およびＱｎ３゜Ｑｎ４によって行わ
れる。
ここで、上記上位１ビツト情報（Ａ２）Ｆｉ、上記Ｃ−
Ｍ Ｏ８電界効果トランジスタＱｎ ｌ 、 Ｑｎ ２
あるいはＱ” ３ｒＱ” ４を介して２つのデコード回
路グループＵ１．Ｕ２のいずれか一方を選択する。選択
された１のグルニブのデコード回路Ｕ１あるいはＵ２は
、そのグループ内にて共通の基準電位側ラインが基準電
位ＧＮＤに落とされることによシ能動化さする。また、
選択されなかった方のグループのデコード回路Ｕ２ある
いはＵｌは、その共通の基準電位側ラインが市源＋ＶＣ
Ｃ側に持ち上げられることによシ非能動化される。
Ｍ Ｏ８電界効果トランジスタＱｎ ｌ 、 Ｑｎ ２
あるいはＱ” ３ｒＱ” ４を介して２つのデコード回
路グループＵ１．Ｕ２のいずれか一方を選択する。選択
された１のグルニブのデコード回路Ｕ１あるいはＵ２は
、そのグループ内にて共通の基準電位側ラインが基準電
位ＧＮＤに落とされることによシ能動化さする。また、
選択されなかった方のグループのデコード回路Ｕ２ある
いはＵｌは、その共通の基準電位側ラインが市源＋ＶＣ
Ｃ側に持ち上げられることによシ非能動化される。
他方、上記下位２ピツト情報（ＡＯ、Ａ１ ）を全グル
ープのデコード回路Ｕｌ、Ｕ２にそれぞれデコード人力
ＡＯ、ＡＩとして分配するようにしである。
ープのデコード回路Ｕｌ、Ｕ２にそれぞれデコード人力
ＡＯ、ＡＩとして分配するようにしである。
ところで、実施例においては、各デコード回路Ｕｌ 、
Ｕ２は、上述したように下位２ビツトのコード化データ
だけがデコード入力として分配される。従って、各デコ
ード回路Ｕｌ 、Ｕ２はそれぞれその２ビツトのデコー
ド入力ＡＯ，ＡＩをデコードできるように構成されてい
ればよい。このため、各デコード回路Ｕｌ、Ｕ２はそれ
ぞれ、互いに並列接続さ′ｎたＰチャンネルＭＯ８電界
効果トランジスタＱｌ 、Ｑ２と、互いに直列接続され
たＮチャンネルＭＯ８電界効果トランジスタＱ３゜Ｑ４
とによって構ｈＩｉ、される。すなわち、その下位２ビ
ツト情報のビット数の２倍の４個のＭｏｓ＠界効果トラ
ンジスタＱ１〜Ｑ４によって構成することができる。そ
して、下位２ビツトのデコード人力ＡＯ，Ａｌｌ！、並
列あるいは直列接続されたＭＯ８電界効果トランジスタ
Ｑｌ、Ｑ２あるいはＱ３．Ｑ４のゲートに振分け・配分
される。その配分の組合せ方によ勺、特定のビットパタ
ーンのときだけ単ビットのデコード出力Ｄｏがｈ目動化
するようになっている。このようなデコード回路がコー
ド化データによって表現される単ビツト情報の数だけ、
すなわちここでは８個設けられる。
Ｕ２は、上述したように下位２ビツトのコード化データ
だけがデコード入力として分配される。従って、各デコ
ード回路Ｕｌ 、Ｕ２はそれぞれその２ビツトのデコー
ド入力ＡＯ，ＡＩをデコードできるように構成されてい
ればよい。このため、各デコード回路Ｕｌ、Ｕ２はそれ
ぞれ、互いに並列接続さ′ｎたＰチャンネルＭＯ８電界
効果トランジスタＱｌ 、Ｑ２と、互いに直列接続され
たＮチャンネルＭＯ８電界効果トランジスタＱ３゜Ｑ４
とによって構ｈＩｉ、される。すなわち、その下位２ビ
ツト情報のビット数の２倍の４個のＭｏｓ＠界効果トラ
ンジスタＱ１〜Ｑ４によって構成することができる。そ
して、下位２ビツトのデコード人力ＡＯ，Ａｌｌ！、並
列あるいは直列接続されたＭＯ８電界効果トランジスタ
Ｑｌ、Ｑ２あるいはＱ３．Ｑ４のゲートに振分け・配分
される。その配分の組合せ方によ勺、特定のビットパタ
ーンのときだけ単ビットのデコード出力Ｄｏがｈ目動化
するようになっている。このようなデコード回路がコー
ド化データによって表現される単ビツト情報の数だけ、
すなわちここでは８個設けられる。
この場合、デコード入力ＡＯ、ＡＩは下位の２ビツトだ
けなので、各グループごとに１つずつ計２つのデコード
回路Ｕ１あるいはＵ２が同時に選択されてしまう。しか
し、いずれが一方のグループ内のデコード回路Ｕ１ある
いＦｉＵ２は、上述したように、上位１ビツト情報（Ａ
２）によって非能動化される。これにより、コード化デ
ータのビットパターンによって特定される１のデコード
回路だけからデコード出力ＤＯが発せられるようになる
。このデコード出力ＤＯは、上記メモリマトリックスの
行あるいは列の選択信号となる。
けなので、各グループごとに１つずつ計２つのデコード
回路Ｕ１あるいはＵ２が同時に選択されてしまう。しか
し、いずれが一方のグループ内のデコード回路Ｕ１ある
いＦｉＵ２は、上述したように、上位１ビツト情報（Ａ
２）によって非能動化される。これにより、コード化デ
ータのビットパターンによって特定される１のデコード
回路だけからデコード出力ＤＯが発せられるようになる
。このデコード出力ＤＯは、上記メモリマトリックスの
行あるいは列の選択信号となる。
以上、デコードすべき情報が３ビツトの場合について説
明した。この場合に必要な素子数すなわちＭ、Ｏ８％界
効果トランジスタの数は、４（デコード回路内での使用
数）×８（デコード回路の数）＋４（基準電位側ライン
を選択する回路での使用数）＝３６個となる。この数３
６は、第１図に例示したものが必要としていた数４８に
比べると、大幅に少なくなっている。しかし、デコード
すべき情報のビット数がさらに多くなると、その差は一
層著しくなる。例えば、８ビツト情報のコード化データ
をデコードするためには、各デコード回路内で必要なＭ
Ｏ８電界効果トランジスタの数は、通常の場合よりも２
個少ない１４個（下位ビット数７の２倍）でよい。従っ
て、全体として必要々数は、１４Ｘ２５６＋４＝３５８
８でよい。前述した例では、その数が１６Ｘ２５６＝４
０９６個であった。差引５０８個もの素子数が節減され
たことになる。
明した。この場合に必要な素子数すなわちＭ、Ｏ８％界
効果トランジスタの数は、４（デコード回路内での使用
数）×８（デコード回路の数）＋４（基準電位側ライン
を選択する回路での使用数）＝３６個となる。この数３
６は、第１図に例示したものが必要としていた数４８に
比べると、大幅に少なくなっている。しかし、デコード
すべき情報のビット数がさらに多くなると、その差は一
層著しくなる。例えば、８ビツト情報のコード化データ
をデコードするためには、各デコード回路内で必要なＭ
Ｏ８電界効果トランジスタの数は、通常の場合よりも２
個少ない１４個（下位ビット数７の２倍）でよい。従っ
て、全体として必要々数は、１４Ｘ２５６＋４＝３５８
８でよい。前述した例では、その数が１６Ｘ２５６＝４
０９６個であった。差引５０８個もの素子数が節減され
たことになる。
これにより、例えばメモリ用半導体集積回路装置におい
ては、デコード部分が占めるレイアウト面積の割合が少
なくなって、その分だけ多くのメモリセルを形成するこ
とができる。つまり、実質的な高密度化が可能になる。
ては、デコード部分が占めるレイアウト面積の割合が少
なくなって、その分だけ多くのメモリセルを形成するこ
とができる。つまり、実質的な高密度化が可能になる。
さらに、各デコード回路内におけるＭＯ８電界効果トラ
ンジスタの使用数が少なくなることにより、並列接続さ
れるＭＯ８電界効果トランジスタはそのチャネル幅を広
く確保でき、また直列接続されるＭＯ８１！界効果トラ
ンジスタはその直列段数を少なくしてｇｍの向上を図る
ことができるようになる。これによシ、動作速度の遅れ
を少なくすることができる。従って、アクセス速度など
の動作速度も向上されるようになる。
ンジスタの使用数が少なくなることにより、並列接続さ
れるＭＯ８電界効果トランジスタはそのチャネル幅を広
く確保でき、また直列接続されるＭＯ８１！界効果トラ
ンジスタはその直列段数を少なくしてｇｍの向上を図る
ことができるようになる。これによシ、動作速度の遅れ
を少なくすることができる。従って、アクセス速度など
の動作速度も向上されるようになる。
デコーダにおけるＧＮＤラインを最上位ピットで、ＧＮ
ＤとＶｃｃに切シ換えることにより、少数の素子数でデ
コーダ回路を′４′！４成することかできる。
ＤとＶｃｃに切シ換えることにより、少数の素子数でデ
コーダ回路を′４′！４成することかできる。
また、同様の構成とすることによシ、デコーダが占める
レイアウト面積が少々くなろことにより、高密度の集積
回路メモリ装置を提供することができろ。
レイアウト面積が少々くなろことにより、高密度の集積
回路メモリ装置を提供することができろ。
また、同様の構成にし、さらに占有面積が減少した分、
並列接続されたＭＯＳＦＥＴのゲート幅（チャネル幅）
を広くとるととができ、縦続接続のＭＯＳＦＥＴの数が
減少する為、高速のデコーダ回路を提供することができ
る。
並列接続されたＭＯＳＦＥＴのゲート幅（チャネル幅）
を広くとるととができ、縦続接続のＭＯＳＦＥＴの数が
減少する為、高速のデコーダ回路を提供することができ
る。
また、同様の構成とすることにより、デコーダ回路の遅
れを少なくすることができるため、アクセス拳タイムの
短かい集積回路メモリ装置を提供することができる。
れを少なくすることができるため、アクセス拳タイムの
短かい集積回路メモリ装置を提供することができる。
デコーダにおけるＧＮＤラインをアドレス信号の号上ビ
ットで、ＧＮＤとＶｃｃに切り換えることによシ、ＣＭ
Ｏ８集積回路に適合したデコーダ回路を提供することに
ある。
ットで、ＧＮＤとＶｃｃに切り換えることによシ、ＣＭ
Ｏ８集積回路に適合したデコーダ回路を提供することに
ある。
以上本発明者によって外された発明を実施例にもとづき
具体的に説明Ｌ：たが、この発明は上記実施例に限定さ
第１るものでになく、その要旨を逸脱しない範囲で独々
変史可能であることはいうまでもない。例えば、」７記
上位ピッｌ−情報によって制得されるラインは箪諒＋Ｖ
ＣＣラインであってもよい。
具体的に説明Ｌ：たが、この発明は上記実施例に限定さ
第１るものでになく、その要旨を逸脱しない範囲で独々
変史可能であることはいうまでもない。例えば、」７記
上位ピッｌ−情報によって制得されるラインは箪諒＋Ｖ
ＣＣラインであってもよい。
以上の読切では王として本発明者によってなされた発明
をその背景となった和用分野であるＣ−Ｍ ＯＳメモリ
について説明１−だか、それに限定されろものではなく
、例えば、論理集積回路などにも適用できる。
をその背景となった和用分野であるＣ−Ｍ ＯＳメモリ
について説明１−だか、それに限定されろものではなく
、例えば、論理集積回路などにも適用できる。
第１図はこの発明以外のデコーダの一例を示す回路図で
ある。 第２図はこの発明によるデコーダの一実施例を示す回路
図である。 Ｕ、Ｕｌ、Ｕ２・・・デコード回路、ＡＯ、ＡＩ 。 Ａ ２ 、、、デコード入力、Ｑ １〜Ｑ６ 、 Ｑｎ
１〜Ｑｎ４・・・ＩＶＩＯ８電界効果トランジスタ、
＋Ｖｃｃ・・・電源、ＯＮ’ Ｄ・・・基準電位、Ｄｏ
・・・デコード出方。 代理人 弁理士 高 橋 明 夫 １′１゛・５５、 申 十 、
ある。 第２図はこの発明によるデコーダの一実施例を示す回路
図である。 Ｕ、Ｕｌ、Ｕ２・・・デコード回路、ＡＯ、ＡＩ 。 Ａ ２ 、、、デコード入力、Ｑ １〜Ｑ６ 、 Ｑｎ
１〜Ｑｎ４・・・ＩＶＩＯ８電界効果トランジスタ、
＋Ｖｃｃ・・・電源、ＯＮ’ Ｄ・・・基準電位、Ｄｏ
・・・デコード出方。 代理人 弁理士 高 橋 明 夫 １′１゛・５５、 申 十 、
Claims (1)
- 【特許請求の範囲】 １、複数ビット情報からなるコード化データを単ビツト
情報に復号化するデコーダにおいて、上記コード化デー
タによって表現される単ビツト情報の数に相当する数の
デコード回路を設ける一方、上記コード化データを構成
する複数ビット情報を、少なくとも最上位ビットの情報
を取出してなる上位ビット情報と、この上位ビット情報
を除いてなる下位ビット情報とに分割し、また上［ｒデ
コード回路およびその動作電源供給の制御を上記上位ビ
ット情報で表現される数のグループごとに独立して行な
うようにし、さらに上記下位ビット情報を全グループの
デコード回路にそれぞれデコード入力として分配すると
ともに、上記上位ビット情報によってグループごとの電
源供給Ｃ゛制御行なうにしたことを特徴とするデコーダ
。 ２、特許請求の範囲１のデコーダにおいて、上記上位ビ
ット情報は、上記コード化データを構成する複数ビット
情報から最上位の１ビツトの情報を取出してなることを
特徴とするデコーダ。 ３、／特許請求の範囲１または２のデコータ６において
、上記デコード回路にそれぞれ入力される下位ビット情
着のビット妙の２倍の数のｈａ０８に界効果トランジス
タから構成されることを特徴と１−ろデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097814A JPS59223991A (ja) | 1983-06-03 | 1983-06-03 | デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58097814A JPS59223991A (ja) | 1983-06-03 | 1983-06-03 | デコ−ダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223991A true JPS59223991A (ja) | 1984-12-15 |
Family
ID=14202215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58097814A Pending JPS59223991A (ja) | 1983-06-03 | 1983-06-03 | デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223991A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5851570B1 (ja) * | 2014-08-29 | 2016-02-03 | 株式会社日立製作所 | 半導体装置 |
-
1983
- 1983-06-03 JP JP58097814A patent/JPS59223991A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5851570B1 (ja) * | 2014-08-29 | 2016-02-03 | 株式会社日立製作所 | 半導体装置 |
| JP2016051491A (ja) * | 2014-08-29 | 2016-04-11 | 株式会社日立製作所 | 半導体装置 |
| US9666252B2 (en) | 2014-08-29 | 2017-05-30 | Hitachi, Ltd. | Semiconductor device for calculating an interaction model |
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