JPH029225A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH029225A JPH029225A JP63159627A JP15962788A JPH029225A JP H029225 A JPH029225 A JP H029225A JP 63159627 A JP63159627 A JP 63159627A JP 15962788 A JP15962788 A JP 15962788A JP H029225 A JPH029225 A JP H029225A
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- Japan
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- circuit
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- Granted
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- 230000000295 complement effect Effects 0.000 claims abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路、特に半導体集積回路にて構成された
大小比較論理回路に関する。
大小比較論理回路に関する。
従来のこの種大小比較論理回路を第３図に示す。
第３図に示す回路では１１個のＮＡＮＤゲート回路２６
．４個のＮＯＲゲート回路２８．８個のＡＮＤゲート回
路２７によって構成されていた。１５〜２５は入力端子
、２９は出力端子である。
．４個のＮＯＲゲート回路２８．８個のＡＮＤゲート回
路２７によって構成されていた。１５〜２５は入力端子
、２９は出力端子である。
従来技術における大小比較論理回路は素子数が非常に多
く、半導体集積回路の消費電流やチップ面積が大幅に増
大し、また、回路の構成が非常に複雑なために任意のビ
ット数の大小比較論理回路を構成することが困難である
という欠点がある。
く、半導体集積回路の消費電流やチップ面積が大幅に増
大し、また、回路の構成が非常に複雑なために任意のビ
ット数の大小比較論理回路を構成することが困難である
という欠点がある。
本発明の目的は前記課題を解決した大小比較論理回路を
提供することにある。
提供することにある。
前記目的を達成するため、本発明に係る論理回路におい
ては、第１〜第３の３つの入力端子と１つの出力端子と
を有し、２進数にて第１の入力端子に印加される論理値
が第２の入力端子に印加される論理値より大きいときに
出力端子に論理値１１′を出力し、第１の入力端子に印
加される論理値が第２の入力端子に印加される論理値よ
りも小さいときに出力端子に論理値で“０”を出力し、
第１及び第２の入力端子に同一の論理値が印加されたと
きに第３の入力端子に印加された論理値を論理反転した
論理値を出力端子に出力する論理回路を、Ｐチャネル型
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
とからなる相補回路の組合せにて回路構成したものであ
る。
ては、第１〜第３の３つの入力端子と１つの出力端子と
を有し、２進数にて第１の入力端子に印加される論理値
が第２の入力端子に印加される論理値より大きいときに
出力端子に論理値１１′を出力し、第１の入力端子に印
加される論理値が第２の入力端子に印加される論理値よ
りも小さいときに出力端子に論理値で“０”を出力し、
第１及び第２の入力端子に同一の論理値が印加されたと
きに第３の入力端子に印加された論理値を論理反転した
論理値を出力端子に出力する論理回路を、Ｐチャネル型
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
とからなる相補回路の組合せにて回路構成したものであ
る。
以下、本発明の一実施例を図面を参照して説明する。
第１図は本発明の大小比較論理回路の一実施例を示す回
路図である。
路図である。
本発明の大小比較論理回路は、正電源１にＰチャネル型
ＭＯＳトランジスタ３，７．１０のソース電極を接続し
、Ｐチャネル型ＭＯＳトランジスタ３，７のドレイン電
極とＮチャネル型ＭＯＳトランジスタ４，８のドレイン
電極を接続し、Ｐチャネル型ＭＯＳトランジスタ１０の
ドレイン電極にＰチャネル型ＭＯＳトランジスタ１１の
ソース電極を接続し、Ｎチャネル型開Ｓトランジスタ４
のソース電極に出力端子１６と、Ｐチャネル型ＭＯＳト
ランジスタ５のソース電極を接続し、Ｐチャネル型ＭＯ
Ｓトランジスタ５のドレイン電極にＰチャネル型ＭＯＳ
トランジスタ１１のドレイン電極とＮチャネル型ＭＯＳ
トランジスタ６．１２のドレイン電極を接続し、Ｎチャ
ネル型ＭＯＳトランジスタ８のソース電極にＮチャネル
型ＭＯＳトランジスタ９のドレイン電極を接続し、Ｎチ
ャネル型ＭＯ３）−ランジスタロ、９．１２のソース電
極を負電源２に接続し、Ｐチャネル型ＭＯＳトランジス
タ３，１０のゲート電極と、Ｎチャネル型ＭＯＳトラン
ジスタ９．６のゲート電極を入力端子１４に接続し、Ｐ
チャネル型ＭＯＳトランジスタ５のゲート電極と、Ｎチ
ャネル型ＭＯＳトランジスタ４のゲート電極を入力端子
１３に接続し、Ｐチャネル型ＭＯＳトランジスタ７．１
１のゲート電極と、Ｎチャネル型ＭＯＳトランジスタ８
，１２のゲート電極を入力端子１５に接続して構成して
いる。ここに、Ｐチャネル型ＭＯＳトランジスタとＮチ
ャネル型ＭＯＳトランジスタとの対がそれぞれ相補回路
を構成する。
ＭＯＳトランジスタ３，７．１０のソース電極を接続し
、Ｐチャネル型ＭＯＳトランジスタ３，７のドレイン電
極とＮチャネル型ＭＯＳトランジスタ４，８のドレイン
電極を接続し、Ｐチャネル型ＭＯＳトランジスタ１０の
ドレイン電極にＰチャネル型ＭＯＳトランジスタ１１の
ソース電極を接続し、Ｎチャネル型開Ｓトランジスタ４
のソース電極に出力端子１６と、Ｐチャネル型ＭＯＳト
ランジスタ５のソース電極を接続し、Ｐチャネル型ＭＯ
Ｓトランジスタ５のドレイン電極にＰチャネル型ＭＯＳ
トランジスタ１１のドレイン電極とＮチャネル型ＭＯＳ
トランジスタ６．１２のドレイン電極を接続し、Ｎチャ
ネル型ＭＯＳトランジスタ８のソース電極にＮチャネル
型ＭＯＳトランジスタ９のドレイン電極を接続し、Ｎチ
ャネル型ＭＯ３）−ランジスタロ、９．１２のソース電
極を負電源２に接続し、Ｐチャネル型ＭＯＳトランジス
タ３，１０のゲート電極と、Ｎチャネル型ＭＯＳトラン
ジスタ９．６のゲート電極を入力端子１４に接続し、Ｐ
チャネル型ＭＯＳトランジスタ５のゲート電極と、Ｎチ
ャネル型ＭＯＳトランジスタ４のゲート電極を入力端子
１３に接続し、Ｐチャネル型ＭＯＳトランジスタ７．１
１のゲート電極と、Ｎチャネル型ＭＯＳトランジスタ８
，１２のゲート電極を入力端子１５に接続して構成して
いる。ここに、Ｐチャネル型ＭＯＳトランジスタとＮチ
ャネル型ＭＯＳトランジスタとの対がそれぞれ相補回路
を構成する。
ここで、本発明において、大小比較回路の入力端子１３
，１４．１５及び出力端子１６についての真理値表を第
２図に示す。第２図から明らかなように２進数にて入力
端子１３に印加される論理値が入力端子１４に印加され
る論理値よりも大きいとき、出力端子１６には論理値で
１１′が出力され、入力端子１３に印加される論理値が
入力端子１４に印加される論理値よりも小さいとき、出
力端子１６に論理値で′″０１が出力される。また入力
端子１３及び１４に同一の論理値が印加された場合、出
力端子１６には入力端子１５に印加された論理値を論理
反転した論理値が出力される。
，１４．１５及び出力端子１６についての真理値表を第
２図に示す。第２図から明らかなように２進数にて入力
端子１３に印加される論理値が入力端子１４に印加され
る論理値よりも大きいとき、出力端子１６には論理値で
１１′が出力され、入力端子１３に印加される論理値が
入力端子１４に印加される論理値よりも小さいとき、出
力端子１６に論理値で′″０１が出力される。また入力
端子１３及び１４に同一の論理値が印加された場合、出
力端子１６には入力端子１５に印加された論理値を論理
反転した論理値が出力される。
以上説明したように本発明によれば、相補回路による回
路構成とすることにより、半導体集積回路において大小
比較論理回路を構成する素子数を低減させ、消費電流と
チップ面積を低減し、さらにビットスライス構成によっ
て任意のビット幅の大小比較論理回路を容易に構成でき
る効果がある。
路構成とすることにより、半導体集積回路において大小
比較論理回路を構成する素子数を低減させ、消費電流と
チップ面積を低減し、さらにビットスライス構成によっ
て任意のビット幅の大小比較論理回路を容易に構成でき
る効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の大小比較論理回路の動作を示す真理値表、第３図は
従来技術における大小比較論理回路を示す回路図である
。
明の大小比較論理回路の動作を示す真理値表、第３図は
従来技術における大小比較論理回路を示す回路図である
。
Claims (1)
- （１）第１〜第３の３つの入力端子と１つの出力端子と
を有し、２進数にて第１の入力端子に印加される論理値
が第２の入力端子に印加される論理値より大きいときに
出力端子に論理値“１”を出力し、第１の入力端子に印
加される論理値が第２の入力端子に印加される論理値よ
りも小さいときに出力端子に論理値で“０”を出力し、
第１及び第２の入力端子に同一の論理値が印加されたと
きに第３の入力端子に印加された論理値を論理反転した
論理値を出力端子に出力する論理回路を、Ｐチャネル型
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
とからなる相補回路の組合せにて回路構成したことを特
徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159627A JP2734531B2 (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63159627A JP2734531B2 (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029225A true JPH029225A (ja) | 1990-01-12 |
| JP2734531B2 JP2734531B2 (ja) | 1998-03-30 |
Family
ID=15697853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63159627A Expired - Lifetime JP2734531B2 (ja) | 1988-06-28 | 1988-06-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734531B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007119356A1 (ja) | 2006-04-14 | 2007-10-25 | Murata Manufacturing Co., Ltd. | 積層帯域通過フィルタ |
-
1988
- 1988-06-28 JP JP63159627A patent/JP2734531B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007119356A1 (ja) | 2006-04-14 | 2007-10-25 | Murata Manufacturing Co., Ltd. | 積層帯域通過フィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734531B2 (ja) | 1998-03-30 |
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