JPH01292912A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01292912A JPH01292912A JP12270988A JP12270988A JPH01292912A JP H01292912 A JPH01292912 A JP H01292912A JP 12270988 A JP12270988 A JP 12270988A JP 12270988 A JP12270988 A JP 12270988A JP H01292912 A JPH01292912 A JP H01292912A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel type
- type mos
- channel
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路で実現された論理回路に関し、
特に排他的論理和回路に関する。
特に排他的論理和回路に関する。
従来の半導体集積回路における論理回路の一実施例を示
す回路図を第２図に示す。これは、一般に排他的論理和
（ＥＸＯＲ）回路と呼ばれるものである。
す回路図を第２図に示す。これは、一般に排他的論理和
（ＥＸＯＲ）回路と呼ばれるものである。
第２図に示すように第一の入力端子１をＡＮＤ回路１３
の第一の入力端子Ａと第一のＮＯＲ回路１４の第一の入
力端子Ａに接続し、第二の入力端子２をＡＮＤ回路１３
の第二の入力端子ＢとＮＯＲ回路１４の第二の入力端子
Ｂに接続し、ＡＮＤ回路１３の出力端子Ｃを第二のＮＯ
Ｒ回路１５の第一の入力端子Ａに接続し、第一のＮＯＲ
回路１４の出力端子Ｃを第二のＮＯＲ回路１５の第二の
入力端子Ｂに接続し、第二のＮＯＲ回路１５の出力端子
Ｃを出力端子１６に接続して構成されていた。
の第一の入力端子Ａと第一のＮＯＲ回路１４の第一の入
力端子Ａに接続し、第二の入力端子２をＡＮＤ回路１３
の第二の入力端子ＢとＮＯＲ回路１４の第二の入力端子
Ｂに接続し、ＡＮＤ回路１３の出力端子Ｃを第二のＮＯ
Ｒ回路１５の第一の入力端子Ａに接続し、第一のＮＯＲ
回路１４の出力端子Ｃを第二のＮＯＲ回路１５の第二の
入力端子Ｂに接続し、第二のＮＯＲ回路１５の出力端子
Ｃを出力端子１６に接続して構成されていた。
上記回路は第一の入力端子１が論理値″″１′で、第二
の入力端子２が論理値１１′の時は、ＡＮＤ回路１３の
出力端子Ｃが論理値１１′、第一のＮＯＲ回路１４の出
力端子Ｃが論理値′″０′となるので、出力端子１６は
論理値１０′となり、第一の入力端子１が論理値１１′
で、第二の入力端子２が論理値１０′の時は、ＡＮＤ回
路１３の出力端子Ｃが論理値１０′、第一のＮＯＲ回路
１４の出力端子Ｃが論理値′″０′となるので、出力端
子１６は論理値１１′となり、第一の入力端子１が論理
値″″０′で、第二の入力端子２が論理値１１′の時は
、ＡＮＤ回路１３の出力端子Ｃが論理値１０′、第一の
ＮＯＲ回路１４の出力端子Ｃが論理値１０′となるので
、出力端子１６は論理値１１′となり、第一の入力端子
１が論理値１０′で、第二の入力端子２が論理値′″ｏ
１の時は、ＡＮＤ回路１３の出力端子Ｃが論理値′″Ｏ
′、第一のＮＯＲ回路１４の出力端子Ｃが論理値′″１
′となるので、出力端子１６は論理値１０＃となり、上
記のようにして排他的論理和を実現していた。
の入力端子２が論理値１１′の時は、ＡＮＤ回路１３の
出力端子Ｃが論理値１１′、第一のＮＯＲ回路１４の出
力端子Ｃが論理値′″０′となるので、出力端子１６は
論理値１０′となり、第一の入力端子１が論理値１１′
で、第二の入力端子２が論理値１０′の時は、ＡＮＤ回
路１３の出力端子Ｃが論理値１０′、第一のＮＯＲ回路
１４の出力端子Ｃが論理値′″０′となるので、出力端
子１６は論理値１１′となり、第一の入力端子１が論理
値″″０′で、第二の入力端子２が論理値１１′の時は
、ＡＮＤ回路１３の出力端子Ｃが論理値１０′、第一の
ＮＯＲ回路１４の出力端子Ｃが論理値１０′となるので
、出力端子１６は論理値１１′となり、第一の入力端子
１が論理値１０′で、第二の入力端子２が論理値′″ｏ
１の時は、ＡＮＤ回路１３の出力端子Ｃが論理値′″Ｏ
′、第一のＮＯＲ回路１４の出力端子Ｃが論理値′″１
′となるので、出力端子１６は論理値１０＃となり、上
記のようにして排他的論理和を実現していた。
上述した従来の論理回路は、ＡＮＤ回路−個、ＮＯＲ回
路二個用いているため、トランジスタの数が多くチップ
面積が大きくなるという欠点がある。
路二個用いているため、トランジスタの数が多くチップ
面積が大きくなるという欠点がある。
本発明の目的は前記課題を解決した論理回路を提供する
ことにある。
ことにある。
上記目的を達成するため、本発明の論理回路は、半導体
集積回路において、第一の入力端子を第一のＮチャンネ
ル型ＭＯＳトランジスタのソース電極と、第一のＰチャ
ンネル型ＭＯＳトランジスタのソース電極と、第二のＮ
チャンネル型ＭＯＳトランジスタのゲート電極と、第二
のＰチャンネル型ＭＯＳトランジスタのゲート電極に接
続し、第二の入力端子を該第一のＰチャンネル型ＭＯＳ
トランジスタのゲート電極と、該第二のＰチャンネル型
ＭＯ５トランジスタのソース電極と、インバータの入力
端子に接続し、該インバータの出力端子を第一のＮチャ
ンネル型ＭＯＳトランジスタのゲート電極と、該第二の
Ｎチャンネル型ＭＯＳトランジスタのソース電極に接続
し、該第一のＰチャンネル型ＭＯＳトランジスタのドレ
イン電極と、該第一のＮチャンネル型ＭＯ３）−ランジ
スタのドレイン電極と、該第二のＰチ′ヤンネル型ＭＯ
Ｓトランジスタのドレイン電極と、該第二のＮチャンネ
ル型ＭＯＳトランジスタのドレイン電極を出力端子に接
続して構成したものである。
集積回路において、第一の入力端子を第一のＮチャンネ
ル型ＭＯＳトランジスタのソース電極と、第一のＰチャ
ンネル型ＭＯＳトランジスタのソース電極と、第二のＮ
チャンネル型ＭＯＳトランジスタのゲート電極と、第二
のＰチャンネル型ＭＯＳトランジスタのゲート電極に接
続し、第二の入力端子を該第一のＰチャンネル型ＭＯＳ
トランジスタのゲート電極と、該第二のＰチャンネル型
ＭＯ５トランジスタのソース電極と、インバータの入力
端子に接続し、該インバータの出力端子を第一のＮチャ
ンネル型ＭＯＳトランジスタのゲート電極と、該第二の
Ｎチャンネル型ＭＯＳトランジスタのソース電極に接続
し、該第一のＰチャンネル型ＭＯＳトランジスタのドレ
イン電極と、該第一のＮチャンネル型ＭＯ３）−ランジ
スタのドレイン電極と、該第二のＰチ′ヤンネル型ＭＯ
Ｓトランジスタのドレイン電極と、該第二のＮチャンネ
ル型ＭＯＳトランジスタのドレイン電極を出力端子に接
続して構成したものである。
次に本発明について図面を参照して説明する。
第１図が示すように、本発明の論理回路は、半導体集積
回路において第一の入力端子１を第一のＮチャンネル型
ＭＯＳトランジスタ４のソース電極と、第一のＰチャン
ネル型ＭＯＳトランジスタ５のソース電極と、第二のＮ
チャンネル型ＭＯＳトランジスタ７のゲート電極と、第
二のＰチャンネル型ＭＯＳトランジスタ６のゲート電極
に接続し、第二の入力端子２を第一のＰチャンネル型Ｍ
ＯＳトランジスタ５ゲート電極と、第二のＰチャンネル
型ＭＯ３トランジスタ６のソース電極と、インバータ３
の入力端子に接続し、インバータ３の出力端子を第一の
Ｎチャンネル型ＭＯＳトランジスタ４のゲート電極と、
第二のＮチャンネル型ＭＯＳトランジスタ７のソース電
極に接続し、第一のＰチャンネル型間Ｓトランジスタ５
のドレイン電極と、第一のＮチャンネル型ＭＯＳトラン
ジスタ４のドレイン電極と、第二のＰチャンネル型ＭＯ
Ｓトランジスタ６のドレイン電極と、第二のＮチャンネ
ル型ＭＯＳトランジスタ７のドレイン電極を出力端子８
に接続して構成している。
回路において第一の入力端子１を第一のＮチャンネル型
ＭＯＳトランジスタ４のソース電極と、第一のＰチャン
ネル型ＭＯＳトランジスタ５のソース電極と、第二のＮ
チャンネル型ＭＯＳトランジスタ７のゲート電極と、第
二のＰチャンネル型ＭＯＳトランジスタ６のゲート電極
に接続し、第二の入力端子２を第一のＰチャンネル型Ｍ
ＯＳトランジスタ５ゲート電極と、第二のＰチャンネル
型ＭＯ３トランジスタ６のソース電極と、インバータ３
の入力端子に接続し、インバータ３の出力端子を第一の
Ｎチャンネル型ＭＯＳトランジスタ４のゲート電極と、
第二のＮチャンネル型ＭＯＳトランジスタ７のソース電
極に接続し、第一のＰチャンネル型間Ｓトランジスタ５
のドレイン電極と、第一のＮチャンネル型ＭＯＳトラン
ジスタ４のドレイン電極と、第二のＰチャンネル型ＭＯ
Ｓトランジスタ６のドレイン電極と、第二のＮチャンネ
ル型ＭＯＳトランジスタ７のドレイン電極を出力端子８
に接続して構成している。
上記の論理回路において、第一の入力端子１に論理値′
″１′を、第二の入力端子２に論理値１１′を入力する
と、インバータ３の出力端子は論理値１０′を出力し、
第一のＮチャンネル型ＭＯＳトランジスタ４がオフ状態
で、第一のＰチャンネル型ＭＯＳトランジスタ５がオフ
状態で、第二のＰチャンネル型ＭＯＳトランジスタ６が
オフ状態で、第二のＮチャンネル型ＭＯＳトランジスタ
７がオン状態となるので、出力端子８は論理値１０′と
なる。また、第一の入力端子１に論理値″″１′を、第
二の入力端子２に論理値１０′を入力すると、インバー
タ３の出力端子は論理値″″１′を出力し、第一のＮチ
ャンネル型ＭＯ５）−ランジスタ４がオン状態で、第一
のＰチャンネル型ＭＯＳトランジスタ５がオン状態で。
″１′を、第二の入力端子２に論理値１１′を入力する
と、インバータ３の出力端子は論理値１０′を出力し、
第一のＮチャンネル型ＭＯＳトランジスタ４がオフ状態
で、第一のＰチャンネル型ＭＯＳトランジスタ５がオフ
状態で、第二のＰチャンネル型ＭＯＳトランジスタ６が
オフ状態で、第二のＮチャンネル型ＭＯＳトランジスタ
７がオン状態となるので、出力端子８は論理値１０′と
なる。また、第一の入力端子１に論理値″″１′を、第
二の入力端子２に論理値１０′を入力すると、インバー
タ３の出力端子は論理値″″１′を出力し、第一のＮチ
ャンネル型ＭＯ５）−ランジスタ４がオン状態で、第一
のＰチャンネル型ＭＯＳトランジスタ５がオン状態で。
第二のＰ゛チャンネル型ＭＯＳトランジスタ６がオフ状
態で、第二のＮチャンネル型ＭＯＳトランジスタ７がオ
ン状態となるので、出力端子８は論理値１１”となる、
また、第一の入力端子１に論理値′″０１を、第二の入
力端子２に論理値′″１１を入力すると。
態で、第二のＮチャンネル型ＭＯＳトランジスタ７がオ
ン状態となるので、出力端子８は論理値１１”となる、
また、第一の入力端子１に論理値′″０１を、第二の入
力端子２に論理値′″１１を入力すると。
インバータ３の出力端子は論理値１０＃を出力し、第一
のＮチャンネル型ＭＯＳトランジスタ４がオフ状態で、
第一のＰチャンネル型ＭＯＳトランジスタ５がオフ状態
で、第二のＰチャンネル型ＭＯ５）−ランジスタロがオ
ン状態で、第二のＮチャンネル型ＭＯＳトランジスタ７
がオフ状態となるので、出力端子８は論理値′″１′と
なる。また、第一の入力端子１に論理値％Ｏ′を、第二
の入力端子２に論理値１０′を入力すると、インバータ
３の出力端子は論理値′″１′を出力し、第一のＮチャ
ンネル型ＭＯ５トランジスタ４がオン状態で、第一のＰ
チャンネル型ＭＯＳトランジスタ５がオン状態で、第二
のＰチャンネル型ＭＯＳトランジスタ６がオン状態で、
第二のＮチャンネル型ＭＯＳトランジスタ７がオフ状態
となるので、出力端子８は論理値１０′となる。
のＮチャンネル型ＭＯＳトランジスタ４がオフ状態で、
第一のＰチャンネル型ＭＯＳトランジスタ５がオフ状態
で、第二のＰチャンネル型ＭＯ５）−ランジスタロがオ
ン状態で、第二のＮチャンネル型ＭＯＳトランジスタ７
がオフ状態となるので、出力端子８は論理値′″１′と
なる。また、第一の入力端子１に論理値％Ｏ′を、第二
の入力端子２に論理値１０′を入力すると、インバータ
３の出力端子は論理値′″１′を出力し、第一のＮチャ
ンネル型ＭＯ５トランジスタ４がオン状態で、第一のＰ
チャンネル型ＭＯＳトランジスタ５がオン状態で、第二
のＰチャンネル型ＭＯＳトランジスタ６がオン状態で、
第二のＮチャンネル型ＭＯＳトランジスタ７がオフ状態
となるので、出力端子８は論理値１０′となる。
上記のようにして１本発明の論理回路は排他的論理和を
実現している。
実現している。
以上説明したように本発明は、インバータがＰチャンネ
ル型にＯＳトランジスタが一個、Ｎチャンネル型ＭＯＳ
トランジスタが一個で実現できるため。
ル型にＯＳトランジスタが一個、Ｎチャンネル型ＭＯＳ
トランジスタが一個で実現できるため。
全体でＰチャンネル型ＭＯＳトランジスタを三個。
Ｎチャンネル型ＭＱＳトランジスタを三個で排他的論理
和が実現でき、チップ面積を小さくできる効果がある。
和が実現でき、チップ面積を小さくできる効果がある。
第１図は本発明の論理回路の一実施例を示す回路図、第
２図は従来の論理回路の回路図である。 １・・・第一の入力端子 ２・・・第二の入力端子
３・・・インバータ ４・・・第一のＮチャンネル型ＭＯＳトランジスタ５・
・・第一のＰチャンネル型ＭｏＳトランジスタ６・・・
第二のＰチャンネル型ＭＯＳトランジスタ７・・・第二
のＮチャンネル型ＭＯＳトランジスタ８・・・出力端子
２図は従来の論理回路の回路図である。 １・・・第一の入力端子 ２・・・第二の入力端子
３・・・インバータ ４・・・第一のＮチャンネル型ＭＯＳトランジスタ５・
・・第一のＰチャンネル型ＭｏＳトランジスタ６・・・
第二のＰチャンネル型ＭＯＳトランジスタ７・・・第二
のＮチャンネル型ＭＯＳトランジスタ８・・・出力端子
Claims (1)
- （１）半導体集積回路において、第一の入力端子を第一
のＮチャンネル型ＭＯＳトランジスタのソース電極と、
第一のＰチャンネル型ＭＯＳトランジスタのソース電極
と、第二のＮチャンネル型ＭＯＳトランジスタのゲート
電極と、第二のＰチャンネル型ＭＯＳトランジスタのゲ
ート電極に接続し、第二の入力端子を該第一のＰチャン
ネル型ＭＯＳトランジスタのゲート電極と、該第二のＰ
チャンネル型ＭＯＳトランジスタのソース電極と、イン
バータの入力端子に接続し、該インバータの出力端子を
第一のＮチャンネル型ＭＯＳトランジスタのゲート電極
と、該第二のＮチャンネル型ＭＯＳトランジスタのソー
ス電極に接続し、該第一のＰチャンネル型ＭＯＳトラン
ジスタのドレイン電極と、該第一のＮチャンネル型ＭＯ
Ｓトランジスタのドレイン電極と、該第二のＰチャンネ
ル型ＭＯＳトランジスタのドレイン電極と、該第二のＮ
チャンネル型ＭＯＳトランジスタのドレイン電極を出力
端子に接続して構成したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270988A JPH01292912A (ja) | 1988-05-19 | 1988-05-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12270988A JPH01292912A (ja) | 1988-05-19 | 1988-05-19 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292912A true JPH01292912A (ja) | 1989-11-27 |
Family
ID=14842668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12270988A Pending JPH01292912A (ja) | 1988-05-19 | 1988-05-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01292912A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195617A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | Ｃｍｏｓ論理回路を有する半導体集積回路装置 |
-
1988
- 1988-05-19 JP JP12270988A patent/JPH01292912A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195617A (ja) * | 1984-10-17 | 1986-05-14 | Hitachi Ltd | Ｃｍｏｓ論理回路を有する半導体集積回路装置 |
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