JPH03283915A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH03283915A JPH03283915A JP2084091A JP8409190A JPH03283915A JP H03283915 A JPH03283915 A JP H03283915A JP 2084091 A JP2084091 A JP 2084091A JP 8409190 A JP8409190 A JP 8409190A JP H03283915 A JPH03283915 A JP H03283915A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- mos transistor
- channel mos
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001052 transient effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特に半導体集積回路の出力端
における出力回路に関する。
における出力回路に関する。
従来の半導体集積回路における出力回路を第２図の回路
図に示す。図において、Ｐチャンネル型ＭＯＳトランジ
スタ１のソース電極は正電源ＶＤＤに、トレイン電極は
出力端子４及びＮチャンネル型ＭＯＳトランジスタ２の
ドレイン電極に、Ｎチャンネル型ＭＯＳトランジスタ２
のソース電極は負電源ＶＳＳに、入力端子３はＰチャン
ネル型ＭＯＳトランジスタ１及びＮチャンネル型ＭＯＳ
トランジスタ２のゲート電極に接続して構成している。
図に示す。図において、Ｐチャンネル型ＭＯＳトランジ
スタ１のソース電極は正電源ＶＤＤに、トレイン電極は
出力端子４及びＮチャンネル型ＭＯＳトランジスタ２の
ドレイン電極に、Ｎチャンネル型ＭＯＳトランジスタ２
のソース電極は負電源ＶＳＳに、入力端子３はＰチャン
ネル型ＭＯＳトランジスタ１及びＮチャンネル型ＭＯＳ
トランジスタ２のゲート電極に接続して構成している。
上述した従来の出力回路では、出力回路の電流駆動能力
を向上させるためにＰチャンネル型ＭＯＳトランジスタ
１及びＮチャンネル型ＭＯＳトランジスタ２のチャンネ
ル幅を大きくしていた。しかし、Ｐチャンネル型ＭＯ３
トランジスタ１及びＮチャンネル型ＭＯＳトランジスタ
２ノチャンネル幅を大きくすることにより、出力回路の
伝播遅延時間も短くなるが、出力値の過渡期にはＰチャ
ンネル型ＭＯＳトランジスタ１及びＮチャンネル型ＭＯ
Ｓトランジスタ２のソース電極とドレイン電極を介して
正電源ＶＤＤから負電源■ＳＳに大電流が貫通電流とし
て流れ、半導体集積回路の電源線に雑音が発生し、半導
体集積回路が誤動作したり、消費電流が増加するという
欠点があった。
を向上させるためにＰチャンネル型ＭＯＳトランジスタ
１及びＮチャンネル型ＭＯＳトランジスタ２のチャンネ
ル幅を大きくしていた。しかし、Ｐチャンネル型ＭＯ３
トランジスタ１及びＮチャンネル型ＭＯＳトランジスタ
２ノチャンネル幅を大きくすることにより、出力回路の
伝播遅延時間も短くなるが、出力値の過渡期にはＰチャ
ンネル型ＭＯＳトランジスタ１及びＮチャンネル型ＭＯ
Ｓトランジスタ２のソース電極とドレイン電極を介して
正電源ＶＤＤから負電源■ＳＳに大電流が貫通電流とし
て流れ、半導体集積回路の電源線に雑音が発生し、半導
体集積回路が誤動作したり、消費電流が増加するという
欠点があった。
本発明の出力回路は第１のＰチャンネル型ＭＯＳトラン
ジスタのソース電極を正電源に接続し、第１のＰチャン
ネルＭＯＳトランジスタのドレイン電極を第１のＮチャ
ンネル型ＭＯＳトランジスタのトレイン電極と、２入力
ＮＡＮＤ回路の第１の入力と２入力ＮＯＲ回路の第１の
入力と第２のＰチャンネル型ＭＯＳトランジスタのドレ
イン電極と第２のＮチャンネル型ＭＯＳトランジスタの
トレイン電極とを出力端子に接続し、第１のＮチャンネ
ル型ＭＯＳトランジスタのソース電極と第２のＮチャン
ネル型ＭＯＳトランジスタのソース電極とを負電源に接
続し、入力端子を第１のＰチャンネル型ＭＯＳトランジ
スタ及び第１のＮチャンネル型ＭｏＳトランジスタのゲ
ート電極とインバータ回路の入力に接続し、該インバー
タ回路の出力を該２入力ＮＡＮＤ回路の第２の入力及び
該２入力ＮＯＲ回路の第２の入力に接続し、該２入力Ｎ
ＡＮＤ回路の出力を第２のＰチャンネル型ＭＯＳトラン
ジスタのゲート電極に接続し、該２入力ＮＯＲ回路の出
力を第２のＮチャンネル型ＭＯＳトランジスタのゲート
電極に接続して構成している。
ジスタのソース電極を正電源に接続し、第１のＰチャン
ネルＭＯＳトランジスタのドレイン電極を第１のＮチャ
ンネル型ＭＯＳトランジスタのトレイン電極と、２入力
ＮＡＮＤ回路の第１の入力と２入力ＮＯＲ回路の第１の
入力と第２のＰチャンネル型ＭＯＳトランジスタのドレ
イン電極と第２のＮチャンネル型ＭＯＳトランジスタの
トレイン電極とを出力端子に接続し、第１のＮチャンネ
ル型ＭＯＳトランジスタのソース電極と第２のＮチャン
ネル型ＭＯＳトランジスタのソース電極とを負電源に接
続し、入力端子を第１のＰチャンネル型ＭＯＳトランジ
スタ及び第１のＮチャンネル型ＭｏＳトランジスタのゲ
ート電極とインバータ回路の入力に接続し、該インバー
タ回路の出力を該２入力ＮＡＮＤ回路の第２の入力及び
該２入力ＮＯＲ回路の第２の入力に接続し、該２入力Ｎ
ＡＮＤ回路の出力を第２のＰチャンネル型ＭＯＳトラン
ジスタのゲート電極に接続し、該２入力ＮＯＲ回路の出
力を第２のＮチャンネル型ＭＯＳトランジスタのゲート
電極に接続して構成している。
次に本発明について図面を参照して説明する。
第１区は本発明の一実施例を示す回路図である。
Ｐチャンネル型ＭＯＳトランジスタ１のソース電極を正
電源ＶＤＤに接続し、ＰチャンネルＭＯＳトランジスタ
１のドレイン電極をＮチャンネル型ＭＯＳトランジスタ
２のトレイン電極と、２入力ＮＡＮＤ回路５の第１の入
力と、２入力ＮＯＲ回！Ｉ＠６の第１の入力と、Ｐチャ
ンネル型ＭＯＳトランジスタフのドレイン電極と、Ｎチ
ャンネル型ＭＯＳトランジスタ８のトレイン電極と、出
力端子４に接続し、Ｎチャンネル型ＭＯＳトランジスタ
２のソース電極とＮチャンネル型ＭＯＳトランジスタ８
のソース電極を負電源■ＳＳに接続し、入力端子３をＰ
チャンネル型ＭＯＳトランジスタ１及びＮチャンネル型
ＭＯＳトランジスタ２のゲート電極と、インバータ回路
９の入力に接続し、インバータ回路９の出力を２入力Ｎ
ＡＮＤ回路５の第２の入力及び２入力ＮＯＲ回路６の第
２の入力に接続し、２入力ＮＯＲ回路５の出力をＰチャ
ンネル型ＭＯＳトランジスタフのゲート電極に接続し、
２入力ＮＯＲ回路６の出力をＮチャンネル型ＭＯＳトラ
ンジスタ８のゲート電極に接続して出力回路を構成して
いる。
電源ＶＤＤに接続し、ＰチャンネルＭＯＳトランジスタ
１のドレイン電極をＮチャンネル型ＭＯＳトランジスタ
２のトレイン電極と、２入力ＮＡＮＤ回路５の第１の入
力と、２入力ＮＯＲ回！Ｉ＠６の第１の入力と、Ｐチャ
ンネル型ＭＯＳトランジスタフのドレイン電極と、Ｎチ
ャンネル型ＭＯＳトランジスタ８のトレイン電極と、出
力端子４に接続し、Ｎチャンネル型ＭＯＳトランジスタ
２のソース電極とＮチャンネル型ＭＯＳトランジスタ８
のソース電極を負電源■ＳＳに接続し、入力端子３をＰ
チャンネル型ＭＯＳトランジスタ１及びＮチャンネル型
ＭＯＳトランジスタ２のゲート電極と、インバータ回路
９の入力に接続し、インバータ回路９の出力を２入力Ｎ
ＡＮＤ回路５の第２の入力及び２入力ＮＯＲ回路６の第
２の入力に接続し、２入力ＮＯＲ回路５の出力をＰチャ
ンネル型ＭＯＳトランジスタフのゲート電極に接続し、
２入力ＮＯＲ回路６の出力をＮチャンネル型ＭＯＳトラ
ンジスタ８のゲート電極に接続して出力回路を構成して
いる。
今、入力端子３に論理値で“１′°が印加されていると
すると、Ｐチャンネル型ＭｏＳトランジスタ１及び７は
カットオフ状態、Ｎチャンネル型ＭＯＳトランジスタ２
．８はオン状態であり、出力端子４には論理値で゛０パ
が出力されている。ここで入力端子の論理値が“１°′
から” ｏ ”に変化しなとすると、まずＰチャンネル
型ＭＯＳトランジスタ１がオン状態、Ｎチャンネル型Ｍ
ＯＳトランジスタ２かカットオフ状態となる。さらに、
インバータ回路９の出力が゛○パがら” １ ”に変化
し、２入力ＮＯＲ回ＦＩ＠６の出力力” １ ”がら”
ｏ ”になる。さらにその後、出力端子４の出力信号
値がＰチャンネル型ＭＯＳトランジスタ１、Ｎチャンネ
ル型ＭＯＳトランジスタ２により０“から“１”に変化
すると、Ｐチャンネル型ＭＯＳトランジスタフがオン状
態となり、出力端子４はＰチャンネル型ＭＯＳトランジ
スタ１及び７により論理値“１”にドライブされる。入
力端子３の論理値が“０”から“１”に変化したときに
は、前述の動作と反対の動作が発生する。従って出力信
号の変化時において正電源ＶＤＤから負電源■ＳＳに流
れる貫通電流はＰチャンネル型ＭＯＳトランジスタ１及
びＮチャンネル型ＭＯＳトランジスタ２を介してのみ流
れ、Ｐチャンネル型ＭＯＳトランジスタフ及びＮチャン
ネル型ＭＯＳトランジスタ８の状態は出力端子４におけ
る信号値が安定してから変化するため、Ｐチャンネル型
ＭＯＳトランジスタ１、Ｎチャンネル型ＭＯＳトランジ
スタ２のトランジスタチャンネル幅を小さくし、電流駆
動用にはＰチャンネル型ＭＯＳトランジスタ７、Ｎチャ
ンネル型ＭＯＳトランジスタ８を用いれば出力信号の過
渡期における貫通電流を低減することが可能となる。
すると、Ｐチャンネル型ＭｏＳトランジスタ１及び７は
カットオフ状態、Ｎチャンネル型ＭＯＳトランジスタ２
．８はオン状態であり、出力端子４には論理値で゛０パ
が出力されている。ここで入力端子の論理値が“１°′
から” ｏ ”に変化しなとすると、まずＰチャンネル
型ＭＯＳトランジスタ１がオン状態、Ｎチャンネル型Ｍ
ＯＳトランジスタ２かカットオフ状態となる。さらに、
インバータ回路９の出力が゛○パがら” １ ”に変化
し、２入力ＮＯＲ回ＦＩ＠６の出力力” １ ”がら”
ｏ ”になる。さらにその後、出力端子４の出力信号
値がＰチャンネル型ＭＯＳトランジスタ１、Ｎチャンネ
ル型ＭＯＳトランジスタ２により０“から“１”に変化
すると、Ｐチャンネル型ＭＯＳトランジスタフがオン状
態となり、出力端子４はＰチャンネル型ＭＯＳトランジ
スタ１及び７により論理値“１”にドライブされる。入
力端子３の論理値が“０”から“１”に変化したときに
は、前述の動作と反対の動作が発生する。従って出力信
号の変化時において正電源ＶＤＤから負電源■ＳＳに流
れる貫通電流はＰチャンネル型ＭＯＳトランジスタ１及
びＮチャンネル型ＭＯＳトランジスタ２を介してのみ流
れ、Ｐチャンネル型ＭＯＳトランジスタフ及びＮチャン
ネル型ＭＯＳトランジスタ８の状態は出力端子４におけ
る信号値が安定してから変化するため、Ｐチャンネル型
ＭＯＳトランジスタ１、Ｎチャンネル型ＭＯＳトランジ
スタ２のトランジスタチャンネル幅を小さくし、電流駆
動用にはＰチャンネル型ＭＯＳトランジスタ７、Ｎチャ
ンネル型ＭＯＳトランジスタ８を用いれば出力信号の過
渡期における貫通電流を低減することが可能となる。
以上説明したように本発明は、第１のＰチャンネル型Ｍ
ＯＳトランジスタのソース電極を正電源に接続し、第１
のＰチャンネルＭ ＯＳ Ｔ−ランジスタのドレイン電
極を第１のＮチャンネル型ＭＯＳトランジスタのトレイ
ン電極と、２入力ＮＡＮＤ回路の第１の入力と、２入力
ＮＯＲ回路の第１の入力と、第２のＰチャンネル型ＭＯ
Ｓトランジスタのドレイン電極と、第２のＮチャンネル
型ＭＯＳトランジスタのトレイン電極と、出力端子に接
続し、第１のＮチャンネル型ＭＯＳトランジスタのソー
ス電極と第２のＮチャンネル型ＭＯＳトランジスタ及び
第１のＮチャンネル型ＭＯＳトランジスタのゲート電極
と、インバータ回路の入力に接続し、該インバータ回路
の出力を該２入力ＮＡＮＤ回路の第２の入力及び該２入
力ＮＯＲ回路の第２の入力に接続し、該２入力ＮＡＮＤ
回路の出力を第２のＰチャンネル型ＭＯＳトランジスタ
のゲート電極に接続し、該２入力ＮＯＲ回路の出力を第
２のＮチャンネル型ＭＯＳトランジスタのゲート電極に
接続して出力回路を構成することにより、大電流の駆動
が可能であるにもかかわらす貫通電流を大幅に低減し、
消費電流を低減した出力回路を実現できる効果がある。
ＯＳトランジスタのソース電極を正電源に接続し、第１
のＰチャンネルＭ ＯＳ Ｔ−ランジスタのドレイン電
極を第１のＮチャンネル型ＭＯＳトランジスタのトレイ
ン電極と、２入力ＮＡＮＤ回路の第１の入力と、２入力
ＮＯＲ回路の第１の入力と、第２のＰチャンネル型ＭＯ
Ｓトランジスタのドレイン電極と、第２のＮチャンネル
型ＭＯＳトランジスタのトレイン電極と、出力端子に接
続し、第１のＮチャンネル型ＭＯＳトランジスタのソー
ス電極と第２のＮチャンネル型ＭＯＳトランジスタ及び
第１のＮチャンネル型ＭＯＳトランジスタのゲート電極
と、インバータ回路の入力に接続し、該インバータ回路
の出力を該２入力ＮＡＮＤ回路の第２の入力及び該２入
力ＮＯＲ回路の第２の入力に接続し、該２入力ＮＡＮＤ
回路の出力を第２のＰチャンネル型ＭＯＳトランジスタ
のゲート電極に接続し、該２入力ＮＯＲ回路の出力を第
２のＮチャンネル型ＭＯＳトランジスタのゲート電極に
接続して出力回路を構成することにより、大電流の駆動
が可能であるにもかかわらす貫通電流を大幅に低減し、
消費電流を低減した出力回路を実現できる効果がある。
第１図は本発明の一実施例の回路図、第２図は従来の出
力回路の回路図である。 １．７・・・Ｐチャンネル型ＭＯＳトランジスタ、２．
８・・・Ｎチャンネル型ＭＯＳトランジスタ、３・・・
入力端子、４・・・出力端子、５・・・ＮＡＮＤ回路、
６・・・ＮＯＲ回路、９・・・インバータ回路、ＶＤＤ
・・・正電源、ｖＳＳ・・・負電源。
力回路の回路図である。 １．７・・・Ｐチャンネル型ＭＯＳトランジスタ、２．
８・・・Ｎチャンネル型ＭＯＳトランジスタ、３・・・
入力端子、４・・・出力端子、５・・・ＮＡＮＤ回路、
６・・・ＮＯＲ回路、９・・・インバータ回路、ＶＤＤ
・・・正電源、ｖＳＳ・・・負電源。
Claims (1)
- 第１のＰチャンネル型ＭＯＳトランジスタのソース電極
を正電源に接続し、第１のＰチャンネルＭＯＳトランジ
スタのドレイン電極を第１のＮチャンネル型ＭＯＳトラ
ンジスタのドレイン電極と２入力ＮＡＮＤ回路の第１の
入力と２入力ＮＯＲ回路の第１の入力と第２のＰチャン
ネル型ＭＯＳトランジスタのドレイン電極と第２のＮチ
ャンネル型ＭＯＳトランジスタのドレイン電極とを出力
端子に接続し、第１のＮチャンネル型ＭＯＳトランジス
タのソース電極と第２のＮチャンネル型ＭＯＳトランジ
スタのソース電極とを負電源に接続し、入力端子を第１
のＰチャンネル型ＭＯＳトランジスタ及び第１のＮチャ
ンネル型ＭＯＳトランジスタのゲート電極とインバータ
回路の入力に接続し、該インバータ回路の出力を該２入
力ＮＡＮＤ回路の第２の入力及び該２入力ＮＯＲ回路の
第２の入力に接続し、該２入力ＮＡＮＤ回路の出力を第
２のＰチャンネル型ＭＯＳトランジスタのゲート電極に
接続し、該２入力ＮＯＲ回路の出力を第２のＮチャンネ
ル型ＭＯＳトランジスタのゲート電極に接続して構成し
たことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084091A JPH03283915A (ja) | 1990-03-30 | 1990-03-30 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084091A JPH03283915A (ja) | 1990-03-30 | 1990-03-30 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283915A true JPH03283915A (ja) | 1991-12-13 |
Family
ID=13820837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084091A Pending JPH03283915A (ja) | 1990-03-30 | 1990-03-30 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283915A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389624A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体集積回路 |
| JPH03127511A (ja) * | 1989-10-12 | 1991-05-30 | Mitsubishi Electric Corp | 出力バッファ回路 |
-
1990
- 1990-03-30 JP JP2084091A patent/JPH03283915A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389624A (ja) * | 1989-08-31 | 1991-04-15 | Fujitsu Ltd | 半導体集積回路 |
| JPH03127511A (ja) * | 1989-10-12 | 1991-05-30 | Mitsubishi Electric Corp | 出力バッファ回路 |
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