JPS61181220A - 入力バツフア回路 - Google Patents
入力バツフア回路Info
- Publication number
- JPS61181220A JPS61181220A JP60021116A JP2111685A JPS61181220A JP S61181220 A JPS61181220 A JP S61181220A JP 60021116 A JP60021116 A JP 60021116A JP 2111685 A JP2111685 A JP 2111685A JP S61181220 A JPS61181220 A JP S61181220A
- Authority
- JP
- Japan
- Prior art keywords
- output
- inverter
- input
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路フィルタ内蔵Ｃ０ＤＥＣ等で内部の主
要回路の機能及び特性を容易にテストするために種々の
制御信号を発生させる入力バッファ回路に関し、特に３
個の異った入力論理状態全認識できる０ＭＯ８で構成し
た入力バッファ回路に関する。
要回路の機能及び特性を容易にテストするために種々の
制御信号を発生させる入力バッファ回路に関し、特に３
個の異った入力論理状態全認識できる０ＭＯ８で構成し
た入力バッファ回路に関する。
従来、この種の入力バッファ回路は第３図に示すような
回路構成で、１は正の電圧電源（電圧ＶＤＤ ）、２は
負の電圧電源（電圧Ｖａｓ ）、２１は第５図で示すよ
うな基準電位ＧＮＤと正の電圧電源１との間で構成され
る２人力ＮＯＲゲートは第４図で示す工うな２１と同様
な電源によるインバータ、２３ＵＮチャネルＭＯＳトラ
ンジスタ（以降ＮＭＯ８と略す）、２４はＰチャネルＭ
Ｏ８トランジスタ（以降ＰＭＯ８と略す）であり、ＮＭ
Ｏ８２３とＰＭＯ８２４にエリ正負２電源間に構成され
たインバータである。このインバータ［ＮＭＯ８２３と
ＰＭＯ８２４のそれぞれのゲート幅（ロ）とゲート長（
Ｌ）の比（Ｗ／Ｌ）ｋ適当に選択することにより、第２
図のインバータ入出力特性に示すように、入力電圧がＧ
ＮＤレベルとＶｌｌｌルベルの中間［ｉるときにインバ
ータ出力全反転させることができる。
回路構成で、１は正の電圧電源（電圧ＶＤＤ ）、２は
負の電圧電源（電圧Ｖａｓ ）、２１は第５図で示すよ
うな基準電位ＧＮＤと正の電圧電源１との間で構成され
る２人力ＮＯＲゲートは第４図で示す工うな２１と同様
な電源によるインバータ、２３ＵＮチャネルＭＯＳトラ
ンジスタ（以降ＮＭＯ８と略す）、２４はＰチャネルＭ
Ｏ８トランジスタ（以降ＰＭＯ８と略す）であり、ＮＭ
Ｏ８２３とＰＭＯ８２４にエリ正負２電源間に構成され
たインバータである。このインバータ［ＮＭＯ８２３と
ＰＭＯ８２４のそれぞれのゲート幅（ロ）とゲート長（
Ｌ）の比（Ｗ／Ｌ）ｋ適当に選択することにより、第２
図のインバータ入出力特性に示すように、入力電圧がＧ
ＮＤレベルとＶｌｌｌルベルの中間［ｉるときにインバ
ータ出力全反転させることができる。
従来回路の動作を説明すると、入力信号２７がＶＤＤ（
−１”レベル）の時、ＮＭＯ８２３とＰＭＯ８２４工り
成るインバータの出力１ｊＶ５８（＠−１”レベル）、
したがって、インバータ２２の出力ば■ＤＤ、また２人
力Ｎ０Ｒ２１の出力はＧＮＤ（０”レベル）となる。次
に、入力２７がＧＮＤＯ時、ＮＭＯ８２３とＰＭＯ８２
４エリなるインバータの出力ＵＶ５ｓ。
−１”レベル）の時、ＮＭＯ８２３とＰＭＯ８２４工り
成るインバータの出力１ｊＶ５８（＠−１”レベル）、
したがって、インバータ２２の出力ば■ＤＤ、また２人
力Ｎ０Ｒ２１の出力はＧＮＤ（０”レベル）となる。次
に、入力２７がＧＮＤＯ時、ＮＭＯ８２３とＰＭＯ８２
４エリなるインバータの出力ＵＶ５ｓ。
したがって、インバータ２２の出力はＶＤＤ 、また２
人力Ｎ０Ｒ２１の出カバＶＤＤとなる。さらに、入力２
７が■８８の時、ＮＭＯ８２３とＰＭＯ８２４工り成る
インバータの出力はＶＤＤシたがって、インバータ２２
の出力及び２人力Ｎ０Ｒ２１の出力は共にＧＮＤとなる
。以上説明した論理の真理値を第１表に示すが、出力信
号２８．２９は異った２値出力信号の組合せとなり、入
力信号２７の３人力レベルを認識できる。ただし、１は
＠ＶＤＤ”レベル、０は“ＧＮＤ”レベル、−１は”Ｖ
ｓｓ”レベルを示す。
人力Ｎ０Ｒ２１の出カバＶＤＤとなる。さらに、入力２
７が■８８の時、ＮＭＯ８２３とＰＭＯ８２４工り成る
インバータの出力はＶＤＤシたがって、インバータ２２
の出力及び２人力Ｎ０Ｒ２１の出力は共にＧＮＤとなる
。以上説明した論理の真理値を第１表に示すが、出力信
号２８．２９は異った２値出力信号の組合せとなり、入
力信号２７の３人力レベルを認識できる。ただし、１は
＠ＶＤＤ”レベル、０は“ＧＮＤ”レベル、−１は”Ｖ
ｓｓ”レベルを示す。
上述した従来の入力バッファ回路１．ＣＭＯ８で構成さ
れているので、入力２７がＶＤＤ又ＵＶｇ＠の時には直
流室ｉは流れない。しかるに、入力２７がＧ Ｎ、 ｐ
の時、ＮＭＯ８２３及びＰＭＯ８２４が共にＯＮ状態に
なっているため、直流電流がＶＤＤからｖ８８へ流れて
しまい、むだな電力を消費してしまうという問題点があ
る。
れているので、入力２７がＶＤＤ又ＵＶｇ＠の時には直
流室ｉは流れない。しかるに、入力２７がＧ Ｎ、 ｐ
の時、ＮＭＯ８２３及びＰＭＯ８２４が共にＯＮ状態に
なっているため、直流電流がＶＤＤからｖ８８へ流れて
しまい、むだな電力を消費してしまうという問題点があ
る。
本発明の入力バッファ回路は、ゲート電極に入力信号全
入力しソース電極を負の電圧電源に接続した第一のＮチ
ャンネルＭＯＳトランジスタ、およびゲート電極に入力
信号を入力しドレイン電極を前記第一のＮチャンネルＭ
ＯＳトランジスタのドレイン電極に接続した第一のＰチ
ャンネルＭＯＳトランジスタを有する第一のインバータ
と、前記入力信号および前記第一のインバータの出力を
入力し、正の電圧電源と基準電位間で動作して第一の論
理出力を得るＮＯＲゲートと、前記第一のインバータの
出力をゲート電極に入力しソース電極を前記基準電位に
接続した第二のＮチャンネルＭＯＳトランジスタ、およ
び前記第一のイア／（−タの出力をゲート電極に入力し
ドレイン電極全前記第二のＮチャンネルＭＯＳトランジ
スタのドレイン電極に接続しソース電極全前記圧の電圧
電源に接続した第二のＰチャンネルＭＯＳトランジスタ
を有し前記第二のＮチャンネルＭＯＳトランジスタのド
レイン電極に第二の論理出力を得る第二のインバータと
、前記第一、第二の論理出力を入力するＡＮＤゲートと
、前記ＡＮＤゲートの出力に応じて前記圧の電圧電源か
ら前記第一のＰチャンネルＭＯＳトランジスタのソース
電極への供給をオン・オフする手段とを有することを特
徴とする。
入力しソース電極を負の電圧電源に接続した第一のＮチ
ャンネルＭＯＳトランジスタ、およびゲート電極に入力
信号を入力しドレイン電極を前記第一のＮチャンネルＭ
ＯＳトランジスタのドレイン電極に接続した第一のＰチ
ャンネルＭＯＳトランジスタを有する第一のインバータ
と、前記入力信号および前記第一のインバータの出力を
入力し、正の電圧電源と基準電位間で動作して第一の論
理出力を得るＮＯＲゲートと、前記第一のインバータの
出力をゲート電極に入力しソース電極を前記基準電位に
接続した第二のＮチャンネルＭＯＳトランジスタ、およ
び前記第一のイア／（−タの出力をゲート電極に入力し
ドレイン電極全前記第二のＮチャンネルＭＯＳトランジ
スタのドレイン電極に接続しソース電極全前記圧の電圧
電源に接続した第二のＰチャンネルＭＯＳトランジスタ
を有し前記第二のＮチャンネルＭＯＳトランジスタのド
レイン電極に第二の論理出力を得る第二のインバータと
、前記第一、第二の論理出力を入力するＡＮＤゲートと
、前記ＡＮＤゲートの出力に応じて前記圧の電圧電源か
ら前記第一のＰチャンネルＭＯＳトランジスタのソース
電極への供給をオン・オフする手段とを有することを特
徴とする。
以下ＶＣ１本発明の実施例について図面を用いて説明す
る。第１図は本発明の一実施例の回路図である。１は正
の電圧電源（ＶＤＤ）Ｓ２は負の電圧電源（Ｖｓｓ）、
１１は第５図で示す↓うなＶＤＤとＧＮＤとの間で
構成される２人力Ｎ０Ｊ１２Ｈ第４図で示すような、２
人力Ｎ０ＲＩ １と同様な電源によるインバータ、１６
は第６図で示すようなＶＤＤとＧＮＤとの間で構成され
る２人力ＡＮＤゲート成しているが、このインバータは
ＰＭＯ８１５により正の電源電圧の供給をスイッチされ
ている。
る。第１図は本発明の一実施例の回路図である。１は正
の電圧電源（ＶＤＤ）Ｓ２は負の電圧電源（Ｖｓｓ）、
１１は第５図で示す↓うなＶＤＤとＧＮＤとの間で
構成される２人力Ｎ０Ｊ１２Ｈ第４図で示すような、２
人力Ｎ０ＲＩ １と同様な電源によるインバータ、１６
は第６図で示すようなＶＤＤとＧＮＤとの間で構成され
る２人力ＡＮＤゲート成しているが、このインバータは
ＰＭＯ８１５により正の電源電圧の供給をスイッチされ
ている。
ＰＭＯ８１５がＯＮ状態の時にＮＭＯ８１３とＰＭＯ８
１４とから成るインバータは第２図に示すようなインバ
ータ入出力特性を有しており、ＧＮＤレベルと■ｇｇ＋
／ベルの中間でインバータ出力を反転する。この特性は
ＮＭＯ８１３とＰＭＯ８１４，１５のそれぞれのゲート
幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）を適当に選択
することにより実現できる。
１４とから成るインバータは第２図に示すようなインバ
ータ入出力特性を有しており、ＧＮＤレベルと■ｇｇ＋
／ベルの中間でインバータ出力を反転する。この特性は
ＮＭＯ８１３とＰＭＯ８１４，１５のそれぞれのゲート
幅（Ｗ）とゲート長（Ｌ）の比（Ｗ／Ｌ）を適当に選択
することにより実現できる。
この実施例は、入力信号１７が２人力ＮＯＲ，ゲート１
１及びＮＭＯ８１３とＰＭｏ８１４で構成されるインバ
ータに入力され、このインバータの出力は２人力ＮＯＲ
ゲート１１とインバータに接続され、２人力ＮＯＲゲー
ト１１とインバータ１２は共に出力として取り出しかつ
２人力ＡＮＤゲート１６に入力し、２人力ＮＡＮＤゲー
ト１６の出力ＩＰＭＯ８１５のゲートに接続してなる入
力バッファ回路である。
１及びＮＭＯ８１３とＰＭｏ８１４で構成されるインバ
ータに入力され、このインバータの出力は２人力ＮＯＲ
ゲート１１とインバータに接続され、２人力ＮＯＲゲー
ト１１とインバータ１２は共に出力として取り出しかつ
２人力ＡＮＤゲート１６に入力し、２人力ＮＡＮＤゲー
ト１６の出力ＩＰＭＯ８１５のゲートに接続してなる入
力バッファ回路である。
次に本発明の実施例の動作について説明する。
入力信号１７がＶＤＤＯ時、ＮＭＯ８１３にＯＮ状態で
ＰＭ０８１４にＯＦＦ状態となり、 ＰＭＯ８１５のＯ
ＮとＯＦＦ’状態のいかんにかかわらず、すなわちＰＭ
ｏ８１５のゲート電極の電圧レベルのいかんにかかわら
ず、ＮＭＯ８１３とＰＭＯ８１４の共通ドレイン出力１
”ｊ、Ｖｓｓ＊ ２人力ＮＯＲゲート１１の出力ばＧ
ＮＤとなり、したがってインバータ１２の出力に■Ｔ）
Ｄ＋ ＮＡＮＤ１６の出力はＧＮＤとなる。
ＰＭ０８１４にＯＦＦ状態となり、 ＰＭＯ８１５のＯ
ＮとＯＦＦ’状態のいかんにかかわらず、すなわちＰＭ
ｏ８１５のゲート電極の電圧レベルのいかんにかかわら
ず、ＮＭＯ８１３とＰＭＯ８１４の共通ドレイン出力１
”ｊ、Ｖｓｓ＊ ２人力ＮＯＲゲート１１の出力ばＧ
ＮＤとなり、したがってインバータ１２の出力に■Ｔ）
Ｄ＋ ＮＡＮＤ１６の出力はＧＮＤとなる。
次に、入力１７がＧＮＤＯ時、ＮＭＯ８１３及びＰＭＯ
８１４共［ＯＮ状態であるが、ＮＭＯ８１’３とＰＭｏ
８１４ で構成されるインバータに第２図で示すよう
な特性を有しているのでＮＭＯ８１３及びＰＭＯ８１４
の共通ドレイン出力ｉ’！Ｖｓｓｂ したがって２人
力ＮＯＲゲート１１の出力及びインバータ１２の出力に
共にＶＤＤとなり、よって２人力ＡＮＤゲート１６の出
力はＶＤＤとなりＰＭＯ８１５はＯＦＦ状態となる。そ
のため、ＮＭＯ８１３とＰＭＯ８１４・１５で構成され
る論理回路には正の電圧電源から負の電圧電源への電流
は流れない。次に入力信号１７が■８１１の時に、入力
信号１７をまずＶＤＤとしＰＭｏ ８１５ をＯＮ状態
にしておき、その後入力信号１７ ｔ Ｖａｎにする。
８１４共［ＯＮ状態であるが、ＮＭＯ８１’３とＰＭｏ
８１４ で構成されるインバータに第２図で示すよう
な特性を有しているのでＮＭＯ８１３及びＰＭＯ８１４
の共通ドレイン出力ｉ’！Ｖｓｓｂ したがって２人
力ＮＯＲゲート１１の出力及びインバータ１２の出力に
共にＶＤＤとなり、よって２人力ＡＮＤゲート１６の出
力はＶＤＤとなりＰＭＯ８１５はＯＦＦ状態となる。そ
のため、ＮＭＯ８１３とＰＭＯ８１４・１５で構成され
る論理回路には正の電圧電源から負の電圧電源への電流
は流れない。次に入力信号１７が■８１１の時に、入力
信号１７をまずＶＤＤとしＰＭｏ ８１５ をＯＮ状態
にしておき、その後入力信号１７ ｔ Ｖａｎにする。
ＮＭＯＳ １３ＵＯＦ’Ｆ状態、ＰＭＯ８１４はＯＮ状
態となり、ＰＭＯ８１５がＯＮ状態であることがらＮＭ
Ｏ８１３とＰＭＯ８１４の共通ドレイン出力ＨＶｎｎと
なり、したがって、インバータ１２及び２人力ＮＯＲゲ
ート１１の出力はＧＮＤ、工っでＡＮＤゲート１６の出
力はＧＮＤとなる。
態となり、ＰＭＯ８１５がＯＮ状態であることがらＮＭ
Ｏ８１３とＰＭＯ８１４の共通ドレイン出力ＨＶｎｎと
なり、したがって、インバータ１２及び２人力ＮＯＲゲ
ート１１の出力はＧＮＤ、工っでＡＮＤゲート１６の出
力はＧＮＤとなる。
以上説明したように本発明によれば、むだな電力を消費
せずに所望の論理全書ることができる効果がある。
せずに所望の論理全書ることができる効果がある。
第１図は本発明の実施例を示す回路図、＠２図ハ周知の
インバータの特性図、第３図は従来例を＝９− 示すブロック図、第４図は第３図中のインバータを示す
回路図、第５図は第３図中のＮＯＲゲート金示金回路図
、第６図に第１図中の周知のＡＮＤゲートを示す回路図
である。 １・・・・・・正の電圧電源、２・・・・・・負の電圧
電源、１１゜２１・・・・・・２人力ＮＯＲゲー）、１
２．２２・・・・・・インバータ、１３．２３・・・・
・・ＮチャネルＭＯＳトランジスタ、１４，１５．２４
・・・・・・ＰチャネルＭＯＳトランジスタ、１６・・
・・・・２人力ＡＮＤゲート、１７゜２７・・・・・・
入力信号、１８，１９，２８．２９・・・・・・出力信
号。 噺Ｚ図 竿３頂 Ｖｏ。 ＼ζ八 １月 ヤ５■コ
インバータの特性図、第３図は従来例を＝９− 示すブロック図、第４図は第３図中のインバータを示す
回路図、第５図は第３図中のＮＯＲゲート金示金回路図
、第６図に第１図中の周知のＡＮＤゲートを示す回路図
である。 １・・・・・・正の電圧電源、２・・・・・・負の電圧
電源、１１゜２１・・・・・・２人力ＮＯＲゲー）、１
２．２２・・・・・・インバータ、１３．２３・・・・
・・ＮチャネルＭＯＳトランジスタ、１４，１５．２４
・・・・・・ＰチャネルＭＯＳトランジスタ、１６・・
・・・・２人力ＡＮＤゲート、１７゜２７・・・・・・
入力信号、１８，１９，２８．２９・・・・・・出力信
号。 噺Ｚ図 竿３頂 Ｖｏ。 ＼ζ八 １月 ヤ５■コ
Claims (1)
- ゲート電極に入力信号を入力しソース電極を負の電圧電
源に接続した第一のＮチャンネルＭＯＳトランジスタ、
およびゲート電極に入力信号を入力しドレイン電極を前
記第一のＮチャンネルＭＯＳトランジスタのドレイン電
極に接続した第一のＰチャンネルＭＯＳトランジスタを
有する第一のインバータと、前記入力信号および前記第
一のインバータの出力を入力し、正の電圧電源と基準電
位間で動作して第一の論理出力を得るＮＯＲゲートと、
前記第一のインバータの出力をゲート電極に入力しソー
ス電極を前記基準電位に接続した第二のＮチャンネルＭ
ＯＳトランジスタ、および前記第一のインバータの出力
をゲート電極に入力しドレイン電極を前記第二のＮチャ
ンネルＭＯＳトランジスタのドレイン電極に接続しソー
ス電極を前記正の電圧電源に接続した第二のＰチャンネ
ルＭＯＳトランジスタを有し前記第二のＮチャンネルＭ
ＯＳトランジスタのドレイン電極に第二の論理出力を得
る第二のインバータと、前記第一、第二の論理出力を入
力するＡＮＤゲートと、前記ＡＮＤゲートの出力に応じ
て前記正の電圧電源から前記第一のＰチャンネルＭＯＳ
トランジスタのソース電極への供給をオン・オフする手
段とを有することを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021116A JPS61181220A (ja) | 1985-02-06 | 1985-02-06 | 入力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021116A JPS61181220A (ja) | 1985-02-06 | 1985-02-06 | 入力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61181220A true JPS61181220A (ja) | 1986-08-13 |
Family
ID=12045905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021116A Pending JPS61181220A (ja) | 1985-02-06 | 1985-02-06 | 入力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61181220A (ja) |
-
1985
- 1985-02-06 JP JP60021116A patent/JPS61181220A/ja active Pending
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