JPS63316512A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS63316512A JPS63316512A JP62152560A JP15256087A JPS63316512A JP S63316512 A JPS63316512 A JP S63316512A JP 62152560 A JP62152560 A JP 62152560A JP 15256087 A JP15256087 A JP 15256087A JP S63316512 A JPS63316512 A JP S63316512A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- buffer
- signal
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000872 buffer Substances 0.000 claims abstract description 33
- 239000002699 waste material Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路、特に論理集積回路の出力回路に関す
る。
る。
一般に論理集積回路の出力回路は、その出力信号をその
他の論理集積回路に送って駆動させることが要求されて
いる。
他の論理集積回路に送って駆動させることが要求されて
いる。
出力信号を受ける論理集積回路は、その特性により駆動
に要する電流値が個々に異なる為、出力回路の駆動電流
が小さく、かつ、駆動される論理集積回路が大電流を必
要とするとき、駆動されるべき論理集積回路が駆動され
ず、逆に出力回路の駆動電流が大きく、かつ、駆動され
る論理集積回路が小電流を必要とするときは、電流が過
剰に流れ消費電力等に無駄を生じる。
に要する電流値が個々に異なる為、出力回路の駆動電流
が小さく、かつ、駆動される論理集積回路が大電流を必
要とするとき、駆動されるべき論理集積回路が駆動され
ず、逆に出力回路の駆動電流が大きく、かつ、駆動され
る論理集積回路が小電流を必要とするときは、電流が過
剰に流れ消費電力等に無駄を生じる。
したがって、従来の出力回路は、その論理集積回路によ
り個別に設計されている。
り個別に設計されている。
上述した従来の論理集積回路の出力回路は、その論理集
積回路により個別に設計される為、使用の途が固定され
品種が増加する。即ち、汎用性がない。
積回路により個別に設計される為、使用の途が固定され
品種が増加する。即ち、汎用性がない。
本発明の目的は、出力負荷に対して汎用性があり出力電
流に無駄のない論理集積回路の出力回路を提供すること
にある。
流に無駄のない論理集積回路の出力回路を提供すること
にある。
本発明の論理集積回路の出力回路は、論理集積回路内部
の信号を入力して出力負荷にその出力を直接接続しその
出力負荷を駆動させるバッファと、このバッファの入力
側及び出力側をそれぞれ入力としてその入力側及び出力
側信号の差を出力負荷による出力信号の変化とし検出す
る第１のＥＸＯＲゲート回路と、２つの入力回路に前記
バッファの入力側が直接及び遅延回路を介して接続され
ている１個のＥＸＯＲゲート回路と、このＥＸＯＲゲー
ト回路の出力側をラッチ制御信号として前記第１のＥＸ
ＯＲゲート回路の出力側をデータ信号とするラッチ回路
とにより構成される少くとも１個の論理回路と、この論
理回路の出力側をイネーブル信号として前記バッファと
並列に接続され出力駆動能力を変動させる少なくとも１
個のスリーステートバッファとを含んで構成され、また
、前記遅延回路の遅延時間がそれぞれ異なる複数の論理
回路を有することを特徴とする。
の信号を入力して出力負荷にその出力を直接接続しその
出力負荷を駆動させるバッファと、このバッファの入力
側及び出力側をそれぞれ入力としてその入力側及び出力
側信号の差を出力負荷による出力信号の変化とし検出す
る第１のＥＸＯＲゲート回路と、２つの入力回路に前記
バッファの入力側が直接及び遅延回路を介して接続され
ている１個のＥＸＯＲゲート回路と、このＥＸＯＲゲー
ト回路の出力側をラッチ制御信号として前記第１のＥＸ
ＯＲゲート回路の出力側をデータ信号とするラッチ回路
とにより構成される少くとも１個の論理回路と、この論
理回路の出力側をイネーブル信号として前記バッファと
並列に接続され出力駆動能力を変動させる少なくとも１
個のスリーステートバッファとを含んで構成され、また
、前記遅延回路の遅延時間がそれぞれ異なる複数の論理
回路を有することを特徴とする。
以下本発明の詳細をその実施例につき図面を参照して説
明する。
明する。
第１図は本発明の出力回路の一実施例の回路図、第２図
は第１図の動作を示すタイミング図である。第１図にお
いて、バッファ１は論理集積回路内部１４の信号Ａを入
力とし、出力端子４を介して出力負荷に接続し、第１の
ＥＸＯＲゲート回路５の入力には、バッファ１の入力側
、出力側をそれぞれ接続し、ＥＸＯＲゲート回路７．９
の入力にはバッファ１の入力側と、その入力側にそれぞ
れ遅延回路６，８を介して他の入力側に接続し、ラッチ
回路１０．１１のラッチ制御信号にそれぞれＥＸＯＲ７
，９の出力側を、またデータ信号に第１のＥＸＯＲゲー
ト回路５の出力側を接続し、ラッチ回路１０．１１の出
力側を、それぞれスリーステートバッファ２．３のイネ
ーブル信号に接続し、バッファ１とスリーステート−バ
ッファ２，３とを並列に接続しである。
は第１図の動作を示すタイミング図である。第１図にお
いて、バッファ１は論理集積回路内部１４の信号Ａを入
力とし、出力端子４を介して出力負荷に接続し、第１の
ＥＸＯＲゲート回路５の入力には、バッファ１の入力側
、出力側をそれぞれ接続し、ＥＸＯＲゲート回路７．９
の入力にはバッファ１の入力側と、その入力側にそれぞ
れ遅延回路６，８を介して他の入力側に接続し、ラッチ
回路１０．１１のラッチ制御信号にそれぞれＥＸＯＲ７
，９の出力側を、またデータ信号に第１のＥＸＯＲゲー
ト回路５の出力側を接続し、ラッチ回路１０．１１の出
力側を、それぞれスリーステートバッファ２．３のイネ
ーブル信号に接続し、バッファ１とスリーステート−バ
ッファ２，３とを並列に接続しである。
次に、本実施例の出力回路の動作を説明する。
第１図に示すように、論理集積回路内部１４の信号Ａは
、バッファ１．出力端子４を介して出力負荷を駆動させ
る。このとき生じるバッファ１の遅延時間を第２図に示
すようにＥＸＯＲゲート回路５にて検出し、ＥＸＯＲゲ
ート回路５の出力側の信号Ｃとする。ここで、バッファ
１の遅延時間ｔｄ、が大きいほど、ＥＸＯＲゲート回路
５の出力側の信号Ｃのハイレベルの幅は大きくなる。ま
た、第２図に示すように、バッファ１の入力側の信号Ａ
のレベルの変化時に遅延回路６．８を用いて遅延時間ｔ
ｄ６．ｔｄｓを有するＥＸＯＲゲート回路７．９の出力
側の信号り、Ｅを作りだし、まずＥＸＯＲゲート回路５
の出力値をラッチ回路１０．１１においてスルー状態に
する。つづいて遅延時間ｔｄ６．ｔｄ、を有するＥＸＯ
Ｒゲート回路７，９の出力側の信号り、Ｈの立下りタイ
ミングによってラッチ回路１０．１１はＥＸＯＲゲート
回路５の出力値をラッチする。
、バッファ１．出力端子４を介して出力負荷を駆動させ
る。このとき生じるバッファ１の遅延時間を第２図に示
すようにＥＸＯＲゲート回路５にて検出し、ＥＸＯＲゲ
ート回路５の出力側の信号Ｃとする。ここで、バッファ
１の遅延時間ｔｄ、が大きいほど、ＥＸＯＲゲート回路
５の出力側の信号Ｃのハイレベルの幅は大きくなる。ま
た、第２図に示すように、バッファ１の入力側の信号Ａ
のレベルの変化時に遅延回路６．８を用いて遅延時間ｔ
ｄ６．ｔｄｓを有するＥＸＯＲゲート回路７．９の出力
側の信号り、Ｅを作りだし、まずＥＸＯＲゲート回路５
の出力値をラッチ回路１０．１１においてスルー状態に
する。つづいて遅延時間ｔｄ６．ｔｄ、を有するＥＸＯ
Ｒゲート回路７，９の出力側の信号り、Ｈの立下りタイ
ミングによってラッチ回路１０．１１はＥＸＯＲゲート
回路５の出力値をラッチする。
ラッチ回路１０．１１においてハイレベルがラッチされ
たとき、すなわち出力負荷による出力信号の遅れが大き
いとき、スリーステートバッファ２．３はイネーブル状
態を維持し、出力駆動能力が高くなり出力端子４を通し
て外部に大電流を与える。ラッチ回路１０．１１におい
てロウレベルがラッチされたとき、すなわち出力負荷に
よる出力信号の遅れが小さいとき、スリーステートバッ
ファ２，３はディセーブル状態となり出力駆動能力が低
くなり外部に小電流を与える。これによって、バッファ
１の入力側の次の信号レベルの変化までの出力駆動能力
が設定される。
たとき、すなわち出力負荷による出力信号の遅れが大き
いとき、スリーステートバッファ２．３はイネーブル状
態を維持し、出力駆動能力が高くなり出力端子４を通し
て外部に大電流を与える。ラッチ回路１０．１１におい
てロウレベルがラッチされたとき、すなわち出力負荷に
よる出力信号の遅れが小さいとき、スリーステートバッ
ファ２，３はディセーブル状態となり出力駆動能力が低
くなり外部に小電流を与える。これによって、バッファ
１の入力側の次の信号レベルの変化までの出力駆動能力
が設定される。
以上の説明においては、例として駆動能力を変動させる
スリーステートバッファと、そのイネーブル信号を生成
する論理回路とを２組使用するものとしたが、これに限
られることはなく、少なくとも１個のスリーステートバ
ッファと、そのイネーブル信号を生成する論理回路を使
用すると、スリーステートバッファの数によって出力駆
動能力の設定範囲の異なる、また出力負荷に対して汎用
性があり出力電流に無駄のない論理集積回路の出力回路
が得られ、本発明の目的を達成することができる。
スリーステートバッファと、そのイネーブル信号を生成
する論理回路とを２組使用するものとしたが、これに限
られることはなく、少なくとも１個のスリーステートバ
ッファと、そのイネーブル信号を生成する論理回路を使
用すると、スリーステートバッファの数によって出力駆
動能力の設定範囲の異なる、また出力負荷に対して汎用
性があり出力電流に無駄のない論理集積回路の出力回路
が得られ、本発明の目的を達成することができる。
以上の説明で明らかな如く本発明は、出力負荷による出
力信号の変化を検出する回路と、出力駆動能力を変動さ
せる回路とを有する事により、出力負荷に対して汎用性
があり、かつ、出力電流に無駄のない論理集積回路の出
力回路を得ることができる。
力信号の変化を検出する回路と、出力駆動能力を変動さ
せる回路とを有する事により、出力負荷に対して汎用性
があり、かつ、出力電流に無駄のない論理集積回路の出
力回路を得ることができる。
＝７−
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を示すタイミング図である。 １・・・バッファ、２．３・・・スリーステートバッフ
ァ、４・・・出力端子、５，７．９・・・ＥＸＯＲゲー
ト回路、６．８・・・遅延回路、１０．１１・・・ラッ
チ回、博叱
動作を示すタイミング図である。 １・・・バッファ、２．３・・・スリーステートバッフ
ァ、４・・・出力端子、５，７．９・・・ＥＸＯＲゲー
ト回路、６．８・・・遅延回路、１０．１１・・・ラッ
チ回、博叱
Claims (2)
- （１）論理集積回路内部の信号を入力して出力負荷にそ
の出力を直接接続しその出力負荷を駆動させるバッファ
と、このバッファの入力側及び出力側をそれぞれ入力と
してその入力側及び出力側信号の差を出力負荷による出
力信号の変化とし検出する第１のＥＸＯＲゲート回路と
、２つの入力回路に前記バッファの入力側が直接及び遅
延回路を介して接続されている１個のＥＸＯＲゲート回
路と、このＥＸＯＲゲート回路の出力側をラッチ制御信
号として前記第１のＥＸＯＲゲート回路の出力側をデー
タ信号とするラッチ回路とにより構成される少くとも１
個の論理回路と、この論理回路の出力側をイネーブル信
号として前記バッファと並列に接続され出力駆動能力を
変動させる少なくとも１個のスリーステートバッファと
を含んで構成されることを特徴とする出力回路。 - （２）前記論理回路を複数有し、これらの遅延回路の遅
延時間がそれぞれ異なる特許請求の範囲第１項記載の出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152560A JP2637734B2 (ja) | 1987-06-18 | 1987-06-18 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152560A JP2637734B2 (ja) | 1987-06-18 | 1987-06-18 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316512A true JPS63316512A (ja) | 1988-12-23 |
| JP2637734B2 JP2637734B2 (ja) | 1997-08-06 |
Family
ID=15543146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152560A Expired - Lifetime JP2637734B2 (ja) | 1987-06-18 | 1987-06-18 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637734B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244815A (ja) * | 1988-08-04 | 1990-02-14 | Nec Ic Microcomput Syst Ltd | 出力回路 |
-
1987
- 1987-06-18 JP JP62152560A patent/JP2637734B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0244815A (ja) * | 1988-08-04 | 1990-02-14 | Nec Ic Microcomput Syst Ltd | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2637734B2 (ja) | 1997-08-06 |
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