JPH0418810A

JPH0418810A - ３ステート出力バツフア回路

Info

Publication number: JPH0418810A
Application number: JP2121842A
Authority: JP
Inventors: Teruaki Harada; 原田　輝昭
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-05-12
Filing date: 1990-05-12
Publication date: 1992-01-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は出力信号変化時の３ステート出カツくソファ
貫通電流を抑制できる３ステート呂力／り・ソファ回路
に関するものである。

［従来の技術］第２図は従来の３ステート出力バツフア回路を示す回路
図である。

図において、内部信号入力端子（１）　（２）はこの３
ステート出力パツフア回路を含むシステムの内部から送
られてくる内部信号を受ける端子（以下、内部信号入力
端子（１）はデータ端子、内部信号入力端子（２）はコ
ントロール端子と呼ぶ）であり、出力端子（１４）は上
記内部信号に対応する出力信号を外部に取り出すための
端子である。正電位の定電圧を供給する電源（８）とグ
ランド（９）間にはＰチャネル形ＭＯ８電界効果トラン
ジスタ（以下ＰＭＯ８トランジスタと呼ぶ）　（１５）
と、Ｎチャネル形１１１Ｏ８電界効果トランジスタ（以
下ＮＭＯＳトランジスタと呼ぶ）　（１６）とが直列に
接続され、これらのトランジスタ（１５）　（１６）の
接続点には出力端子（１４）が接続されている。また、
データ端子（１）は２人力ＮＡＮＤゲート（以下２ＮＡ
ＮＤと呼ぶ）（４）および２入力ＮＯＲゲート（以下２
ＮＯＲと呼ぶ）（７）各々の第１の入力端子に接続され
、コントロール端子（２）はインバータ（３）の入力端
子および２ＮＯＲ（７）の第２の入力端子に接続され、
インバータ（３）のａカ端子は２ＮＡＮＤ（４）の第２
の入力端子に接続され２　Ｎ　Ａ　Ｎ　Ｄ（４）（７）
出力端子はＰｕＯ２）５ンジスタ（１５）のゲートに接
続され、２ＮＯＲ（７）の出力端子は８ＭＯ８）フンジ
スタ（１６）のゲートに接続されている。

次に動作について税引する。

この３ステート呂カバツフア回路において、コントロー
ル端子（２）に与えられるコントロール信号がグランド
電位（Ｌレベル）の時、データ端子（１）に与えられる
データ信号は２ＮＡＮＤ（４１で反転され、その反転信
号がＰｕＯ２）フンジスタ（１５）のゲートに印加され
、また同様に前記データ信号は２ＮＯＲ（７）で反転さ
れ、その反転信号は（へ）ＭＯＳトランジスタ（１６）
のゲートに印加される。またコントロール端子（２）に
与えられるコントロール信号が電源８の電位（Ｈレベル
）の時、データ端子（１）に与えられるデータ信号の電
位レベルに関わりなく、２ＮＡＮＤ（４）の出力信号は
Ｈレベルとな妙、ＰｕＯ２）ランジスタ（１５）のゲー
トに印加され、同様に２ＮＯＲ（７１の出力信号はＬレ
ベルとなね、８ＭＯ８）フンジスタ（１６）のゲートに
印加される。

コントロール信号がＬレベルの時、データｆｉｌがＬレ
ベルからＢレベルに変化すると、ｐｇｏｓトヲンジヌタ
（１５）のゲートに印加される信号はＨレベルからＬレ
ベルへと変化し、ＰｕＯ２）フンジヌタ（１５）＃−ｉ
オフ状態からオン状１！ＩＫ変化する。

この時、ＮＶＯ５トヲンジヌタ（１６）のゲートに印加
される信号もＨレベルからＬレベルへと変化すルノで、
８ＭＯ８）ランジスタｃ１６）はオン状ａ　からオフ状
■へと変化する。この動作によって出力端子（１４）の
電位はＬレベルからＨレベルへと変化スル。データ信号
がＨレベルからＬレベルＫ　ｆ　化する場合には、上記
の場合と逆の動作によって出力端子（１４）の電位はＢ
レベルからＬレベルへと変化する。このよう圧して、コ
ントロール！！２＞ＥＬレベルの時、データ端子（１）
に与えられるデータ信号が出力端子（１４）から外部へ
と取抄出される。

一方、コントロール信号が日レベルの時、前記のように
ＰｕＯ２）フンジスタ（１５）のゲートに印加される信
号はＨレベルでオフ状類となり、またＮＭＯ８Ｉ−ブン
ジスタ（１６）のゲートに印加される信号はＬレベルで
オフ状態となる。したがって、８カ端子（１４）の電位
はハイインピーダンス状類となる。

ところが、上述した従来の３ステート出カパツフア回路
では、コントロール信号がＬレベルの時２ＮＡＮＤ（４
）の出力信号がＨレベルからＬレベルに変化する時、２
ＮＯＦｌ（７）の出力信号も同様にＨレベルからＬレベ
ルへと変化し、また２ＮＡＮＤ（４）の出力信号がＬレ
ベルからＨレベルに変化する時、２　Ｎ　ＯＲ（７）の
出力信号も同様にＬレベルからＨレベルへと変化し、は
ぼ同時に各々ＰＭＯＳトランジスタ（１５）およびＮ１
＋１Ｏ８）ランジスタ（１６）のゲートに印加されるた
め、２ＮＡＮＤ（４）および２ＮＯＲ（７）の出力信号
がＨレベルからＬレベルに或いはＬレベルからＨレベル
に変化する際、ＰｕＯ２）フンジスタ（１５）と８ＭＯ
８）ヲンジヌタ（１６）の双方がオン状類となるタイミ
ングが生シることＫなり、このタイミングに訃いて電源
（８）からグランド（９）へとＰｕＯ２）ヲンジスタ（
１５）および８ＭＯ８）フンジヌタ（１６）を介して貫
通電流が流れる。

〔発明が解決しようとする課題〕

従来の３ステート出力バツフ７回路は以上のように構成
されていたので、ＰＭＯＳトランジスタおよびＮＭＯ８
）フンジスタは外部負荷を駆動するために大サイズのも
のが使用されることから、この場合の貫通電流は大きな
値になり、この貫通電流に起因して電源やグランドにノ
イズが発生し、回路およびシヌテムの誤動作を招くとい
う問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、圧力信号変化時の貫通電流を抑制できる３ス
テート出力バツフア回路を得ることを目的とする。

Ｃｕｔ題を解決するための手段］この発明に係る３ステート出力パツフア回路は、高電位
電源と低電位電源との間に、入力信号の第１の論理レベ
ルに応答して導通する第１のトランジスタと入力信号の
第２の論理レベルに応答して導通する第２のトランジス
タとをこれらの順序で直列に接続するとともに、これら
第１および第２のトランジスタの接続点を出力端子に接
続した第１段回路部と、高電位電源と低電位電源との間
に、入力信号の第１の論理レベルに応答して導通する第
３のトランジスタと入力信号の第２の論理レベルに応答
して導通する第４のトランジスタとをこれらの順序で直
列に接続するとともに、これら第３および第４のトラン
ジスタの接続点を出力端子に接続した第２段回路部と、
第３のトランジスタの導通タイミングを第１のトランジ
スタの導通タイミングよりも遅らせる第１の導通タイミ
ング遅延手段と、第４のトランジスタの導通タイミング
を第２のトランジスタの導通タイミングよりも所定時間
遅らせる第２の導通タイミング遅延手段とを備え、かつ
第１のトランジスタ　第２のトランジスタ、第３のトラ
ンジスタ、および第４のトランジスタ総てを非導通状頗
にする手段を備えて構成されたものである。

〔作用１この発明における３ヌテ一ト出力バツフア回路は、第２
段回路部の第３および第４のトランジスタの導通のタイ
ミングが入力信号よりも所定時間遅れるので、第２段回
路部での貫通電流が抑制される、［５Ｊ！施例〕以下、この発明の一実施例を図について説明する。

第１図はこの発ａＡＫよる３ステート出力バツフア回路
の一実施例を示す回路図である。

図において、データ端子（１）、コントロール端子（２
）、インバータ（３）、２ＮＡＮＤ（４）、２ＮＯＲ（
７）、電源（８）、グランド（９）、出力端子（１４）
は上記従来のものと同一である。

電源（８）とグランド（９）間には、論理レベルがＬの
信号をゲートに印加されてオン動作する前段用Ｐｖｏｓ
トフンジスタ（１０）と、論理レベルがＨの信号をゲー
トに印加されてオン動作する前段用ＮＭＯ８）フンジス
タ（１２）とが、これらの順序で電源（８）側からグラ
ンド（９）側へと直列に接続されるとともに、これら２
つのトランジスタ（１０）　（１２）の接続点が出力端
子（１４）に接続されて前段回路部が構成されている。

これとは別に、同じ電源（８）とグランド（９）間には
、後段用Ｐ１０８）フンジヌタ（１１）と後段用ＮＭＯ
９Ｉ−ランジスタ（１３）とが、これらの順序で電源（
８）側からグランド（９）側へと直列接続されるととも
に、これら２つのトランジスタ（１１）　（１３）の接
続点が出力端子（１４）Ｋ接続されて後段回路部が構成
されている。

一方、データ端子（１）とインバータ（３）の出力端子
は２ＮＡＮＤ（４）の各入力端子に接続され、２ＮＡＮ
Ｄ（４＋の出力端子は前段用ＰＭＯ８）フンジスタ（ｌ
Ｏ）のゲートに接続されている。また、コントロール端
子（２）はインバータ（３）の入力端子に接続されると
ともに、データ端子（１）とともに２ＮＯＲ（７１の各
入力端子に接続され、２ＮＯＲ（７１の出力端子は前段
用ＮＭＯ８）フンジヌタ（１２）のゲートに接続されて
いる。

さらに、データ端子（１）とインバータ（３）の出力端
子および出力端子（１４）は第１の導通タイミング遅延
手段としての３人力ＮＡＮＤゲート（以下３ＮＡＮＤと
呼ぶ）（５）の各入力端子に接続され、３ＮＡＮＤの出
力端子は後段用ＰＭＯ８）ランジヌタ（１１）のゲート
に接続されている。また、データ端子（１）とコントロ
ール端子（２）および出力端子（１４）Ｆｉ第２の導通
タイミング遅延手段としての３人力ＮＯＲゲート（以下
３ＮＯＲと呼ぶ）（６）の各入力端子に接続され、３Ｎ
ＯＲの出力端子は後段用ＮＭＯ８）フンジスタ（１３）
のゲートに接続されている。

次に動作について説明する。

初期状態において、データ端子（１）に入力されるデー
タ（ｌＪｆ４Ｌｉ−Ｌレベル、コントロール端子（２）
　Ｋ入力されるコントロール信号をＬレベルとすると、
この時、インバータ（３）、２ＮＡＮＤ（４）、３ＮＡ
ＮＤ（５）、２ＮＯＲ（７）の出力信号はともにＢレベ
ルとなり、前段用ＰＭＯ６）ブンジヌタ（１０）後段用
ＰＭＯ８）ランジスタ（１１）はオフ状態、前段用ＮＭ
Ｏ８）ツンジヌタ（１２）はオン状態とな抄、これらの
トランジスタ（１０）　（１２）の接続点すなわち出力
端子（１４）の電位はＬレベルとなる。この時３ＮＯＲ
（６）の各入力信号は総てＬレベルであるから３ＮＯＲ
（６）の出力信号はＨレベルとな妙、後段用ＮＭＯＳト
ランジスタ（１３）ｄオン状！ＩＫある。

コントロール信号をＬレベルに保持し、データ信号がＬ
レベルからＨレベルへと変化すると、２ＮＡＮＤ（４）
、２ＮＯＲ（７）、３ＮＯＲ（６）の８力信号はＨレベ
ルからＬレベルへと変化し、前段用ＰＭＯ８）ランジス
タ（１０）はオフ状態からオン状態、前段用ＮＭＯ８）
ランジスタ（１２）および後段用ＮＭＯ８）ランジスタ
（１３）はオン状類からオフ状類へと変化する。

一方、３ＮＡＮＤ（５）の出力信号は前段用ｐｖ。

ＳトランジスタがターンオンＬ、　ｆｍＲ用Ｎｖ　ｏ　
Ｓトランジスタ（１２）および後段用Ｎｌ１ｌＯＳトフ
ンジヌタ（１３）がターンオフしてから、出力端子（１
４）の電位がＬレベルからＨレベルに変化した後、Ｂレ
ベルからＬレベルに変化し、その後後段用ＰＭＯＳトラ
ンジスタ（１２）ａオフ状類からオン状態へと変化する
。

したがって、データ信号のＬレベルからｕレベルへのぜ
化に対して、後段用ＰＭＯ９）ランジスタ（１１）のオ
フ状類からオン状類への移行は、前段用ＰＭＯ８）フン
ジスタ（１０）を介して行われる出力端子（１４）への
充電時間と３ＮＡＮＤ（５）の出力信号がＨレベルから
Ｌレベルに変化するのに要する伝搬遅延時間を合わせた
分だけ、ａ段用ＮＭＯＳトブンジスタ（１２）および後
段用Ｎｌｌ１ＯＳトランジスタ（１３）のターンオフ時
間よ妙遅れることにな私このことから、前段用ＰＭＯ８
）ランジヌタ（１０）と後段用ＰＩｌｌＯＳトランジス
タ（１１）のサイズ調整により、従来の３ステート出力
バツフア回路に比べて出力信号がＬレベルからＨレベル
へと変化する時の貫通電流を抑制できる。

次Ｋ、データ信号がＨレベルからＬレベルへと変化する
と、２ＮＡＮＤ（４）、３ＮＡＮＤ（５）、２ＮＯＲ（
７）の６力信号はＬレベルからＢレベルへと変化し、前
段用ＰＭＯ９）フンジスタ（ｌＯ）および後段用ＰＭＯ
８）ランジスタ（１１）はオン状類からオフ状ｓ、ｍｓ
用ＮＭＯ３）フンジスタ（１２）はオフ状類からオン状
類へと変化する。

一方、３ＮＯＲ（６）の出力信号は前段用ＮＭＯＳＭＯ
ＳトランジスタンオフＬ、１Ｉｔ１段用ｐＭｏｓ）フン
ジスタ（１０）および後段用ＰＭＯ８）ランジスタ（１
１）がターンオフしてから、出力端子（１４）の電位が
ＨレベルからＬレベルに変化した後、ＬレベルからＨレ
ベルに変化し、その後後段用ＮＭＯＳトランジスタ（１
３）はオフ状態からオン状態へと変化する。

したがって、データ信号のＨレベルからＬレベルへの変
化に対して、後段用ＮＭＯ８）ランジスタ（１３）のオ
フ状態からオン状態への移行は、前段用ＮＭＯ８）ラン
ジスタ（１２）を介して行われる出力端子（１４）から
の放電時間と３　Ｎ　ＯＲ（６）の６力信号がＬレベル
からＨレベルに変化するのに要する伝搬遅延時間を合わ
せた分だけ、前段用ＰＭＯＳトランジスタ（１０）およ
び後段用ＰＭＯ８）フンジスタ（１１）のターンオフ時
間より遅れることになる。

このことから、この場合にも前段用ＮＭＯＳトヲントラ
ンジスタ）と後段用ＮＭＯ８）フンジスタ（１３）のサ
イズ調整によね、従来の３ステート出力バツフア回路に
比べて出力信号がＨレベルからＬレベルへと変化する時
の貫通電流を抑制できる。

一方、コントロール信号がＬレベルかＩ−、Ｒレベルに
変化した場合は、データ信号に関わりなく２ＮＡＮＤ（
４１および３ＮＡＮＤ（５）の出力信号はＨレベル、２
＾０Ｒ（７）および３　Ｎ　ＯＦｌ　（６）の出力信号
はＬレベルとなり、前段用ＰＩＪＯ８）ヲンジスタ（１
０）、後段用ＰＭＯ８）フンジスタ（１１）、前段用Ｎ
ＭＯ８）フンジスタ（１２）、および後段用ＮＭＯＳト
ランジスタ（１３）は総てオフ状態となり、出力端子（
１４）の電位はハイインピーダンス状類となり従来の３
ステート出力バツフア回路と同等の機能を果す。

なお、上記実施例では３ステート出力パツフア回路の場
合について説明したが、同様の機能を有する双方向バッ
ツァ回路に出力部に適用した場合でも同等の効果を奏す
る。

［発明の効果］以上のようにこの発明によれば、出力段を前段回路部と
後段回路部の２段構成とし、導通タイミング遅延手段に
よって後段回路部の２つのトランジスタが入力信号よ妙
も所定時間遅れて導通するように構成し、かつ前段回路
部および後段回路部の４つのトランジスタ総てを従来と
ほぼ変わらぬタイミングで非導通にできるようにしたの
で、出力段における貫通電流を抑制できるとともに、従
来と変わらないハイインピーダンス特性を有する３ヌテ
一ト出力パツフア回路を得ることが可能となる。

【図面の簡単な説明】

第１図はこの発明による３ヌテ一ト出力バツフア回路の
一実施例を示す回路図、第２図は従来の３ステート出力
バツフア回路を示す回路図である。図において、（１）はデータ端子、（２）はコントロル
端子、（３）はインバータ、（４）は２　Ｎ　Ａ　Ｎ　
Ｄ　、　（５）は３　Ｎ　Ａ　Ｎ　Ｄ　、　（６１は３
　Ｎ　ＯＲ、（７１は２　Ｎ　ＯＲ、（８）は［源、（
９）はグフンド、（１０）は前段用ＰＭＯ８）フンジス
タ、（１１）は後段用ＰシＯ３）ランジスタ、（１２）
は前段用Ｎ１１ｌＯ８）フンジスタ、（１３）は後段用
ＮＭＯ８）ヲンジスタ、（１４）は出力端子を示す。なお、図中、同一符号は同一、または相当部分を示す。

Claims

【特許請求の範囲】

　高電位電源と低電位電源との間に、入力信号の第１の
論理レベルに応答して導通する第１のトランジスタと前
記入力信号の第２の論理レベルに応答して応答して導通
する第２のトランジスタとをこれらの順序で直列に接続
するとともに、これら第１および第２のトランジスタの
接続点を出力端子に接続した第１段回路部と、前記高電
位電源と前記低電位電源との間に、前記入力信号の第１
の論理レベルに応答して導通する第３のトランジスタと
前記入力信号の第２の論理レベルに応答して導通する第
４のトランジスタとをこれらの順序で直列に接続すると
ともに、これら第３および第４のトランジスタの接続点
を前記出力端子に接続した第２段回路部と、前記第３の
トランジスタの導通タイミングを前記第１のトランジス
タの導通タイミングよりも所定時間遅らせる第１の導通
タイミング遅延手段と、前記第４のトランジスタの導通
タイミングを前記第２のトランジスタの導通タイミング
よりも所定時間遅らせる第２の導通タイミング遅延手段
とを備え、かつ前記第１のトランジスタ、前記第２のト
ランジスタ、前記第３のトランジスタおよび前記第４の
トランジスタ総てを非導通状態にする手段を備えたこと
を特徴とする３ステート出力バッファ回路。