JPS5924459B2 - 剰余・パリテイ発生回路 - Google Patents
剰余・パリテイ発生回路Info
- Publication number
- JPS5924459B2 JPS5924459B2 JP55105552A JP10555280A JPS5924459B2 JP S5924459 B2 JPS5924459 B2 JP S5924459B2 JP 55105552 A JP55105552 A JP 55105552A JP 10555280 A JP10555280 A JP 10555280A JP S5924459 B2 JPS5924459 B2 JP S5924459B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- remainder
- generation circuit
- code
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、剰余コードとパリテイ・チェック・コードと
を同時に生成できるようにした剰余・パリテイ生成回路
に関するものである。
を同時に生成できるようにした剰余・パリテイ生成回路
に関するものである。
計算機の内部データにパリテイ・チェック・コードを付
加することは一般に行われておわ、また、剰余コードを
付加して乗算や除算を行うことも一般に行われている。
加することは一般に行われておわ、また、剰余コードを
付加して乗算や除算を行うことも一般に行われている。
この種の計算機においては乗算器の入力側で剰余コード
を生成し、出力側でパリテイ・チェック・コードを生成
する必要がある。従来は、パリテイ・チェック・コード
の発生と剰余コードの発生とは別の回路で行つているが
、このような従来方式は金物量が増加するという欠点が
ある。本発明は、上記の欠点を除去するものであつて、
従来の剰余コード生成回路と同程度の金物量でパリテイ
・チェック・コードおよび剰余コードの両方を生成でき
るようにした剰余・パリテイ生成回路を提供することを
目的としている。
を生成し、出力側でパリテイ・チェック・コードを生成
する必要がある。従来は、パリテイ・チェック・コード
の発生と剰余コードの発生とは別の回路で行つているが
、このような従来方式は金物量が増加するという欠点が
ある。本発明は、上記の欠点を除去するものであつて、
従来の剰余コード生成回路と同程度の金物量でパリテイ
・チェック・コードおよび剰余コードの両方を生成でき
るようにした剰余・パリテイ生成回路を提供することを
目的としている。
そしてそのため、本発明の剰余・パリテイ生成回路は４
ビットのデータを数値゛゛３”で除算した場合における
剰余０、１および２を発生する手段、上記４ビットのデ
ータのビット・パターン「ＯＩＯＵであること、上記４
ビットのデータが「１０１０」であることを検出する第
１の検出手段、並びに剰余ｏの発生手段、第１の検出手
段から上記４ビットのデータに対するパリテイ・チェッ
ク・コードを生成する手段を備えることを特徴とするも
のである。以下、本発明を図面を参照しつゝ説明する。
第１図は本発明の１実施例のブロック図、第２図ぱデー
タ、剰余およびパリテイの関係を示す図である。本発明
においては、データを数値゛３’’で除算した場合に得
られる剰余を剰余コードとしている。
ビットのデータを数値゛゛３”で除算した場合における
剰余０、１および２を発生する手段、上記４ビットのデ
ータのビット・パターン「ＯＩＯＵであること、上記４
ビットのデータが「１０１０」であることを検出する第
１の検出手段、並びに剰余ｏの発生手段、第１の検出手
段から上記４ビットのデータに対するパリテイ・チェッ
ク・コードを生成する手段を備えることを特徴とするも
のである。以下、本発明を図面を参照しつゝ説明する。
第１図は本発明の１実施例のブロック図、第２図ぱデー
タ、剰余およびパリテイの関係を示す図である。本発明
においては、データを数値゛３’’で除算した場合に得
られる剰余を剰余コードとしている。
第２図から判るように、パワティ・チェック・コードは
、剰余が数値゛゛０’’の場合、データが「ＯＩＯＵの
場合、または「１０１０」の場合に論理「１」となる。
第１図は本発明の１実施例のブロック図であつて、１な
いし１３はＣＭＬ（カレント・モード・ロジック）の論
理ゲートをそれぞれ示している。
、剰余が数値゛゛０’’の場合、データが「ＯＩＯＵの
場合、または「１０１０」の場合に論理「１」となる。
第１図は本発明の１実施例のブロック図であつて、１な
いし１３はＣＭＬ（カレント・モード・ロジック）の論
理ゲートをそれぞれ示している。
論理ゲート１、２は、ビット０、１よシ成る２ピットの
数値を数値゛゛３’’で割算した場合の剰余を作成する
ものである。剰余が数値゛゛ｏ’’であるときには、−
ＢｉＴｏ４ＲＥＳｏが論理「Ｏ」、−ＢｉＴｏ１ＲＥＳ
Ｉが論理「１」、−ＢｉＴｏ１ＲＥＳ２が論理「１」
となる。剰余が数値゛゛１’’となる場合には、−Ｂｉ
Ｔｏ４ＲＥＳｏ論理「１」、ＢｉＴｏ１ＲＥＳｌが論理
「０」、ＢｉＴＯｌＲＥＳ２が論理「月となる。剰余が
数値゛２゛となる場合には、−ＢｉＴＯｌＲＥＳＯが論
理「１」、−ＢｉＴＯｌＲＥＳｌが論理「１」、−Ｂｉ
ＴＯ，ＲＥＳ２が論理「０」となる。このように、Ｂｌ
ＴＯｌＲＥＳＯ、ＢｉＴＯｌＲＥＳｌあ・よびＢｉＴＯ
ｌＲＥＳ２は、ビツト０，１より成るデータに対する剰
余コードを表わすものであり、剰余が数値゛Ｏ″″のと
きはＢｉＴＯｌＲＥＳＯが論理［１」で他は論理「０」
、剰余が数値゛１゛″のときにはＢｉＴＯｌＲＥＳｌの
みが論理「１」であつて他は論理［０」、剰余が数値゛
２″″のときにはＢｉＴＯｌＲＥＳ２のみが論理［１」
であつて他は論理「０」となる。な｝、・例えば一Ｂｌ
ＴＯｌＲＥＳＯは、ＢｌＴＯｌＲＥＳＯを反転したもの
である。論理ゲート３，４は、ビツト３，４よりなる２
ビツトのデータに対する剰余コードを作成するものであ
り、その構成卦よび動作はビツト１，２側と全く同一で
ある。
数値を数値゛゛３’’で割算した場合の剰余を作成する
ものである。剰余が数値゛゛ｏ’’であるときには、−
ＢｉＴｏ４ＲＥＳｏが論理「Ｏ」、−ＢｉＴｏ１ＲＥＳ
Ｉが論理「１」、−ＢｉＴｏ１ＲＥＳ２が論理「１」
となる。剰余が数値゛゛１’’となる場合には、−Ｂｉ
Ｔｏ４ＲＥＳｏ論理「１」、ＢｉＴｏ１ＲＥＳｌが論理
「０」、ＢｉＴＯｌＲＥＳ２が論理「月となる。剰余が
数値゛２゛となる場合には、−ＢｉＴＯｌＲＥＳＯが論
理「１」、−ＢｉＴＯｌＲＥＳｌが論理「１」、−Ｂｉ
ＴＯ，ＲＥＳ２が論理「０」となる。このように、Ｂｌ
ＴＯｌＲＥＳＯ、ＢｉＴＯｌＲＥＳｌあ・よびＢｉＴＯ
ｌＲＥＳ２は、ビツト０，１より成るデータに対する剰
余コードを表わすものであり、剰余が数値゛Ｏ″″のと
きはＢｉＴＯｌＲＥＳＯが論理［１」で他は論理「０」
、剰余が数値゛１゛″のときにはＢｉＴＯｌＲＥＳｌの
みが論理「１」であつて他は論理［０」、剰余が数値゛
２″″のときにはＢｉＴＯｌＲＥＳ２のみが論理［１」
であつて他は論理「０」となる。な｝、・例えば一Ｂｌ
ＴＯｌＲＥＳＯは、ＢｌＴＯｌＲＥＳＯを反転したもの
である。論理ゲート３，４は、ビツト３，４よりなる２
ビツトのデータに対する剰余コードを作成するものであ
り、その構成卦よび動作はビツト１，２側と全く同一で
ある。
＋ＢｉＴＯ３ＲＥＳＯは、−ＢｉＴＯｌＲＥＳＯが論理
［０」であり且つ−ＢｉＴ２３ＲＥＳＯが論理［０」で
ある場合、−ＢｉＴＯｌＲＥＳ，が論理［０」であり且
つ−ＢｉＴ２３ＲＥＳ２が論理「０」の場合、または−
ＢｉＴＯｌＲＥＳ２が論理［０」であジ且つ−ＢｉＴ２
３ＲＥＳｌが論理「０」の場合に、論理［１」となる。
［０」であり且つ−ＢｉＴ２３ＲＥＳＯが論理［０」で
ある場合、−ＢｉＴＯｌＲＥＳ，が論理［０」であり且
つ−ＢｉＴ２３ＲＥＳ２が論理「０」の場合、または−
ＢｉＴＯｌＲＥＳ２が論理［０」であジ且つ−ＢｉＴ２
３ＲＥＳｌが論理「０」の場合に、論理［１」となる。
＋ＢｌＴＯ３ＲＥＳｌは、−ＢｉＴＯｌＲＥＳＯが論理
「０」であり且つ−ＢｉＴ２３ＲＥＳｌが論理「Ｏ」の
場合、−ＢｉＴＯｌＲＥＳｌが論理「０」であシ且つ−
ＢｉＴ２３ＲＥＳＯが論理「Ｏ」の場合、または−Ｂｉ
ＴＯｌＲＥＳ２が論理「０」であジ且つ−ＢｉＴ２３Ｒ
ＥＳ２が論理「０」の場合に、論理「１」となる。＋Ｂ
ｉＴＯ３ＲＥＳ２は、−ＢｉＴＯｌＲＥＳＯが論理「Ｏ
」であジ且つ−ＢｉＴ２３ＲＥＳ２が論理「Ｏ」の場合
、−ＢｉＴＯｌＲＥＳｌが論理［０」であジ且つ−Ｂｉ
Ｔ２３ＲＥＳｌが論理「Ｏ」の場合、または−ＢｉＴＯ
ｌＲＥＳ２が論理「０」であり且つ−ＢｉＴ２３ＲＥＳ
Ｏが論理「０」である場合に、論理「１」となる。＋Ｂ
ｉＴＯ３ＰＡＲＩＴＹは＋ＢｉＴＯ３ＲＥＳＯが論理「
１」の場合に、論理「１」となる。また、＋ＢｌＴＯ３
ＰＡＲＩＴＹは、一ＢｉＴＯｌＲＥＳ２が論理「Ｏ」で
あり且つ一ＢｉＴ２３ＲＥＳ２が論理［０」の場合、即
ち入力データが「１０１０」の場合にも、論理「１」と
なる。更に、＋ＢｉＴＯ３ＰＡＲＩＴＹは、−ＢｉＴＯ
ｌＲＥＳｌが論理「Ｏ」であり且つ−ＢｉＴ２３ＲＥＳ
，が論理「０」の場合、即ち人力データが「０１０１」
の場合にも、論理「１」となる。以上の説明から明らか
なように、本発明によれば、従来の剰余コード生成回路
と同数のゲート数により剰余コードとパリテイ・チエツ
ク・コードの両方を生成することが出来る。
「０」であり且つ−ＢｉＴ２３ＲＥＳｌが論理「Ｏ」の
場合、−ＢｉＴＯｌＲＥＳｌが論理「０」であシ且つ−
ＢｉＴ２３ＲＥＳＯが論理「Ｏ」の場合、または−Ｂｉ
ＴＯｌＲＥＳ２が論理「０」であジ且つ−ＢｉＴ２３Ｒ
ＥＳ２が論理「０」の場合に、論理「１」となる。＋Ｂ
ｉＴＯ３ＲＥＳ２は、−ＢｉＴＯｌＲＥＳＯが論理「Ｏ
」であジ且つ−ＢｉＴ２３ＲＥＳ２が論理「Ｏ」の場合
、−ＢｉＴＯｌＲＥＳｌが論理［０」であジ且つ−Ｂｉ
Ｔ２３ＲＥＳｌが論理「Ｏ」の場合、または−ＢｉＴＯ
ｌＲＥＳ２が論理「０」であり且つ−ＢｉＴ２３ＲＥＳ
Ｏが論理「０」である場合に、論理「１」となる。＋Ｂ
ｉＴＯ３ＰＡＲＩＴＹは＋ＢｉＴＯ３ＲＥＳＯが論理「
１」の場合に、論理「１」となる。また、＋ＢｌＴＯ３
ＰＡＲＩＴＹは、一ＢｉＴＯｌＲＥＳ２が論理「Ｏ」で
あり且つ一ＢｉＴ２３ＲＥＳ２が論理［０」の場合、即
ち入力データが「１０１０」の場合にも、論理「１」と
なる。更に、＋ＢｉＴＯ３ＰＡＲＩＴＹは、−ＢｉＴＯ
ｌＲＥＳｌが論理「Ｏ」であり且つ−ＢｉＴ２３ＲＥＳ
，が論理「０」の場合、即ち人力データが「０１０１」
の場合にも、論理「１」となる。以上の説明から明らか
なように、本発明によれば、従来の剰余コード生成回路
と同数のゲート数により剰余コードとパリテイ・チエツ
ク・コードの両方を生成することが出来る。
第１図は本発明の１実施例のプロツク図、第２図はデー
タ、剰余卦よびパリテイの関係を示す図である。 １ないし１３・・・ＣＭＬ（カレント・モード・ロジツ
ク）の論理ゲート。
タ、剰余卦よびパリテイの関係を示す図である。 １ないし１３・・・ＣＭＬ（カレント・モード・ロジツ
ク）の論理ゲート。
Claims (1)
- １ ４ビットのデータを数値“３”で除算した場合にお
ける剰余０、１および２を発生する手段、上記４ビット
のデータのビット・パターンが特定パターンであること
を検出する検出手段、並びに上記剰余発生手段の出力と
、上記特定パターンの検出手段の出力とから上記４ビッ
トのデータに対するパリテイ・チェック・コードを生成
する手段を備えることを特徴とする剰余・パリテイ発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55105552A JPS5924459B2 (ja) | 1980-07-31 | 1980-07-31 | 剰余・パリテイ発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55105552A JPS5924459B2 (ja) | 1980-07-31 | 1980-07-31 | 剰余・パリテイ発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5731053A JPS5731053A (en) | 1982-02-19 |
| JPS5924459B2 true JPS5924459B2 (ja) | 1984-06-09 |
Family
ID=14410721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55105552A Expired JPS5924459B2 (ja) | 1980-07-31 | 1980-07-31 | 剰余・パリテイ発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924459B2 (ja) |
-
1980
- 1980-07-31 JP JP55105552A patent/JPS5924459B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5731053A (en) | 1982-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01311320A (ja) | オーバーフロー補正回路 | |
| JPS63292324A (ja) | ２進乗算器回路 | |
| JPH0570180B2 (ja) | ||
| US4727507A (en) | Multiplication circuit using a multiplier and a carry propagating adder | |
| JPH0619685A (ja) | 並列乗算回路 | |
| JPH0434177B2 (ja) | ||
| JPS5924459B2 (ja) | 剰余・パリテイ発生回路 | |
| US5588010A (en) | Parallel architecture error correction and conversion system | |
| JPH05197525A (ja) | オペランドを否定するための否定方法及び否定回路 | |
| US6216147B1 (en) | Method and apparatus for an N-nary magnitude comparator | |
| US6631393B1 (en) | Method and apparatus for speculative addition using a limited carry | |
| JPH0635668A (ja) | 全加算器 | |
| JPH0619700B2 (ja) | 演算装置 | |
| JPS6022774B2 (ja) | 入出力端子制御方式 | |
| JPS6361368A (ja) | 論理回路形成方式 | |
| SU698017A1 (ru) | Цифровой интегратор | |
| JP2501184B2 (ja) | アドレス生成回路 | |
| JPS6029414B2 (ja) | 誤り訂正回路 | |
| JPH0214727B2 (ja) | ||
| JPH0227686B2 (ja) | Jozankairo | |
| JPH03102265A (ja) | 最大値検出回路 | |
| JPH0448252B2 (ja) | ||
| JPH04333152A (ja) | アドレス発生回路 | |
| JPS6129018B2 (ja) | ||
| JPS61157031A (ja) | パリテイ生成回路およびパリテイ検出回路 |