JPH0227686B2 - Jozankairo - Google Patents
JozankairoInfo
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- JPH0227686B2 JPH0227686B2 JP25192483A JP25192483A JPH0227686B2 JP H0227686 B2 JPH0227686 B2 JP H0227686B2 JP 25192483 A JP25192483 A JP 25192483A JP 25192483 A JP25192483 A JP 25192483A JP H0227686 B2 JPH0227686 B2 JP H0227686B2
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- JP
- Japan
- Prior art keywords
- csa
- gate
- carry
- tree
- csa tree
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Links
- 239000012467 final product Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 102100030614 Carboxypeptidase A2 Human genes 0.000 description 1
- 108091006675 Monovalent cation:proton antiporter-2 Proteins 0.000 description 1
- 239000000047 product Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/527—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel
- G06F7/5272—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products
- G06F7/5275—Multiplying only in serial-parallel fashion, i.e. one operand being entered serially and the other in parallel with row wise addition of partial products using carry save adders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
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- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Quality & Reliability (AREA)
- Computing Systems (AREA)
Description
発明の技術分野
本発明は、CSAトリーを用いた乗算回路に関
し、特に最終段CSAトリーへのループバツクを
Ｇ／Ｐ項の形で行うことにより該CSAトリーの
ゲース数を節減しようとするものである。 従来技術と問題点 桁上げ保存加算器（Carry Save Adder：
CSA）を樹木状に接続したCSAトリーを用いる
乗算器では、中間的な出力（Partial Product）
として各ビツト毎の和（SUM：Ｓ）と桁上げ
（CARRY：Ｃ）が得られる。このＳとＣが桁上
げ伝播加算器（Carry Propagate Adder：
CPA）に入力され、こゝで加算処理されて最終
出力（Final Product）を生じるが、中間的な出
力を生じたCSAトリーへも該ＳとＣをループバ
ツクする。 第１図にその一例を示す。同図において、１は
乗算器（Multiplier）、２は桁上げ伝播加算器
（CPA）である。これらは別のLSiであるが、更
に乗算器１はビツト単位で複数チツプに分けられ
ることが多い。乗算器１は、乗数iERを入力とす
るレコーダ（Recoder）１０と、その出力から被
乗数CANDに対する倍率を決める倍数ゲート
（Multiple Gate）１１と、初段のCSAトリー１
２および最終段のCSAトリー１３と、該CSAト
リー１３から得られる各ビツト毎の和Ｓと桁上げ
Ｃをラツチするレジスタ１４，１５と、該レジス
タの各ビツトに対応した出力ゲート１６，１７と
を備え、CSAトリー１３には出力ゲート１６，
１７を通して上記のＳ，Ｃをループバツク
（LOOP BACK）する。 一方、CPA２は入力Ｓ，Ｃの各ビツトから桁
上げ生成関数（Generate：Ｇ）と桁上げ伝播関
数（Propagate：Ｐ）を生成するＧ／Ｐユニツト
２０と、生成されたＧ／Ｐ項から最終出力を生ず
る桁上げ予見ロジツク（Carry Look―Ahead
Logic：CLA）２１、ハーフサムロジツク（Half
―Sum Logic：HS）２２、フルサムロジツク
（Full―Sum Logic：FS）２３とを備える。 Ｇ／Ｐユニツト２０は第２図のようにアンドゲ
ート２０１とオアゲート２０２で構成され、 Gi＝Ai・Bi ……(1) Pi＝Ai＋Bi ……(2) なるビツト対応の出力Gi，Piを生ずる（ｉはビ
ツト番号）。入力Ai，BiはCSAトリー１３からの
Si，Ci+1である。 ところでCSAトリーでは、トリー１２は９入
力を４出力に絞る、トリー１３はその４ビツトと
ループバツクされてきた２ビツトの計６ビツトを
Ｓ，Ｃの２ビツトに絞るなどの処理をし、この
CSAトリーの最終段出力をCPAで加算処理し、
最終積とする。かゝる演算におけるループバツク
をＳ，Ｃの形で行うとCSAトリー１３の構成が
複雑になる。またレジスタ１４，１５の駆動能力
が他のLSi２のＧ／Ｐユニツト２０を駆動するに
不充分なときは出力ゲート１６，１７もビツト対
応で必要となる欠点がある。 発明の目的 本発明は、上述したＧ／Ｐ項がＳ，Ｃの成分を
含むことに着目し、これをCSAトリーへループ
バツクすることで上記の欠点を解決しようとする
ものである。 発明の構成 本発明は、CSAトリーを用いて各ビツト毎の
和Ｓと桁上げＣを求め、更にＰ／Ｇユニツトを用
いて該和Ｓと桁上げＣから桁上げ生成関数Ｇと桁
上げ伝播関数Ｐを生成し、これらを用いて最終積
を求める乗算回路において、該桁上げ生成関数Ｇ
と桁上げ伝播関数ＰをCSAトリーの最終段へル
ープバツクするようにしてなることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。 発明の実施例 第３図は本発明の一実施例を示す概略図で、第
１図と同一部分には同一符号が付してある。本例
が第１図と異なる点は２つある。第１はCSAト
リー１３へのループバツク（LOOP BACK）を
Ｓ，Ｃではなく、Ｇ，Ｐにした点である。第２は
Ｇ／Ｐユニツト２０を乗算器１側のLSiに形成し
てレジスタ１４，１５の出力で直接駆動するよう
にした点である。この場合、Ｇ／Ｐユニツト２０
が他のLSi２のCLA２１，HS２２を直接駆動で
きるようにするとは容易であり、これにより第１
図の出力ゲート１６，１７は省略できる。このこ
とは必ずしも一般的なことではないが、設計上レ
ジスタ１４，１５の駆動能力を大きくできない場
合には有用である。 次にＧ，Ｐ項のループバツクによるゲート節減
効果を説明する。第４図は一般的なCSA単体の
ゲート構成で、入力はα，β，γの３種類、出力
はＣ，Ｓの２種類である。各記号に付した＋，−
の記号は、同じ信号をレベル反転して使用するか
（−の場合）、非反転のまま使用するか（＋の場
合）の違いを示している。得ようとする論理は下
表の通りで、第４図のゲート番号〜に対応づ
けてある。
し、特に最終段CSAトリーへのループバツクを
Ｇ／Ｐ項の形で行うことにより該CSAトリーの
ゲース数を節減しようとするものである。 従来技術と問題点 桁上げ保存加算器（Carry Save Adder：
CSA）を樹木状に接続したCSAトリーを用いる
乗算器では、中間的な出力（Partial Product）
として各ビツト毎の和（SUM：Ｓ）と桁上げ
（CARRY：Ｃ）が得られる。このＳとＣが桁上
げ伝播加算器（Carry Propagate Adder：
CPA）に入力され、こゝで加算処理されて最終
出力（Final Product）を生じるが、中間的な出
力を生じたCSAトリーへも該ＳとＣをループバ
ツクする。 第１図にその一例を示す。同図において、１は
乗算器（Multiplier）、２は桁上げ伝播加算器
（CPA）である。これらは別のLSiであるが、更
に乗算器１はビツト単位で複数チツプに分けられ
ることが多い。乗算器１は、乗数iERを入力とす
るレコーダ（Recoder）１０と、その出力から被
乗数CANDに対する倍率を決める倍数ゲート
（Multiple Gate）１１と、初段のCSAトリー１
２および最終段のCSAトリー１３と、該CSAト
リー１３から得られる各ビツト毎の和Ｓと桁上げ
Ｃをラツチするレジスタ１４，１５と、該レジス
タの各ビツトに対応した出力ゲート１６，１７と
を備え、CSAトリー１３には出力ゲート１６，
１７を通して上記のＳ，Ｃをループバツク
（LOOP BACK）する。 一方、CPA２は入力Ｓ，Ｃの各ビツトから桁
上げ生成関数（Generate：Ｇ）と桁上げ伝播関
数（Propagate：Ｐ）を生成するＧ／Ｐユニツト
２０と、生成されたＧ／Ｐ項から最終出力を生ず
る桁上げ予見ロジツク（Carry Look―Ahead
Logic：CLA）２１、ハーフサムロジツク（Half
―Sum Logic：HS）２２、フルサムロジツク
（Full―Sum Logic：FS）２３とを備える。 Ｇ／Ｐユニツト２０は第２図のようにアンドゲ
ート２０１とオアゲート２０２で構成され、 Gi＝Ai・Bi ……(1) Pi＝Ai＋Bi ……(2) なるビツト対応の出力Gi，Piを生ずる（ｉはビ
ツト番号）。入力Ai，BiはCSAトリー１３からの
Si，Ci+1である。 ところでCSAトリーでは、トリー１２は９入
力を４出力に絞る、トリー１３はその４ビツトと
ループバツクされてきた２ビツトの計６ビツトを
Ｓ，Ｃの２ビツトに絞るなどの処理をし、この
CSAトリーの最終段出力をCPAで加算処理し、
最終積とする。かゝる演算におけるループバツク
をＳ，Ｃの形で行うとCSAトリー１３の構成が
複雑になる。またレジスタ１４，１５の駆動能力
が他のLSi２のＧ／Ｐユニツト２０を駆動するに
不充分なときは出力ゲート１６，１７もビツト対
応で必要となる欠点がある。 発明の目的 本発明は、上述したＧ／Ｐ項がＳ，Ｃの成分を
含むことに着目し、これをCSAトリーへループ
バツクすることで上記の欠点を解決しようとする
ものである。 発明の構成 本発明は、CSAトリーを用いて各ビツト毎の
和Ｓと桁上げＣを求め、更にＰ／Ｇユニツトを用
いて該和Ｓと桁上げＣから桁上げ生成関数Ｇと桁
上げ伝播関数Ｐを生成し、これらを用いて最終積
を求める乗算回路において、該桁上げ生成関数Ｇ
と桁上げ伝播関数ＰをCSAトリーの最終段へル
ープバツクするようにしてなることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。 発明の実施例 第３図は本発明の一実施例を示す概略図で、第
１図と同一部分には同一符号が付してある。本例
が第１図と異なる点は２つある。第１はCSAト
リー１３へのループバツク（LOOP BACK）を
Ｓ，Ｃではなく、Ｇ，Ｐにした点である。第２は
Ｇ／Ｐユニツト２０を乗算器１側のLSiに形成し
てレジスタ１４，１５の出力で直接駆動するよう
にした点である。この場合、Ｇ／Ｐユニツト２０
が他のLSi２のCLA２１，HS２２を直接駆動で
きるようにするとは容易であり、これにより第１
図の出力ゲート１６，１７は省略できる。このこ
とは必ずしも一般的なことではないが、設計上レ
ジスタ１４，１５の駆動能力を大きくできない場
合には有用である。 次にＧ，Ｐ項のループバツクによるゲート節減
効果を説明する。第４図は一般的なCSA単体の
ゲート構成で、入力はα，β，γの３種類、出力
はＣ，Ｓの２種類である。各記号に付した＋，−
の記号は、同じ信号をレベル反転して使用するか
（−の場合）、非反転のまま使用するか（＋の場
合）の違いを示している。得ようとする論理は下
表の通りで、第４図のゲート番号〜に対応づ
けてある。
【表】
この８ゲートのCSAは第６図に示すCSAツリ
ー１２，１３の大部分に使用される。白抜きの楕
円が１つの８ゲートCSA３０を示す。CSAツリ
ー１２ではこの８ゲートCSA３０を上段に３個、
下段に２個というツリー状に組合せて倍率ゲート
MGからの３×３＝９入力から２×２＝４出力を
生じさせている。CCは次の桁上げを示す出力で
ある。 一方、CSAツリー１３でも８ゲートCSA３０
は使用されるが、Ｐ，Ｇがループバツクされる
CSAには斜線を付した６ゲートCSA４０を用い
る。第５図はこの６ゲートCSA４０のゲート展
開図で、入力はα，Ｇ，Ｐの３種類（＋，−は前
述の通り）、出力はＣ，Ｓの２種類である。表２
はこの６ゲートCSA４０の論理表で、ゲート番
号〜に対応させてある。
ー１２，１３の大部分に使用される。白抜きの楕
円が１つの８ゲートCSA３０を示す。CSAツリ
ー１２ではこの８ゲートCSA３０を上段に３個、
下段に２個というツリー状に組合せて倍率ゲート
MGからの３×３＝９入力から２×２＝４出力を
生じさせている。CCは次の桁上げを示す出力で
ある。 一方、CSAツリー１３でも８ゲートCSA３０
は使用されるが、Ｐ，Ｇがループバツクされる
CSAには斜線を付した６ゲートCSA４０を用い
る。第５図はこの６ゲートCSA４０のゲート展
開図で、入力はα，Ｇ，Ｐの３種類（＋，−は前
述の通り）、出力はＣ，Ｓの２種類である。表２
はこの６ゲートCSA４０の論理表で、ゲート番
号〜に対応させてある。
【表】
第２図および式(1)，(2)で示したようにＧ，Ｐに
はＣ，Ｓの成分が含まれるだけでなく、Ｇがアン
ド論理、Ｐがオア論理であることから、Ｇ＝１の
ときは２入力が共に１なので必ずＰ＝１になる。
従つて、表１においてβ＝Ｇ，γ＝Ｐとするとゲ
ート番号のケースは共にゲート番号のケー
スに集約される。これが表２のゲート番号のケ
ースに該当し、入力Ｐは扱わなくとも良いという
意味で×と記載してある。これによりCSAのゲ
ートが１つ節約されるが、同様のことは表１の
のケースについても当てはまるので、これを表
２ではのケースに集約し計２個のゲートを節約
している。このようにしても表２の出力Ｃ，Ｓの
組合せの種類は表１と変らない。参考までに表１
の欄外に表２との対応関係を示してある。 第６図から明らかなようにCSAトリー１３の
構成上は８ゲートCSA３０が多数で、６ゲート
CSA４０は１ビツトに１個の割りでしか用いな
い。しかし、全体が56〜80ビツトになると６ゲー
トCSA４０によるゲート節減効果はその56〜80
倍されるので、全体としては112〜160ゲートの節
約になる。第６図のSUNはCSAトリー１３の最
終出力としての和を、またCARRYはその桁上げ
を示す意味で用いてあり、第３図のＳ，Ｃに相当
する。 第３図の乗数iERが２バイトであればCSAトリ
ー１３へのループバツクも２バイトになる。上段
のCSAトリー１２は１ビツト当り９入力を第６
図に示したCSA群で４出力に絞り、下段のCSA
トリー１３はその４出力に更にループバツクの２
入力Ｐ，Ｇを加えた６入力を２出力Ｓ，Ｃに絞る
動作をする。この２出力Ｓ，Ｃを演算することで
最終出力が得られるが、高速加算器ではＧ／Ｐユ
ニツト２０はＧ／Ｐ項に変換してからこれを行
う。具体例にはCLA２１とロジツクを用いると
同時にHS２２を止めた状態でFS２３を動作させ
て最終出力を得る。この間にCSAトリー１３へ
のループバツクが並行して行なわれる。 発明の効果 以上述べたように本発明によれば、CSAトリ
ー方式の乗算器で最終CSAトリーへのループバ
ツクをＧ／Ｐ項の形で行うようにしたので、該
CSAトリーのゲート数を節減することができる。
また該CSAトリーの出力を保持するレジスタと
Ｇ／Ｐ項を生成するＧ／Ｐユニツトとの間に出力
ゲートを介在させないLSi構成をとればその分ゲ
ート節約効果が増し、しかも該出力ゲートの遅延
がなくなることで動作の高速化が図れる。
はＣ，Ｓの成分が含まれるだけでなく、Ｇがアン
ド論理、Ｐがオア論理であることから、Ｇ＝１の
ときは２入力が共に１なので必ずＰ＝１になる。
従つて、表１においてβ＝Ｇ，γ＝Ｐとするとゲ
ート番号のケースは共にゲート番号のケー
スに集約される。これが表２のゲート番号のケ
ースに該当し、入力Ｐは扱わなくとも良いという
意味で×と記載してある。これによりCSAのゲ
ートが１つ節約されるが、同様のことは表１の
のケースについても当てはまるので、これを表
２ではのケースに集約し計２個のゲートを節約
している。このようにしても表２の出力Ｃ，Ｓの
組合せの種類は表１と変らない。参考までに表１
の欄外に表２との対応関係を示してある。 第６図から明らかなようにCSAトリー１３の
構成上は８ゲートCSA３０が多数で、６ゲート
CSA４０は１ビツトに１個の割りでしか用いな
い。しかし、全体が56〜80ビツトになると６ゲー
トCSA４０によるゲート節減効果はその56〜80
倍されるので、全体としては112〜160ゲートの節
約になる。第６図のSUNはCSAトリー１３の最
終出力としての和を、またCARRYはその桁上げ
を示す意味で用いてあり、第３図のＳ，Ｃに相当
する。 第３図の乗数iERが２バイトであればCSAトリ
ー１３へのループバツクも２バイトになる。上段
のCSAトリー１２は１ビツト当り９入力を第６
図に示したCSA群で４出力に絞り、下段のCSA
トリー１３はその４出力に更にループバツクの２
入力Ｐ，Ｇを加えた６入力を２出力Ｓ，Ｃに絞る
動作をする。この２出力Ｓ，Ｃを演算することで
最終出力が得られるが、高速加算器ではＧ／Ｐユ
ニツト２０はＧ／Ｐ項に変換してからこれを行
う。具体例にはCLA２１とロジツクを用いると
同時にHS２２を止めた状態でFS２３を動作させ
て最終出力を得る。この間にCSAトリー１３へ
のループバツクが並行して行なわれる。 発明の効果 以上述べたように本発明によれば、CSAトリ
ー方式の乗算器で最終CSAトリーへのループバ
ツクをＧ／Ｐ項の形で行うようにしたので、該
CSAトリーのゲート数を節減することができる。
また該CSAトリーの出力を保持するレジスタと
Ｇ／Ｐ項を生成するＧ／Ｐユニツトとの間に出力
ゲートを介在させないLSi構成をとればその分ゲ
ート節約効果が増し、しかも該出力ゲートの遅延
がなくなることで動作の高速化が図れる。
第１図は従来のCSAトリー方式の乗算器を示
すブロツク図、第２図はそのＧ／Ｐユニツトの詳
細図、第３図は本発明の一実施例を示す概略ブロ
ツク図、第４図は一般的な８ゲートCSAの構成
図、第５図は本発明に係る６ゲートCSAの構成
図、第６図は第３図のCSAトリーの詳細図であ
る。 図中、１は乗算器、２は桁上げ伝播加算器、１
２，１３はCSAトリー、２０はＧ／Ｐユニツト、
３０は８ゲートCSA、４０は６ゲートCSAであ
る。
すブロツク図、第２図はそのＧ／Ｐユニツトの詳
細図、第３図は本発明の一実施例を示す概略ブロ
ツク図、第４図は一般的な８ゲートCSAの構成
図、第５図は本発明に係る６ゲートCSAの構成
図、第６図は第３図のCSAトリーの詳細図であ
る。 図中、１は乗算器、２は桁上げ伝播加算器、１
２，１３はCSAトリー、２０はＧ／Ｐユニツト、
３０は８ゲートCSA、４０は６ゲートCSAであ
る。
Claims (1)
- １ CSAトリーを用いて各ビツト毎の和Ｓと桁
上げＣを求め、更にＰ／Ｇユニツトを用いて該和
Ｓと桁上げＣから桁上げ生成関数Ｇと桁上げ伝播
関数Ｐを生成し、これらを用いて最終積を求める
乗算回路において、該桁上げ生成関数Ｇと桁上げ
伝播関数ＰをCSAトリーの最終段へループバツ
クするようにしてなることを特徴とする乗算回
路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25192483A JPH0227686B2 (ja) | 1983-12-27 | 1983-12-27 | Jozankairo |
| CA000469911A CA1232072A (en) | 1983-12-26 | 1984-12-12 | Multiplication circuit using a multiplier and a carry propagating adder |
| EP84402615A EP0147296B1 (en) | 1983-12-26 | 1984-12-17 | Multiplication circuit |
| DE8484402615T DE3485535D1 (de) | 1983-12-26 | 1984-12-17 | Multiplizierschaltung. |
| AU36856/84A AU550740B2 (en) | 1983-12-26 | 1984-12-18 | Multiplication circuit |
| BR8406677A BR8406677A (pt) | 1983-12-26 | 1984-12-21 | Circuito de multiplicacao |
| KR8408288A KR900000477B1 (en) | 1983-12-26 | 1984-12-24 | Multification circuits |
| US06/685,517 US4727507A (en) | 1983-12-26 | 1984-12-24 | Multiplication circuit using a multiplier and a carry propagating adder |
| ES539052A ES539052A0 (es) | 1983-12-26 | 1984-12-26 | Circuito de multiplicacion para multiplicadores de gran velocidad en el sistema de un ordenador |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25192483A JPH0227686B2 (ja) | 1983-12-27 | 1983-12-27 | Jozankairo |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140430A JPS60140430A (ja) | 1985-07-25 |
| JPH0227686B2 true JPH0227686B2 (ja) | 1990-06-19 |
Family
ID=17229992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25192483A Expired - Lifetime JPH0227686B2 (ja) | 1983-12-26 | 1983-12-27 | Jozankairo |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227686B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9091151B2 (en) | 2009-11-19 | 2015-07-28 | Halliburton Energy Services, Inc. | Downhole optical radiometry tool |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4851614B1 (ja) * | 2010-10-15 | 2012-01-11 | 守 森 | 歯ブラシ |
-
1983
- 1983-12-27 JP JP25192483A patent/JPH0227686B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9091151B2 (en) | 2009-11-19 | 2015-07-28 | Halliburton Energy Services, Inc. | Downhole optical radiometry tool |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140430A (ja) | 1985-07-25 |
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