JPH0651864A - 計算機 - Google Patents

計算機

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Publication number
JPH0651864A
JPH0651864A JP4105127A JP10512792A JPH0651864A JP H0651864 A JPH0651864 A JP H0651864A JP 4105127 A JP4105127 A JP 4105127A JP 10512792 A JP10512792 A JP 10512792A JP H0651864 A JPH0651864 A JP H0651864A
Authority
JP
Japan
Prior art keywords
clock
oscillation circuit
computer
circuit
low
Prior art date
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Withdrawn
Application number
JP4105127A
Other languages
English (en)
Inventor
Katsu Ueda
克 植田
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NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0651864A publication Critical patent/JPH0651864A/ja
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Abstract

(57)【要約】 【目的】クロックの周波数を切換えることで縮退運転を
可能とし、計算機のシステムダウン障害の範囲を減少さ
せることができる計算機を提供すること。 【構成】計算機システム中のクロック生成回路1は、計
算機システム全体の動作の基本となる基準周波数を持つ
通常クロック発振回路2と、この基準周波数より低周波
である任意の周波数を持つ低速クロック発振回路3と、
図示していない診断プロセッサからクロック切換指示を
受け、通常クロック発振回路2および低速クロック発振
回路3の中のいずれかを選択し、選択した方のクロック
を基本動作クロックとして計算機各部に供給するクロッ
ク切換え回路4とを含んでいる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は計算機に関し、特に信号
遅延の増加による障害の発生時の縮退運転を行う計算機
に関する。
【0002】
【従来の技術】従来の計算機は、信号遅延の増加による
障害の発生時に、障害発生個所が切離し可能である場合
は、該当の個所を切離し、可能な範囲の最小限の単位で
切離し縮退運転を行っていた。この例としては、主記憶
装置のメモリユニットや中央処理装置のキャッシュメモ
リの切離しによる縮退運転がある。
【0003】
【発明が解決しようとする課題】上述した従来の計算機
は、障害の発生時に、障害発生個所の切離しによる縮退
運転を行っているが、この切離しによる縮退運転では、
切離せる個所が限られてしまい、経年変化で、ソケッ
ト,コネクタ,はんだ付け部分等の金属間の接触抵抗が
増加した場合は、信号遅延の増加により障害が発生しや
すくなり、この場合は、診断プロセッサで障害個所と障
害発生原因が判明しても、縮退運転が不可能であり、障
害部分の交換作業が終了するまで計算機を停止しなけれ
ばならないという問題点がある。
【0004】本発明の目的は、クロックの周波数を切換
えることで縮退運転を可能とし、計算機のシステムダウ
ン障害の範囲を減少させることができる計算機を提供す
ることにある。
【0005】
【課題を解決するための手段】本発明の計算機は、シス
テム全体の動作の基本となる基準周波数を持つ通常クロ
ック発振回路と、この基準周波数より低周波である任意
の周波数を持つ少くとも1つの低速クロック発振回路
と、クロック切換指示を受け前記通常クロック発振回路
および前記低速クロック発振回路の中の1つを選択しク
ロックを前記システムに供給するクロック切換回路とを
備えるクロック生成回路を有する構成である。
【0006】本発明の計算機は、システム内で発生した
障害を診断プロセッサが信号遅延による障害と診断した
場合に、クロック生成回路が前記診断プロセッサの出力
するクロック切換指示によりクロック切換回路を動作さ
せ、前記システムに供給するクロックを通常クロック発
振回路の出力から低速クロック発振回路の出力に切換
え、縮退運転状態で処理を再開してもよい。
【0007】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0008】図1は本発明の一実施例のブロック図であ
る。
【0009】本ブロック図は、計算機システム中のクロ
ック生成回路1のうち、本発明の説明に必要な部分のみ
を抜き出したもので、計算機システム全体の動作の基本
となる基準周波数を持つ通常クロック発振回路2と、こ
の基準周波数より低周波である任意の周波数を持つ低速
クロック発振回路3と、図示していない診断プロセッサ
からクロック切換指示を受け、通常クロック発振回路2
および低速クロック発振回路3の中のいずれかを選択
し、選択した方のクロックを基本動作クロックとして計
算機各部に供給するクロック切換え回路4とを図示して
ある。
【0010】低速クロック発振回路3の発振周波数は、
計算機の正常動作可能な範囲内で、予想される遅延増加
の合愛と、計算機の縮退運転で許容される性能低下の値
とから、適切な値を選定し設定する。本実施例では説明
を簡略化するため、低速クロックを1種類としたが、設
計時に最適値が予測できない場合や、障害発生個所によ
って最適値が異なる場合等では予め複数種設けておき、
複数種の選択指示信号で切替えて使用することができ
る。
【0011】次に動作について説明する。
【0012】図2は縮退運転への切換え動作の流れ図で
ある。
【0013】障害発生時には、図示していない障害検出
ユニットが診断プロセッサに障害申告を行う。この報告
を受けた診断プロセッサは、ステップ(以下Sと記す)
1で計算機の通常処理を停止させ、S2で障害検出ユニ
ット内に保存してある障害情報により障害個所を特定
し、障害原因を推測する。さらに障害個所が診断可能で
あれば診断動作により障害原因を解析する。障害原因が
遅延増加によるものか否かの解析は、例えば、障害発生
時には、正しく伝播していなかった信号が、診断動作時
のクロックステップ動作(1クロックごとにクロックを
停止する動作)では、正しく伝播するといた現象をチェ
ックすることにより可能である。次に、S3で解析結果
から遅延増加が原因の障害か否かの判定を行い、遅延増
加が原因の障害でなかった場合は、S4で計算機をシス
テムダウンとして修理待ちとする。(この流れ図では従
来の切離しによる縮退運転が不可能な障害の発生を想定
している。)S3で解析結果、遅延増加が原因の障害で
あれば、S5でクロック切換え回路4にクロック切換え
指示を送ることにより、基本動作クロックを通常クロッ
ク発振回路2の出力から低速クロック発振回路3の出力
に切換え、S6で計算機の処理停止を解除し縮退運転状
態で処理を再開する。次にS7で計算機のOSに、クロ
ック周波数の低下による性能低下が発生していることを
通信により報告する。このクロック周波数の低下による
性能低下の状態は、この後の適切な障害発生ユニットの
交換時期に解除される。
【0014】このようにして、計算機のクロック周波数
の低下による縮退運転を実施し、遅延増加障害発生時の
システムダウンを回避する。
【0015】
【発明の効果】以上説明したように、本発明は、システ
ム全体の動作の基本となる基準周波数を持つ通常クロッ
ク発振回路と、この基準周波数より低周波である任意の
周波数を持つ少くとも1つの低速クロック発振回路と、
クロック切換指示を受け通常クロック発振回路および低
速クロック発振回路の中の1つを選択しクロックをシス
テムに供給するクロック切換回路とを備えるクロック生
成回路を有することにより、計算機のクロック周波数の
低下による縮退運転状態で処理を再開することができる
ので、計算機のシステムダウン障害の範囲を減少させる
ことができるという効果が有る。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図である。
【図2】縮退運転への切換え動作の流れ図である。
【符号の説明】
1 クロック生成回路 2 通常クロック発振回路 3 低速クロック発振回路 4 クロック切換え回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 システム全体の動作の基本となる基準周
    波数を持つ通常クロック発振回路と、この基準周波数よ
    り低周波である任意の周波数を持つ少くとも1つの低速
    クロック発振回路と、クロック切換指示を受け前記通常
    クロック発振回路および前記低速クロック発振回路の中
    の1つを選択しクロックを前記システムに供給するクロ
    ック切換回路とを備えるクロック生成回路を有すること
    を特徴とする計算機。
  2. 【請求項2】 システム内で発生した障害を診断プロセ
    ッサが信号遅延による障害と診断した場合に、クロック
    生成回路が前記診断プロセッサの出力するクロック切換
    指示によりクロック切換回路を動作させ、前記システム
    に供給するクロックを通常クロック発振回路の出力から
    低速クロック発振回路の出力に切換え、縮退運転状態で
    処理を再開することを特徴とする請求項1記載の計算
    機。
JP4105127A 1992-04-24 1992-04-24 計算機 Withdrawn JPH0651864A (ja)

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JP4105127A JPH0651864A (ja) 1992-04-24 1992-04-24 計算機

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4221401A1 (de) * 1991-06-30 1993-01-07 Ricoh Kk Bilderzeugungsverfahren und -einrichtung
KR100386720B1 (ko) * 1999-11-17 2003-06-09 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 마이크로 컴퓨터
KR100448961B1 (ko) * 2001-09-27 2004-09-18 가부시끼가이샤 도시바 계산기 시스템

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Publication number Priority date Publication date Assignee Title
DE4221401A1 (de) * 1991-06-30 1993-01-07 Ricoh Kk Bilderzeugungsverfahren und -einrichtung
KR100386720B1 (ko) * 1999-11-17 2003-06-09 미쓰비시 덴키 시스템 엘에스아이 디자인 가부시키가이샤 마이크로 컴퓨터
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Effective date: 19990706