CN1975922A - 半导体存储器件 - Google Patents

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Abstract

本发明的目的是提供一种半导体存储器件，其中通过减少一次要激活的读出放大器的数目来获得低的激活电流。一种SDRAM具有分割字线结构，并包括多个存储体，这些存储体中的每个包括阵列AR1至AR64以及4K条主字线MWL。响应行地址选通信号来获取行地址信号，并响应列地址选通信号来获取段地址信号。主行解码器MRD响应行地址信号来一次激活主字线MWL1、MWL5、MWL9和MWL13，且段行解码器SRD响应段地址信号而只选择阵列AR1，并只激活对应于所选阵列AR的1K个读出放大器SA。当激活主字线MWL1、MWL5、MWL9和MWL13时，在阵列AR2至AR64中的段字线不被激活，从而不破坏数据。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件，且更特别地涉及一种具有分割字线(divided work line)结构的半导体存储器件的改进。
背景技术
SDRAM(同步动态随机访问存储器)广泛地用作包括个人计算机的各种产品的通用存储器。近来，因为应用的多样化，所以开发了新的通用存储器，在这类通用存储器中针对特定的用途修改了功能和性能。低电流SDRAM是这种产品的一个例子，且其用于由低电流电池操作的产品，诸如蜂窝电话或PDA(个人数字助理)。此外，已开始使用比常规PSRAM(伪静态随机访问存储器)具有更大容量(128Mb或256Mb)的SDRAM。
在该领域中，在诸如100MHz的慢时钟速度(其比用于通用SDRAM的时钟速度还低)下需要低的待机和激活电流。性能也低，例如，访问时间是56ns而CAS延迟是三个时钟(26ns)。
此外，低电流SDRAM使用与通用SDRAM相同的四存储体(four-bank)方案(见非专利文献1)。该四存储体方案一次激活许多读出放大器并操作许多阵列，从而一旦低电流SDRAM的性能由于慢时钟而下降，则该性能可以通过存储体激活而由多路访问来增强。一般地，由于每个I/O激活512至1024个读出放大器，所以具有16个I/O的芯片在单次访问中需要起动8K至16K个读出放大器。因此，难以降低显著地大于PSRAM激活电流的激活电流。
图11示出了低电流256Mb SDRAM 1的典型布局。SDRAM 1具有四个存储体BNK0至BNK3以及16个I/O。每个存储体包括32个阵列(AR)，每个阵列具有1K条字线、2K个位线对和2K个读出放大器。因此，每个阵列具有2M的位单元。为了使可以通过列地址来访问1K字的页面大小，每个存储体访问必须起动总计16个读出放大器。因而，一行访问需要激活八个阵列AR。
如上所述，常规SDRAM 1一次激活许多读出放大器。起动这些读出放大器对相同数目的位线对的电容器进行充电，且激活电流的主要部分源自这种充电电流。
[专利文献1]
日本未审专利公开(Kokai)No.2000-195253(USP 6,252,794)
[专利文献2]
日本未审专利公开(Kokai)No.Hei 3-82787
[专利文献3]
日本未审专利公开(Kokai)No.Hei 4-42498
[专利文献4]
日本未审专利公开(Kokai)No.Hei 11-17137
[非专利文献1]
来自Elpida的128Mb Mobile RAM Specifications EDL1216CASA
发明内容
本发明的一个目的是提供一种半导体存储器件，其中通过减少一次要激活的读出放大器的数目来获得低的激活电流。
根据本发明的半导体存储器件包括：多个阵列、I/O线对、多条主字线、主行解码器、多个读出放大器组、部分激活装置以及列解码器。每个阵列包括多个存储单元、多条段字线(segment word line)以及多个位线对。以行和列来设置存储单元，并以行来设置段字线。以列来设置位线对，并与阵列相关联地提供I/O线对。以穿过阵列的行来设置主字线，且主行解码器响应于行地址信号来激活主字线。读出放大器组对应于阵列而定位，并连接到对应阵列的位线对。部分激活装置响应与列地址信号一起接收的段地址信号，选择阵列之一，并激活对应于所选阵列的读出放大器组。列解码器响应列地址信号而将位线对连接到I/O线对。
根据该半导体存储器件，当主行解码器激活了主字线时，部分激活装置不选择所有的阵列，而只选择特定阵列，并进一步地只激活对应于所选阵列的读出放大器组。因此，该方案通过一次起动较少的读出放大器来降低激活电流。虽然主行解码器激活了主字线，但在未选阵列中的段字线保持空闲。因而，当这种部分激活方案不起动这些未选阵列中的读出放大器时，并不破坏未选阵列数据。
优选地，在主行解码器正激活主字线的时段期间，部分激活装置响应第一段地址信号从阵列中选择第一阵列，激活对应于所选第一阵列的读出放大器组，另外响应与第一段地址信号不同的第二段地址信号来选择与第一阵列不同的第二阵列，并且另外激活对应于所选第二阵列的读出放大器组。
在这种情况下，由于单个行访问执行多个列访问，所以出现多个突发操作。
优选地，预充电命令使所选主字线去激活。其还通过恢复读出放大器来终止部分激活操作。
优选地，半导体存储器件进一步包括地址缓冲器和列地址定时控制电路。地址缓冲器响应行地址选通信号而获取外部输入的地址信号作为行地址信号，或响应列地址选通信号而获取外部输入的地址信号作为列地址信号和段地址信号。列地址定时控制电路将在地址缓冲器中获取的段地址信号提供给部分激活装置，并将在地址缓冲器中获取的列地址信号提供给列解码器。
优选地，部分激活装置包括段行解码器和读出放大器控制装置。段行解码器响应段地址信号来激活段字线。读出放大器控制装置激活与包括由段行解码器所激活的段字线的阵列对应的读出放大器组。
优选地，半导体存储器件包括多个存储体和存储体选择装置。存储体选择装置响应存储体地址信号而选择存储体之一。存储体中的每个的配置对应于上述半导体存储器件的配置。
优选地，在存储体选择装置选择第二存储体且然后再选择第一存储体的时段期间，在由存储体选择装置选择的第一存储体中的主行解码器将主字线保持在激活状态。
在这种情况下，可以执行用于交替地访问不同存储体的存储体交错操作。
附图说明
图1是示出根据本发明一个实施例的SDRAM的一般配置的布局图；
图2是示出图1中的一个存储体的典型结构的布局图；
图3是示出图1和图2中的一个阵列的典型结构的布局图；
图4是示出图3中的位线对的外围设置的功能性框图；
图5是示出图2中的存储体中的块选择线的结构的布局图；
图6是示出图2中的存储体中的段选择线的结构的布局图；
图7是示出图1中所示的SDRAM的一般配置的功能性框图；
图8是示出图7中的CATC(列地址定时控制电路)的典型设置的功能性框图；
图9是示出图3中的读出放大器控制电路的典型设置的功能性框图；
图10是示出图1至图9中所示的SDRAM的示例操作的定时图；以及
图11是示出常规SDRAM的一般配置的布局图。
具体实施方式
现在将参考附图来详细地描述本发明的优选实施例。对图中相同或相对应的部分提供相同的参考标号，并将不再重复对它们的解释。此外，以“H电平”来表示逻辑高电平，并以“L电平”来表示逻辑低电平。
参考图1，根据本发明实施例的SDRAM 10具有四个存储体BNK0至BNK3。主行解码器MRD设置在存储体BNK0和BNK1之间以及存储体BNK2和BNK3之间。存储体BNK0至BNK3中的每个具有分割字线结构，该分割字线结构包括设置成4K行的主字线MWL和设置成16K行的段字线SWL。存储体BNK0至BNK3中的每个还具有设置成4K列的位线对(没有示出)以及连接到这些位线对的读出放大器SA。存储体BNK0至BNK3中的每个包括设置成16K行和4K列的存储单元。因此，存储体BNK0至BNK3中的每个具有64Mb的存储容量，且整个SDRAM 10具有256Mb的存储容量。
图2示出作为代表性示例的存储体BNK0的细节。参考图2，存储体BNK0包括16行和4列的64个阵列AR1至AR64。存储体BNK0包括4K条主字线MWL。由铝或类似材料制成的主字线MWL形成在第一金属层上，并延伸穿过位于各行中的四个阵列(例如，AR1至AR4)。位于各行中的四个阵列形成一个阵列块，且存储体BNK0包括16个阵列块BLK1至BLK16。
主行解码器MRD响应行地址信号而一次在4K条主字线MWL中选择并激活四条主字线，例如用于阵列块BLK1的MWL1、用于阵列块BLK5的MWL5、用于阵列块BLK9的MWL9以及用于阵列块BLK13的MWL13。
图3示出作为代表性示例的阵列AR1的细节。参考图3，阵列AR1被分成四个子阵列SAR1至SAR4。子阵列SAR1至SAR4中的每个包括以行和列来设置的256个存储单元MC、以行来设置的1K条段字线SWL以及以列来设置的256个位线对BL。因此，子阵列SAR1至SAR4中的每个具有256Kb的存储容量。
256条主字线MWL垂直延伸穿过所有的四个子阵列SAR1至SAR4。对于每个子阵列SAR，每一条主字线MWL设置四条段字线SWL。因此，为整个阵列AR1设置4K条段字线SWL。段字线SWL例如由多晶硅形成。
如图3中所示，段行解码器SRD0位于子阵列SAR1至SAR4的上侧和下侧。段行解码器SRD0选择性地激活段字线SWL。
将读出放大器SA布置在子阵列SAR1至SAR4的左侧和右侧，其中每侧设置128个读出放大器SA，总共256个读出放大器SA。因此，256个位线对BL连接到256个读出放大器SA。由此，将1K个读出放大器SA设置为整个阵列AR1中的读出放大器组，而在整个阵列块BLK1中提供4K个读出放大器SA。
此外，读出放大器控制电路SACNT0对应于在图3中设置在阵列AR1左侧上的512个读出放大器SA来定位，而读出放大器控制电路SACNT1对应于在图3中设置在阵列AR1右侧上的512个读出放大器SA来定位。读出放大器控制电路SACNT0生成一次激活所有对应的512个读出放大器SA的读出放大器使能信号SE0。读出放大器控制电路SACNT1生成一次激活所有对应的512个读出放大器SA的读出放大器使能信号SE1。后面将给出其详细描述。
参考图4，为整个阵列AR1设置1K个位线对BL，且还提供1K个位开关BS。在16个位线对组中，这1K个位线对BL连接到16个I/O线对I/O。为整个存储体BNK0设置64个列选择线CSL1至CSL64使得与主字线MWL相交并连接到对应的16个位开关BS。
参考图5，在整个存储体BNK0中沿着主字线MWL设置17条块选择线12。具体地，块选择线12位于图1和图2中的阵列块BLK1至BLK16中每个的每侧上。块选择线12连接到主行解码器MRD。主行解码器MRD响应行地址信号RA和段地址信号SGA(后面详细描述)来生成块使能信号BLKE0至BLKE16。具体地，主行解码器MRD激活17个块使能信号BLKE0至BLKE16中的设置在要选择的阵列块的两侧上的两个块使能信号。
参考图6，16个全局段选择线14被设置为穿过整个存储体BNK0中的位线对BL，并连接到段行解码器SRD，该段行解码器SRD响应段地址信号来生成全局段选择信号GS00至GS33。段行解码器SRD分成四个段行解码器SRD0至SRD3。段行解码器SRD0激活四个对应的全局段选择信号GS00至GS03中的一个。其它的段行解码器SRD1至SRD3功能相似。如图3中所示，在阵列AR1中，四个全局段选择线14横向延伸来传送全局段选择信号GS00至GS03。
参考图7，SDRAM 10还具有RAS缓冲器20、CAS缓冲器22、地址缓冲器24、列地址定时控制电路(CATC)26、存储体选择器BNKS和列解码器CD。
RAS缓冲器20获取外部输入的行地址选通信号RAS，而CAS缓冲器22获取外部输入的列地址选通信号CAS。地址缓冲器24响应行地址选通信号RAS来获取外部输入的12位地址信号ADR作为行地址信号，并将其提供给存储体选择器BNKS和主行解码器MRD。此外，地址缓冲器24还响应列选通信号CAS来获取外部输入的12位地址信号ADR作为列地址信号和段地址信号，并将其提供给CATC 26。
响应行地址选通信号RAS而获取的12位地址信号ADR包括2位存储体地址信号BA和10位行地址信号RA。响应列地址选通信号CAS而获取的12位地址信号ADR包括6位段地址信号SGA和6位列地址信号CA。
存储体选择器BNKS响应从地址缓冲器24接收的2位存储体地址信号BA来选择四个存储体BNK0至BNK3中的一个。主行解码器MRD响应从地址缓冲器24接收的10位行地址信号RA，激活存在于由存储体选择器BNKS选择的存储体中的4K条主字线MWL中的四条。
参考图8，CATC 26包括：SAT电路28，用于响应列地址选通信号CAS来生成段地址定时信号SAT；延迟电路30，用于延迟段地址定时信号SAT并生成列地址定时信号CAT；锁存电路32，用于响应段地址定时信号SAT来锁存6位段地址信号SGA；以及锁存电路34，用于响应列地址定时信号CAT来锁存6位列地址信号CA。
CATC 26首先将从地址缓冲器24接收的4位段地址信号SGA提供给段行解码器SRD，并将2位段地址信号SGA提供给主行解码器MRD。在提供了段地址信号SGA后，CATC 26将从地址缓冲器24接收的6位列地址信号CA提供给列解码器CD。
段行解码器SRD响应4位段地址信号SGA来激活16个全局段选择信号GS00至GS33中的一个。具体地，段行解码器SRD响应2位段地址信号SGA来选择段行解码器SRD0至SRD3中的一个，例如这个实施例中的段行解码器SRD0。所选的段行解码器SRD0响应另一2位段地址信号SGA来选择全局段选择信号GS00至GS03中的一个。
主行解码器MRD响应10位行地址信号RA和2位段地址信号SGA来激活17个块使能信号BLKE0至BLKE16中的两个。在这个实施例中，主行解码器MRD在四个激活的主字线MWL1、MWL5、MWL9和MWL13所属的四个阵列块BLK1、BLK5、BLK9和BLK13中，激活在阵列AR1所属的阵列块BLK1两侧上存在的块使能信号BLKE0和BLKE1。
参考图9，读出放大器控制电路SACNT0包括：OR电路36，用于接收对应的全局段选择信号GS00至GS03；AND电路38，用于接收由OR电路36输出的信号以及对应的块使能信号BLKE0；以及延迟电路40，用于延迟由AND电路38输出的信号并生成读出放大器使能信号SE0。其它的读出放大器控制电路类似地被设置。
列解码器CD的每个响应6位列地址信号CA来激活64个列选择线CSL1至CSL64中的一个。当列选择线被激活时，接通16个对应的位开关BS，且16个对应的位线对BL被连接到16个对应的I/O线对I/O。
现在将参考图10来描述SDRAM 10的操作。
SDRAM 10与时钟信号CLK同步操作。地址缓冲器24响应行地址选通信号RAS来获取地址信号ADR，并将信号ADR作为存储体地址信号BA和行地址信号RA提供给存储体选择器BNKS和主行解码器MRD。存储体选择器BNKS响应存储体地址信号BA选择存储体BNK0至BNK3中的一个，并将行地址信号提供给对应于所选存储体的主行解码器MRD。在以下解释中，借助于示例来解释选择存储体BNK0的情况。
主行解码器MRD响应于行地址信号RA来激活所选存储体BNK0中的4K条主字线MWL中的四条主字线MWL。现在将针对其中主行解码器MRD激活主字线MWL1、MWL5、MWL9和MWL13的情形给出解释。
在从行地址选通信号RAS的输入起经过三个时钟后，地址缓冲器24响应列地址选通信号CAS来获取地址信号ADR，并将信号ADR作为段地址信号SGA和列地址信号CA提供给CATC 26。
在如图8中所示的CATC 26中，SAT电路28响应列地址选通信号CAS生成段地址定时信号SAT。延迟电路30将段地址定时信号SAT延迟一个预定时间段，并生成列地址定时信号CAT。当段地址定时信号SAT被激活时，锁存电路32为主行解码器MRD提供6位段地址信号SGA中的两位，并为段行解码器SRD提供剩余的四位。
主行解码器MRD响应10位行地址信号和2位段地址信号SGA来激活17个块使能信号BLKE0至BLKE16中的两个。例如，在其中选择阵列AR1的情形中，主行解码器MRD激活存在于阵列AR1所属的阵列块BLK1两侧上的块使能信号BLKE0和BLKE1。
当主行解码器MRD激活了块使能信号BLKE0和BLKE1时，对应于阵列AR1的段行解码器SRD0响应段地址信号SGA来激活四个全局段选择信号GS00至GS03中的一个，例如在本实施例中为全局段选择信号GS00。
由于块使能信号BLKE0已被激活，包括在段行解码器SRD0中的两个AND电路G0响应全局段选择信号GS00来分别激活两个局部段选择信号LS0。作为结果，段行解码器SRD0的两个AND电路G01响应激活的局部段选择信号LS0和主字线MWL1来激活四条对应的段字线SWL0。将要激活的四条对应的段字线SWL0提供给子阵列SAR1至SAR4中的每个，并将这四条对应的段字线SWL0沿着主字线MWL1设置在一行中。
当激活了四条段字线SWL1时，数据被从连接到这些字线SWL1的1K个存储单元MC中读出到1K个位线对BL，并且在每个位线对BL之间出现电势差。
图9中所示的读出放大器控制电路SACNT0在块使能信号BLKE0和全局段选择信号GS00激活之后经过预定时段后激活读出放大器使能信号SE0。同时，读出放大器控制电路SACNT1还激活读出放大器使能信号SE1。因此，激活对应于阵列AR1的1K个读出放大器SA。然后，这1K个读出放大器SA放大在1K个位线对BL之间出现的电势差，并将读出的1K位的数据锁存。
当在段地址定时信号SAT激活之后经过预定时间后而激活列地址定时信号CAT时，图8中所示的锁存电路34将6位列地址信号CA提供给列解码器CD。列解码器CD中的每个响应6位列地址信号CA来激活64个列选择线CSL1至CSL64中的一个。作为结果，连接到激活的列选择线的16个位开关BS被接通，且16位的数据(一个字)被传递到16个I/O线对并被输出。在这个实施例中，使列地址信号CA反转(toggle)，并执行用于四个字的数据的突发。
当在列地址定时信号CAT激活之后再激活列地址选通信号CAS时，主行解码器MRD激活例如存在于阵列AR5所属的阵列块BLK5的两侧上的块使能信号BLKE4和BLKE5。
当主行解码器MRD激活了块使能信号BLKE4和BLKE5时，对应于阵列AR5的段行解码器SRD0响应段地址信号SGA来激活四个全局段选择信号GS00至GS03中的一个，例如这个实施例中为全局段选择信号GS02。
对于阵列AR5，以与上述相同的方式，包括在段行解码器SRD0中的两个AND电路G2分别响应全局段选择信号GS02来激活两个局部段选择信号LS2。作为结果，段行解码器SRD0的两个AND电路G2响应激活的局部段选择信号LS2和主字线MWL1来激活四个对应的段字线SWL2。
在块使能信号BLKE4和BLKE5以及全局段选择信号GS02激活之后经过预定时段后，激活读出放大器使能信号SE4和SE5。作为结果，激活对应于阵列AR5的1K个读出放大器SA。
类似地，当在段地址定时信号SAT激活之后经过预定时段后而激活列地址定时信号CAT时，列解码器CD响应列地址信号CA来激活列选择线CSL1至CSL64中的一个。然后，输出16位的数据。
此后，当接收到存储体预充电命令时，在存储单元MC中恢复已读出的数据，并将位线对BL预充电。具体地，当激活写使能信号(未示出)和行地址选通信号RAS时，且当接收到用于所选存储体BNK0的存储体地址信号时，主行解码器MRD使主字线MWL1去激活，且还使块使能信号BLKE0、BLKE1、BLKE4和BLKE5去激活。此外，段行解码器SRD0使全局段选择信号GS00和GS02以及局部段选择信号LS0和LS02去激活，且因而使段字线SWL0和SWL2去激活。在段行解码器SRD0已经使段字线SWL0和SWL2去激活后，读出放大器使能信号SE0、SE1、SE4和SE5也被去激活。最后，将位线对BL预充电。
如图2中所示，由于通过主行解码器MRD激活四条主字线MWL1、MWL5、MWL9和MWL13，所以可以访问16个阵列AR1至AR16，且页面长度变为等于1K个字。然而，只激活对应于一个阵列(图2中的AR1)的1K个读出放大器SA。因此，和其中激活16K个读出放大器的常规例子相比，可以将激活电流减小到1/16。这里，响应行地址信号RA来选择可以访问的16个阵列AR1至AR16来进行访问，但响应段地址信号SGA来选择激活读出放大器SA的16个阵列AR之一。响应行选择选通信号RAS来获取行地址信号RA，但响应列地址选通信号CAS来与列地址信号CA一起获取段地址信号SGA。
由于本发明采用分割字线结构，即使当主行解码器MRD激活了四条主字线MWL1、MWL5、MWL9和MWL13时，对应于激活的主字线的16位数据也不由位线对BL来读出。但段行解码器SRD0在所选阵列AR1中只激活四条段字线SWL0，且通过位线对BL只读出对应于激活的段字线的1K位数据。因此，即使没有激活对应于其它十五个未选阵列AR2至AR16的读出放大器SA，剩余的15Kb数据也不会被破坏。
此外，在访问阵列AR1后顺序地访问同一存储体BNK0中的阵列AR5的情况下，激活对应于阵列AR5的1K个读出放大器SA，而对应于阵列AR1的1K个读出放大器SA保持在激活状态。类似地，在要访问其它阵列AR2至AR4以及AR6至AR16的情形中，针对每次访问另外要激活对应于对应阵列的1K个读出放大器SA。
当主字线MWL被激活时，每次可以激活1K个读出放大器SA，最大为16K，使得页面长度是与常规例子中一样的1K字长。因此，当用于顺序读和写多个字的突发操作重复两次或多次时，可以用与常规方式相似的方式来实现该操作。可以为模式寄存器指定突发长度，并例如可以设定为两个字、四个字或八个字的长度。在这个实施例中，为模式寄存器设定四个字，且用于四个字的突发操作重复两次。
此外，在访问了存储体BNK0中的阵列AR1且随后要访问其它的存储体BNK1至BNK3的情形中，只要存储体BNK0被预充电，主字线MWL、段字线SWL和读出放大器SA就保持激活。在访问了不同的存储体BNK1至BNK3且此后要再次访问BNK0的情形中，例如，要访问存储体BNK0中的阵列AR8，则另外激活对应于阵列AR8的1K个读出放大器SA。在要再次访问存储体BNK0中的阵列AR1的情形中，用于阵列AR1的1K个读出放大器SA已被激活，从而可以简单地从这些读出放大器SA中读出被锁存的数据。因此，还可以执行用于交替地访问不同存储体的存储体交错操作。
对阵列的操纵，可以采用在日本未审专利公开(Kokai)No.2000-195253中公开的预加载和预获取方法。在这种情形中，在写入过程期间，在等同于突发长度的所有数据被集中写入后立即对所选阵列进行预充电，且在读出过程期间，在等同于突发长度的所有数据被预获取后立即对所选阵列进行预充电。在四条主字线MWL保持激活的同时，连续地访问这些线，并根据存储体预充电命令来恢复这些线。
如上所述，由于响应段地址信号SGA来选择段字线SWL以读出数据，所以可认为基本上充分的访问时间，包括用于激活段字线SWL的时间，应加入到CAS延迟中。然而，低电流SDRAM的CAS延迟是26ns，其小于通用SDRAM的CAS延迟(15ns)。这是因为采用了慢的时钟信号CLK来减小激活电流，而通过使用低电流SDRAM可以获得由一般SDRAM提供的15ns的CAS延迟。
此外，由于在主行解码器MRD已经激活主字线MWL之后，段行解码器SRD响应段地址信号SGA来激活段字线SWL，由于段字线SWL短，并由于读出放大器使能信号线短，所以提高了阵列的操作速度。因此，尽管为了激活阵列需要一些时间，但在包括通用SDRAM的CAS延迟(15ns)的低电流SDRAM的CAS延迟(26ns)内能够实现访问。如上所述，当与公用存储控制器一起使用本实施例的SDRAM 10时，可以通过使用与常规低电流SDRAM一样的接口来提供低电流。
当针对特定目的来设计用于此实施例的SDRAM 10时，不管是否使用了常规接口，在性能方面都可以期望更大的改进。对于SDRAM，响应行地址选通信号RAS来获取行地址。在本实施例中，由于在提供列地址选通信号CAS之前没有激活阵列，所以tRCD(从RAS到CAS的延迟时间)可以显著地短于一般SDRAM。因此，即使当CAS延迟过剩时，也可以缩短tRAS(RAS所需的存储体循环时间)。例如，当在100MHz的时钟频率下限定3ns的tRCD延迟、3ns的CAS延迟以及6ns的时钟访问时间时，tRAS为56ns。然而，当采用4ns的CAS延迟和1ns的tRCD延迟时，tRAS变快，即，46ns。此外，当不采用用于SDRAM的RAS/CAS系统时，并相反地，采用像PSRAM的方法，由此根据访问命令同时接收所有的地址，可以更容易地提高操作速度。
在本实施例中，没有像在常规例子中那样激活许多访问放大器，可以显著地减少电流，而仍然保持常规的功能和性能，诸如在同一存储体中的列访问以及存储体交错。与常规情形相比，由于只激活1/16的阵列，所以可以和峰值电流一样地显著减少激活电流。因此，对电池供电的操作而言，使用SDRAM是优选的。
此外，以示例的方式来解释一次激活1K数量的读出放大器，这是因为在假设16个I/O和最大突发长度＝8的情况下，可以通过1K个读出放大器以每8个位线对读出一位数据。由于还可以每4个位线对读出一位数据，所以可以一次激活512个读出放大器。在这种情形中，与常规情况相比，可以将激活电流减少到1/32。
通常，当阵列被激活一次时，则当时流过非常大的峰值电流，但当列访问时间持续较长时，则降低了平均激活电流。当要激活的阵列数目是本实施例中的16倍时，且当连续地执行16个列访问时，平均激活电流变得相同。然而，在实际操作中，16个列访问不是连续地执行，而在许多情形中，与常规的例子相比，本实施例中的SDRAM 10可以很大地降低激活电流。
此外，通常，针对每次行访问，流过大的峰值电流，因此，在连续地激活多个存储体时，连续地流过大的峰值电流。然而，因为本实施例中的SDRAM 10针对任何访问都只流过相同的小峰值电流，所以可以实现稳定的操作。
已经关于实施例描述了本发明，但以上实施例仅仅是实施本发明的例子。因此，本发明不限于实施例，且在不脱离本发明的技术范围内，可以对本发明进行各种修改。

Claims (10)

1.一种半导体存储器件，包括：
多个阵列，所述阵列中的每个具有：以行和列设置的多个存储单元、以行来设置的多条段字线以及以列来设置的多个位线对；
I/O线对，与所述阵列相关联地提供；
多条主字线，以穿过所述阵列的行来设置；
主行解码器，用于响应行地址信号来激活主字线；
多个读出放大器组，对应于所述多个阵列而定位，并连接到所述对应阵列的所述位线对；
部分激活装置，用于响应与列地址信号一起接收的段地址信号来选择所述阵列中的一个，并用于激活与所选阵列对应的读出放大器组；以及
列解码器，用于响应所述列地址信号而将所述位线对连接到所述I/O线对。
2.根据权利要求1所述的半导体存储器件，其中在所述主行解码器正激活主字线的时段期间，所述部分激活装置响应第一段地址信号来从所述阵列中选择第一阵列，激活与所选第一阵列对应的读出放大器组，另外响应与所述第一段地址信号不同的第二段地址信号来选择与所述第一阵列不同的第二阵列，并且另外激活对应于所选第二阵列的读出放大器组。
3.根据权利要求1所述的半导体存储器件，其中所述主解码器响应预充电命令来使主字线去激活，并且其中所述部分激活装置响应所述预充电命令来终止阵列的选择和读出放大器组的激活。
4.根据权利要求1所述的半导体存储器件，进一步包括：
地址缓冲器，用于响应行地址选通信号来获取外部输入的地址信号作为行地址信号，或者响应列地址选通信号来获取外部输入的地址信号作为列地址信号和段地址信号；以及
列地址定时控制电路，用于将在所述地址缓冲器中获取的所述段地址信号提供给所述部分激活装置，并将在所述地址缓冲器中获取的所述列地址信号提供给所述列解码器。
5.根据权利要求1所述的半导体存储器件，其中所述部分激活装置包括：
段行解码器，用于响应所述段地址信号来激活段字线；以及
读出放大器控制装置，用于激活与包括由所述段行解码器所激活的所述段字线的阵列对应的读出放大器组。
6.一种半导体存储器件，包括：
多个存储体；以及
存储体选择装置，用于响应存储体地址信号来选择所述存储体中的一个，
其中所述存储体中的每个包括：
多个阵列，所述阵列中的每个具有：以行和列设置的多个存储单元、以行来设置的多条段字线以及以列来设置的多个位线对；
I/O线对，与所述阵列相关联地提供；
多条主字线，以穿过所述阵列的行来设置；
主行解码器，用于响应行地址信号来激活主字线；
多个读出放大器组，对应于所述多个阵列而定位，并连接到所述对应阵列的所述位线对；
部分激活装置，用于响应与列地址信号一起接收的段地址信号来选择所述阵列中的一个，并用于激活与所选阵列对应的读出放大器组；以及
列解码器，用于响应所述列地址信号来将所述位线对连接到所述I/O线对。
7.根据权利要求6所述的半导体存储器件，其中在所述存储体选择装置选择第二存储体且然后再次选择第一存储体的时段期间，在由所述存储体选择装置选择的所述第一存储体中的所述主行解码器将所述主字线保持在激活状态。
8.根据权利要求6所述的半导体存储器件，其中所述主行解码器响应预充电命令来使主字线去激活，且其中所述部分激活装置响应所述预充电命令来终止阵列的选择和读出放大器组的激活。
9.根据权利要求6所述的半导体存储器件，进一步包括：
地址缓冲器，用于响应行地址选通信号来获取外部输入的地址信号作为存储体地址信号和行地址信号，或响应列地址选通信号来获取外部输入的地址信号作为列地址信号和段地址信号；以及
列地址定时控制电路，用于将在所述地址缓冲器中获取的所述段地址信号提供给所述部分激活装置，并将在所述地址缓冲器中获取的所述列地址信号提供给所述列解码器。
10.根据权利要求6所述的半导体存储器件，其中所述部分激活装置包括：
段行解码器，用于响应所述段地址信号来激活段字线；以及
读出放大器控制装置，用于激活与包括由所述段行解码器所激活的所述段字线的阵列对应的读出放大器组。
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