CN111712876A - 用于子阵列寻址的设备及方法 - Google Patents

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Abstract

本发明描述涉及用于电子存储器及/或存储装置的子阵列寻址的系统、设备及方法。可经由独立子阵列寻址而实现对不同子阵列内的不同行的同时存取，使得所述子阵列中的每一者可用作“虚拟存储体”。如此存取所述不同行可提供对从相应行存取的数据值被发送到目的地位置的经改进吞吐量。举例来说，一个此种设备包含在存储器装置的存储体内的多个子阵列。所述存储体内的电路耦合到所述多个子阵列。所述电路可经配置以在一时间周期期间激活第一子阵列中的特定序数位置处的行且在同一时间周期期间激活所述多个子阵列中的第二子阵列中的不同序数位置处的行。

Description

用于子阵列寻址的设备及方法
技术领域
本发明一般来说涉及半导体存储器及方法，且更特定来说涉及用于子阵列寻址的设备及方法。
背景技术
存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及闸流管随机存取存储器(TRAM)以及其它。非易失性存储器在不被供电时可通过保持所存储数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))以及其它。
电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包含(举例来说)可用于通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR以及反转(例如，求反)逻辑操作等逻辑操作而执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮动点单元(FPU)电路及组合逻辑块。举例来说，功能单元电路可用于经由若干个逻辑操作而对操作数执行算术操作，例如加法、减法、乘法及除法。
在许多实例中，处理资源可在存储器阵列外部，且数据经由处理资源与存储器阵列之间的总线存取以执行一组指令。然而，存取数据及/或在存储器装置的存储体内或从所述存储体到存储器装置外部的处理器而移动此数据可影响用于数据处理的时间。
附图说明
图1A是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。
图1B是根据本发明的若干个实施例的存储器装置的部分的存储体区段的框图。
图2是根据本发明的若干个实施例的存储器装置的部分的示意图。
图3是图解说明根据本发明的若干个实施例的用于子阵列寻址的电路的示意图。
图4A及4B是图解说明根据本发明的若干个实施例的用于数据移动的电路的示意图。
图5是根据本发明的若干个实施例的用于子阵列寻址的流程图。
具体实施方式
本发明包含与子阵列寻址相关联的系统、设备及方法。在若干个实施例中，设备包含在存储器装置的存储体内的多个子阵列。所述设备进一步包含在存储体内的电路，所述电路耦合到多个子阵列且经配置以在一时间周期期间激活多个子阵列中的第一子阵列中的特定序数位置处的行并在所述时间周期期间激活多个子阵列中的第二子阵列中的不同序数位置处的行。
地址电路的实施方案(例如，针对利用例如DDR3、DDR4等协议的DRAM配置)可经配置以在存储器单元的子阵列存储体内一次(例如，每写入/读取循环)仅激活一个特定行。此可导致各种缺点，例如不具有同时激活/存取不同子阵列中的不同行(例如，不同序数位置处的行)的能力。
举例来说，可通过以下操作而执行利用此类地址电路及/或协议的寻址的实施方案：通过使用第一地址信号而对存储体的第一子阵列中的特定序数位置处的行进行寻址，所述第一地址信号同时对存储体的第二子阵列中的相同序数位置处的行进行寻址。第二地址信号可用于从第一子阵列及第二子阵列中的特定序数位置处的行的激活切换到第一子阵列及第二子阵列中的不同序数位置处的行的激活。当仅打算存取(举例来说)来自第一子阵列中的特定序数位置处的行及第二子阵列中的不同序数位置处的行的数据值(例如，以用于数据处理)时，存储体的第一子阵列及第二子阵列中的特定序数位置处的行的撤销激活后续接着第一子阵列及第二子阵列中的不同序数位置处的行的激活(通过第二地址信号而实现)可为不必要地缓慢及/或低效的。
相比来说，本发明的若干个实施例描述在一时间周期期间激活第一子阵列中的特定序数位置处的行且在同一时间周期期间激活第二子阵列(例如，同一存储体内)中的不同序数位置处的行。举例来说，如本文中所描述，可在所述时间周期期间激活第一子阵列中的特定序数位置处的行而不激活第二子阵列中的特定序数位置处的行，且可在同一时间周期期间激活第二子阵列中的不同序数位置处的行而不激活第一子阵列中的不同序数位置处的行。相对于与上文所呈现的实施方案一致的实施方案，在同一时间周期期间激活第一子阵列中的特定序数位置处的行及第二子阵列中的不同序数位置处的行可实现感测存储于第一子阵列中的特定序数位置处的行中的第一数据值的感测电路(例如，读取/锁存电路)与感测存储于第二子阵列中的不同序数位置处的行中的第二数据值的读取/锁存电路之间的经减少等待时间。可在同一时间周期内执行以下操作：将I/O线耦合到第一子阵列的读取/锁存电路，以移动由特定序数位置处的经激活行存储的数据值，且将I/O线耦合到第二子阵列的读取/锁存电路，以移动由不同序数位置处的经激活行存储的数据值。
本发明的若干个实施例可因(举例来说)独立子阵列寻址使得能够在特定时间周期内(例如，同时)存取存储体的不同子阵列中的不同行而提供各种益处。相对于其它协议实施方案(例如，不提供同时存取不同子阵列中的不同行的能力的各种DDR协议)，如此独立地存取不同子阵列及行可允许子阵列中的每一者用作“虚拟存储体”。
此类益处可包含与存取(例如，读取、写入等)存储器装置的存储体的不同子阵列内的不同行相关联的经改进吞吐量(例如，经增加速度、速率及/或效率)。举例来说，本发明的实施例可提供与从子阵列到数据输入/输出(I/O)移动数据相关联的经减少等待时间，此可增加系统处理速度(例如，通过提供处理资源的经增加吞吐量)。
本文中的图遵循其中参考编号的第一个数字或前几个数字对应于图编号且其余数字识别图中的元件或组件的编号惯例。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，130可指代图1A中的元件“30”，且类似元件可在图2中被指代为230。
图1A是根据本发明的若干个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。系统100可为膝上型计算机、平板计算机、个人计算机、数码相机、数字记录与播放装置、移动电话、个人数字助理(PDA)、存储卡读取器、接口集线器、传感器、启用物联网(IoT)的装置以及其它系统。如本文中所使用，存储器装置120、控制器140、子阵列解码器173、行解码器179、存储器阵列130、读取/锁存电路150(包含感测放大器(例如，如图2中所展示且结合图2所描述以及在图4A及4B中的对应参考编号处所展示的感测放大器206))以及本文中所展示及描述的用于子阵列寻址的其它电路还可各自单独地被视为“设备”。存储器装置120、控制器140、存储器阵列130等可形成系统100的存储体121，所述存储体包含存储器单元的多个子阵列(例如，如在125-0、125-1、...、125-N-1处所展示且结合图1B所描述)。
如下文更详细地所描述，实施例可允许计算系统100分配存储体中的若干个位置(例如，子阵列)来保持(例如，存储)数据。包含多个子阵列的存储体的实施例在121及321处展示并分别结合图1B及3所描述，但其它配置在本发明的范围内。主机(例如，如在110处所展示)及/或控制器(例如，如在140处所展示)可对指令(例如，与执行程序相关联的命令)及数据的整个块执行地址解析且引导(例如，控制)数据及命令到存储体内的经分配位置(例如，子阵列及子阵列的部分)中及/或到外部目的地的分配及存储。
在若干个实施例中，读取及/或写入数据及相关联命令可利用基于预先存在的协议(例如，DDR3、DDR4等)的DRAM装置中的数据路径及时序。相比来说，本文中所描述的用于子阵列寻址及时序及/或与数据移动(例如，到用于处理的目的地位置)相关联的电路及/或地址信号先前并未被实施。如本文中所使用，数据移动为包含性术语，其包含(举例来说)将数据值从源位置复制、传送及/或输送到目的地位置。如读者将了解，尽管关于本文中所呈现的实例而论述DRAM式存储器装置，但实施例不限于DRAM实施方案。
子阵列寻址、数据存取(例如，到读取/锁存电路及从所述读取/锁存电路)及/或存储体内(例如，从其中的子阵列及子阵列的部分及/或控制器)的数据移动的速度、速率及/或效率可影响是否高效地完成(执行)数据处理操作。因此，本发明呈现可通过使用经改进子阵列寻址电路及地址信号而增加子阵列寻址、数据存取及/或存储体中及/或去往处理器的相关联数据移动的速度、速率及/或效率的结构及过程，其可有助于改进数据路径吞吐量能力的使用(与先前方法相比)。
在若干个实施例中，存储器装置(例如，如在图1A中的120处所展示)中的虚拟地址空间的行(例如，如在图1B中的119处及本文中别处的对应参考编号处所展示)可具有16K个位(例如，对应于DRAM配置中的16,384个存储器单元或存储器单元互补对)的位长度。此16K位行的读取/锁存电路(例如，如在图1A中的150处及本文中别处的对应参考编号处所展示)可包含与感测线同间距地形成的对应16K感测放大器及相关联电路(例如，如在图2中的206处及本文中别处的对应参考编号处所展示)，所述感测线可选择地耦合到16K位行中的对应存储器单元。存储器装置中的感测放大器可操作为用于来自由读取/锁存电路150感测(例如，由感测放大器感测及/或存储于所述感测放大器中)的存储器单元的行的单个数据值(位)的高速缓冲存储器。
本发明的若干个实施例包含可与存储器单元阵列的感测线同间距地形成的读取/锁存电路(例如，感测放大器206及相关联电路)。本文中所描述的读取/锁存电路及其它数据存储组件能够执行在存储器单元阵列本地的数据的数据感测及/或存储(例如，高速缓存、锁存、缓冲等)。
为了解本文中所描述的经改进子阵列寻址及相关联数据移动技术，随后论述用于实施此类技术的设备(例如，具有这些能力的存储器装置120以及相关联主机110)。根据各种实施例，涉及本文中所描述的具有子阵列寻址及相关联数据移动能力的存储器装置的程序指令(例如，命令)可在多个读取/锁存及子阵列寻址电路上分布命令(例如，地址信号)及数据的实施方案，所述多个读取/锁存及子阵列寻址电路可实施操作且可在存储器阵列内移动及存储命令及数据(例如，无需在主机与存储器装置之间经由总线而来回传送此类命令及数据)。因此，可以较少时间以及使用较少电力来存取及使用具有子阵列寻址及相关联数据移动能力的存储器装置的数据。举例来说，可通过以下操作而实现时间及电力优点：增加在计算系统中到处移动并存储数据的速度、速率及/或效率以便在目的地位置处处理所请求存储器阵列操作(例如，读取、写入、逻辑操作等)。
系统100可包含耦合(例如，连接)到存储器装置120的主机110，所述存储器装置包含存储器阵列130及控制器140以及用于子阵列寻址的各种电路，如本文中所展示及描述。主机110可负责执行操作系统(OS)及/或可被加载到所述主机(例如，经由控制器140从存储器装置120加载)的各种应用程序。主机110可包含系统主板及底板且可包含若干个处理资源(例如，一或多个处理器172、微处理器，或一些其它类型的控制电路)，所述若干个处理资源能够存取存储器装置120(例如，经由控制器140)以对从存储器装置120移动(例如，使用经由控制器140而提供的子阵列寻址信号)的数据值执行操作。在若干个实施例中，控制器140也可包含用于执行处理操作的若干个处理资源。系统100可包含单独集成电路，或主机110及存储器装置120两者均可在同一集成电路上。举例来说，系统100可为服务器系统及高性能计算(HPC)系统或其部分。虽然图1A中所展示的实例图解说明具有冯·诺依曼(VonNeumann)架构的系统，但可以非冯·诺依曼架构实施本发明的实施例，所述非冯·诺依曼架构可不包含通常与冯·诺依曼架构相关联的一或多个组件(例如，CPU、ALU等)。
控制器140(例如，存储体控制逻辑及定序器)可包含呈硬件、固件或软件或者其组合的形式的控制电路。作为实例，控制器140可包含状态机、定序器及/或可以耦合到印刷电路板的专用集成电路(ASIC)的形式实施的一些其它类型的控制电路。在若干个实施例中，控制器140可与主机110共置(例如，在单芯片系统(SOC)配置中)。
为清晰起见，系统100的描述已经简化以集中于与本发明具有特定相关性的特征。举例来说，阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、FeRAM阵列、相变存储器阵列、3DX点阵列、NAND快闪阵列及/或NOR快闪阵列(举例来说)。存储器阵列130可包含存储器单元，所述存储器单元被布置成通过存取线(其可在本文中被称为字线或选择线)耦合的若干行及通过感测线(其可在本文中被称为数据线或数字线)耦合的若干列。虽然在图1A中展示单个存储体121及单个存储器阵列130，但实施例并不如此受限制。举例来说，存储器装置120可表示多个存储体121，除了多个子阵列之外，所述多个存储体各自还可包含多个存储器阵列130(例如，包含于DRAM单元、NAND快闪单元等的若干个存储体中的存储器阵列)，如本文中所描述。因此，可通过实例及/或清晰方式关于DRAM架构而进行本发明中的描述。然而，除非另外明确陈述，否则本发明及权利要求书的范围不限于DRAM架构。
存储器装置120可包含地址电路142，所述地址电路用以锁存由I/O电路144经由数据总线156(例如，来自主机110的I/O总线)而提供(例如，经由局部I/O线及全局I/O线而提供到外部ALU电路及DRAM DQ)的地址信号。可(举例来说)通过控制总线154而将状态及异常信息从存储器装置120的控制器140提供到通道控制器143，又可将所述状态及异常信息从通道控制器143提供到主机110。可通过地址电路142而接收(例如，从通道控制器143或另一主机组件)地址信号且可经由子阵列解码器173、行解码器179及/或列解码器180而解码所述地址信号以存取存储器阵列130。可使用感测电路(例如，展示为图1A中的读取/锁存电路150)通过感测感测线(数字线)上的电压及/或电流改变而从存储器阵列130感测(读取)数据。读取/锁存电路150可包含若干个感测放大器(如本文中所描述)，以读取及锁存来自存储器阵列130的数据的页(例如，行或行的部分)。额外电路(例如，子阵列寻址电路，如本文中所描述)可为地址电路142、子阵列解码器173、行解码器179、列解码器180及/或读取/锁存电路150的一部分或者耦合到所述装置。I/O电路144可包含数据I/O引脚，所述数据I/O引脚将用于经由数据总线156(例如，64位宽数据总线)而与主机110进行双向数据通信。数据总线156可耦合到DRAM DQ，如图1B中所展示。写入电路148可用于将数据写入到存储器阵列130。
控制器140可对通过控制总线154从主机110提供的信号(例如，命令)进行解码。控制器140可通过发布依据来自主机110的经解码命令所确定的信号而控制操作。这些信号可包含可用于控制对存储器阵列130执行的操作的芯片启用信号、写入启用信号、地址信号(例如，子阵列地址信号、行地址信号及/或锁存器地址信号)，所述操作包含数据感测、数据存储、子阵列寻址、行寻址、锁存器寻址、数据移动、数据写入及数据擦除操作以及其它操作。在各种实施例中，控制器140可负责执行来自主机110的指令及存取存储器阵列130。
图1B是根据本发明的若干个实施例的存储器装置120的部分的存储体区段123的框图。举例来说，存储体区段123可表示与存储器装置的存储体121对应的多个存储体区段中的一者。存储体架构可包含多个列(例如，如图1B中所展示的“X”个列122)。另外，存储体区段123可被划分成多个子阵列125-0(子阵列0)、125-1(子阵列1)、...、125-N-1(子阵列125-N-1)，所述多个子阵列可由可包含感测放大器群组(例如，集合)的相应放大区域分离。感测放大器群组可被称为感测放大器条带或读取/锁存条带。举例来说，如图1B中所展示，子阵列125-0、125-1、...、125-N-1中的每一者具有与其相关联的相关联读取/锁存条带(例如，分别124-0、124-1、...、124-N-1)。
存储体121或存储体区段123可包含64个子阵列、128个子阵列、256个子阵列、512个子阵列，以及各种其它可能数目个子阵列。然而，实施例并不如此受限制，使得存储体的一些实施例可具有不同于刚刚呈现的数目个子阵列。在若干个实施例中，子阵列可在每一子阵列中具有相同数目个行(例如，256个行、512个行、1024个行、2048个行，以及各种其它可能数目个行)。然而，实施例并不如此受限制，使得存储体或存储体区段内的多个子阵列中的至少一些子阵列可具有不同数目个行。
每一列122经配置以耦合到读取/锁存电路150(例如，如结合图1A及本文中别处所描述)。如此，子阵列中的每一列可个别地耦合到感测放大器，所述感测放大器促成用于所述子阵列的一组感测放大器(例如，读取/锁存条带)。举例来说，如图1B中所展示，存储体架构可包含各自具有读取/锁存电路150的读取/锁存条带0、读取/锁存条带1、...、读取/锁存条带N-1(124-0、124-1、...、124-N-1处所展示)，所述读取/锁存电路具有一组感测放大器，所述组感测放大器可在各种实施例中用作寄存器、高速缓冲存储器及数据缓冲。感测放大器(例如，如在206处所展示及结合图2所描述)可耦合到子阵列125-0、125-1、...、125-N-1中的每一列122。子阵列125-0、125-1、...、125-N-1中的每一者可包含相应多个行(例如，“Y”个行119的相应群组)。
图2是根据本发明的若干个实施例的存储器装置的部分的示意图。图2图解说明包含各自耦合到感测放大器206的以折叠式DRAM配置的1T1C存储器单元的实例。然而，实施例并不如此受限制，使得一些实施例可具有以2T2C DRAM配置的存储器单元。
在图2中所图解说明的实施例中，存储器阵列230是存储器单元的阵列(例如，DRAM阵列)，所述存储器单元可各自包含存取装置202(例如，晶体管)及存储元件203(例如，电容器)。存储器阵列230的存储器单元可被布置成通过存取线204-X(行X)、204-Y(行Y)等耦合的若干行(如在图1B中的119处、图3中的319处以及图4A及4B中的419-1及419-2处所展示)，及通过互补感测线对数字(n-1)/数字(n-1)_、数字(n)/数字(n)_及数字(n+1)/数字(n+1)_等耦合的若干列。对应于每一对互补数据线的个别感测线可分别被称为感测线205-1(数字(n))及205-2(数字(n)_)。虽然在图2中仅展示三对互补感测线，但本发明的实施例并不如此受限制，且存储器单元阵列可包含额外存储器单元列及/或感测线(例如，4,096个、8,192个、16,384个等)。如图2中所展示，特定存储器单元晶体管202的栅极可耦合到其对应存取线204-X、204-Y等，第一源极/漏极区域可耦合到其对应感测线(例如，205-1(数字(n))、205-2(数字(n)_)，且特定存储器单元晶体管的第二源极/漏极区域可耦合到其对应电容器203。
存储器单元可耦合到不同感测线及/或存取线。举例来说，晶体管202-1的第一源极/漏极区域可耦合到感测线205-1，晶体管202-1的第二源极/漏极区域可耦合到电容器203-1，且晶体管202-1的栅极可耦合到存取线204-Y。晶体管202-2的第一源极/漏极区域可耦合到感测线205-2，晶体管202-2的第二源极/漏极区域可耦合到电容器203-2，且晶体管202-2的栅极可耦合到存取线204-X。如图2中所展示的单元板可耦合到电容器203-1及203-2中的每一者。单元板可为共同节点，可在各种存储器阵列配置中将参考电压(例如，接地)施加到所述共同节点。
如本文中所描述，晶体管202及电容器203可促成在存储器阵列230的单个行中形成耦合到互补感测线(例如，感测线205-1及205-2)的互补存储器单元对。从存储器单元(例如，在读取操作中)感测的数据值(例如，电压)的数目可对应于与(举例来说)图1B中所展示并结合图1B所描述的子阵列125的行相交的存储器单元列及/或感测线对的数目(例如，4,096个、8,192个、16,384个等)。
图2中所图解说明的存储器阵列230耦合到读取/锁存电路(例如，如在图1A及1B中的150处所展示及结合读取/锁存条带124所描述)。在若干个实施例中，读取/锁存电路可包含对应于相应存储器单元列(例如，耦合到相应互补数据线对205-1、205-2)的感测放大器206。感测放大器206可操作以确定存储于所选择存储器单元中的数据值(例如，逻辑状态)。感测放大器206可包含交叉耦合的锁存器(未展示)。感测放大器206可耦合到可经配置以平衡感测线205-1及205-2的平衡电路(未展示)。
图3是图解说明根据本发明的若干个实施例的用于子阵列寻址的电路的示意图。如本文中所描述，设备(例如，图1A中所展示的计算系统100)可包含存储器装置120的存储体321内的多个子阵列(例如，如在325-0、325-1、...、325-N-1处所展示)。所述设备可进一步包含存储体321内的电路(如图3中所展示)，所述电路可耦合到多个子阵列且经配置以在一时间周期期间激活多个子阵列中的第一子阵列(例如，325-0)中的特定序数位置处的行(例如，选自行319)并在同一时间周期期间激活多个子阵列中的第二子阵列(例如，325-N-1)中的不同序数位置处的行(例如，选自行319)。
所述行可各自包含对应于(例如，耦合到)相应列322的多个存储器单元(例如，如结合图2所展示及描述)。在若干个实施例中，所述多个存储器单元的每一子阵列可包含相同数量的行。举例来说，相应子阵列325-0、325-1、...、325-N-1中的行319可各自为1024个行。多个子阵列当中的第一子阵列及第二子阵列可通过读取/锁存电路(例如，如在图1A中的150处、图1B中的124处以及图4A及4B中的450处所展示)而被物理上分离。读取/锁存电路可包含耦合到相应多个列322的多个感测放大器及相关联电路(例如，如在图2中的206处以及图4A及4B中的406处所展示)。
在若干个实施例中，存储体321可包含控制器(例如，如在图1A及1B中的140处所展示)，所述控制器经配置以提供信号来将数据写入到多个子阵列及从所述多个子阵列读取数据。控制器140还可发送信号及/或指令(例如，基于从主机110接收的命令)以用于执行本文中所描述的子阵列及行寻址。控制器140可耦合到图3中所展示的电路。举例来说，控制器140可耦合到子阵列解码器(例如，如在图1A中的173处及图3中的373处所展示)。在各种实施例中，子阵列解码器373可耦合到存储体321的控制器140及/或存储器阵列230，所述存储体包含子阵列325-0、325-1、...、325-N-1。
子阵列解码器373可输出信号，可针对每一子阵列325-0、325-1、...、325-N-1独立地将所述信号锁存于子阵列锁存电路(例如，375-0、375-1、...、375-N-1)中。经锁存信号可指示对应子阵列的激活状态。举例来说，被锁存到子阵列锁存器375-0的信号值1可指示响应于接收到信号值1而激活子阵列325-0，而被锁存到子阵列锁存器375-N-1的信号值0可指示未激活子阵列325-N-1。
图3中所图解说明的电路还可包含行解码电路。在若干个实施例中，地址电路可每子阵列包含行锁存电路(例如，377-0、377-1、...、377-N-1)以在每子阵列基础上独立地锁存行地址信号(例如，从行地址锁存电路378接收，如由控制器140及/或主机110所引导)。所述电路可每子阵列进一步包含行解码器(例如，379-0、379-1、...、379-N-1)。每一行解码器379可经配置以接收对应于子阵列的子阵列锁存电路375的输出来指示每一子阵列的激活状态，且接收对应于子阵列的行锁存电路377的输出来指示多个子阵列的每一行的激活状态(例如，基于关于对应子阵列325-0、325-1、...、325-N-1中的每一者中的每一行319而被锁存的信号值1或0)。
因此，所述电路可(举例来说)包含可选择地耦合到第一子阵列325-0的第一子阵列锁存电路375-0及第一行锁存电路377-0以及可选择地耦合到第二子阵列325-N-1的第二子阵列锁存电路375-N-1及第二行锁存电路377-N-1。第一锁存电路375-0、377-0及第二锁存电路375-N-1、377-N-1可经配置以在同一时间周期期间实现独立子阵列及行激活及/或存取。所述电路还可(举例来说)包含耦合到第一子阵列325-0的第一行解码器379-0、耦合到第二子阵列379-N-1的第二行解码器379-N-1，及经由第一锁存器(例如，子阵列锁存电路375-0)而耦合到第一行解码器379-0且经由第二锁存器(例如，子阵列锁存电路375-N-1)而耦合到第二行解码器379-N-1的子阵列解码器373。所述电路还可(举例来说)包含经由第三锁存器(例如，行锁存电路377-0)而耦合到第一行解码器379-0且经由第四锁存器(例如，行锁存电路377-N-1)而耦合到第二行解码器379-N-1的行地址电路(例如，包含行地址锁存电路378)。
结合图3所图解说明及刚刚描述的电路与图1A中的150处以及图4A及4B中的450处所展示的读取/锁存电路不同且物理上分离。举例来说，第一读取/锁存电路可耦合到第一子阵列325-0且第二(例如，不同)读取/锁存电路可耦合到第二子阵列325-N-1。然而，第一读取/锁存电路及第二读取/锁存电路可与结合图3所图解说明及描述的经配置以在所述时间周期期间实现行激活的电路物理上分离。
可利用不同子阵列地址(例如，从主机140发送到子阵列解码器373)来对第一子阵列325-0及第二子阵列325-N-1进行寻址。举例来说，主机140可经配置以提供与第一子阵列325-0中的特定序数位置处的行对应的行地址(例如，包含于地址信号的子阵列地址中或伴随所述子阵列地址)且提供与第二子阵列325-N-1中的不同序数位置处的行对应的行地址。基于不同子阵列地址，特定序数位置处的行及不同序数位置处的行可经配置以在所述时间周期期间被激活(例如，经由在子阵列锁存器375及行锁存器377处被锁存且由行解码器379实施的信号值)。基于引导特定序数位置处的行及不同序数位置处的行的激活的不同子阵列地址，耦合到第一子阵列325-0的第一读取/锁存电路可经配置以感测(例如，存取)特定序数位置处的经激活行且耦合到第二子阵列325-N-1的第二读取/锁存电路可经配置以感测不同序数位置处的经激活行。
图3中所图解说明的电路可包含子阵列地址锁存电路374，所述子阵列地址锁存电路可锁存所接收子阵列地址(例如，从主机110及/或控制器140发送的地址信号)。可经由子阵列解码器373而对经锁存子阵列地址进行解码。在图3中所展示的实例中，子阵列地址为用于选择64(例如，26)个子阵列(例如，325-0到325-63)中的一者的6位地址。因此，子阵列地址锁存电路374可存储(例如，锁存)第一子阵列及第二子阵列的不同子阵列地址。在若干个实施例中，如本文中所描述，可由子阵列地址锁存电路374锁存多于两个子阵列地址以在同一时间周期期间激活多于两个子阵列(例如，除了激活每一所激活子阵列中的不同行之外)。
可将子阵列解码器373的输出提供到子阵列锁存器375-0到375-N-1，所述子阵列锁存器经配置以锁存对于在特定地址存取循环期间是否激活(或不激活)相应子阵列的指示。举例来说，在此实例中，子阵列锁存器375-0到375-N-1可各自包含单个锁存器，所述单个锁存器的值(例如，“1”或“0”)指示是否激活对应子阵列。可将子阵列锁存器375的输出提供到对应相应行解码器379-0到379-N-1。
行地址锁存电路378经配置以锁存所接收行地址(例如，从主机110及/或控制器140提供的行地址信号)。可将经锁存行地址存储(例如，锁存)于行锁存电路377-0到377-N-1中的相应锁存器中且可经由行解码器379-0到379-N-1而对所述经锁存行地址进行解码。在图3中所展示的实例中，行地址为用于选择1024(例如，210)个行(例如，每一子阵列包括1024个行319)中的一者的10位地址。因此，行地址锁存电路378可存储(例如，锁存)待存取的子阵列的不同行地址。
作为实例，耦合到第一子阵列325-0(例如，经由第一行解码器379-0)的第一行锁存电路377-0可锁存由行地址锁存电路378提供的第一行地址以激活第一子阵列内的对应特定序数位置处的行。耦合到第二子阵列325-N-1(例如，经由第二行解码器379-N-1)的第二行锁存电路377-N-1可锁存由行地址锁存电路378提供的第二(例如，不同)行地址以激活第二子阵列内的对应不同序数位置处的行。与其中将相同行地址提供到对应于特定存储体的所有行解码器(例如，使得无法在特定子阵列存取循环期间同时激活不同子阵列中的不同序数位置处的行)的一些先前方法相比，行锁存电路377-0到377-N-1提供在每子阵列基础上独立地锁存不同行地址的能力。
行解码器379-0到379-N-1经配置以对由相应行锁存电路377-0到377-N-1提供的经锁存行地进行解码(例如，以选择1024个行319中的一者来进行激活)。在实例中，第一行解码器379-0可耦合到第一子阵列325-0且可经配置以对从对应子阵列锁存电路375-0发送的第一子阵列选择信号进行解码并对从对应行锁存电路377-0发送的第一行地址进行解码，以选择第一子阵列325-0的特定序数位置处的行。第二行解码器379-N-1可耦合到第二子阵列325-N-1且可经配置以对从对应子阵列锁存电路375-N-1发送的第二子阵列选择信号进行解码并对从对应行锁存电路377-N-1发送的第二地址进行解码，以选择第二子阵列325-N-1的不同序数位置处的行。
响应于第一行解码器379-0对第一信号进行解码以选择第一子阵列及第一子阵列的特定序数位置处的行且第二行解码器379-N-1对第二信号进行解码以选择第二子阵列及第二子阵列的不同序数位置处的行，可在同一时间周期期间激活第一子阵列及第二子阵列连同每一子阵列中的不同行。可通过(举例来说)耦合到每一子阵列中的相应1024个行的1024个信号线(如由与将行解码器379-0、...、379-N-1中的每一者与相应子阵列325-0、...、325-N-1连接的线相关联的数字1024所指示)而实现每一子阵列中的适当行的激活。在若干个实施例中，如本文中所描述，可在同一时间周期期间激活多于两个行及多于两个对应子阵列。
在若干个实施例中，子阵列地址锁存电路374及/或行地址锁存电路378可与在执行读取/写入DRAM操作时所利用的地址电路(例如，在142处所展示及结合图1A所描述)物理上相关联(例如，是所述地址电路的一部分及/或耦合到所述地址电路)。在若干个实施例中，除了用于其中可通过使用地址信号来对第一子阵列中的特定序数位置处的行进行寻址(所述地址信号同时对第二子阵列中的相同序数位置处的行进行寻址)而执行子阵列寻址的其它实施方案的电路之外或者作为所述电路的替代方案，子阵列解码器373及/或行解码器379可为经配置以分别执行本文中所描述的子阵列寻址操作及行寻址操作的电路。然而，图3中所展示的每子阵列的子阵列锁存电路(例如，375-0、375-1、...、375-N-1)及/或每子阵列的行锁存电路(例如，377-0、377-1、...、377-N-1)表示与所述用于其它实施方案的电路分离及/或不与所述用于其它实施方案的电路相关联地利用的电路，这是因为所述其它实施方案并不(举例来说)利用适当地址信号来对不同子阵列中的不同定位的行同时及/或个别地进行寻址。
控制器140可经配置以引导将来自第一子阵列(例如，325-0)的行(例如，选自行319)的第一数据值接收到第一子阵列的读取/锁存电路中的对应数目个感测放大器且引导将来自第二子阵列(例如，325-N-1)的行(例如，选自行319)的第二数据值接收到第二子阵列的读取/锁存电路中的对应数目个感测放大器。控制器140可进一步经配置以引导在10ns时间周期内将第一数据值及第二数据值从对应读取/锁存电路移动到经耦合共享I/O线(例如，经由图4A及4B中所展示的经耦合共享线455-1、455-2、...、455-M而移动)。
在若干个实施例中，控制器140可进一步经配置以引导通过对应数目个感测放大器而连续存储从第一子阵列及第二子阵列的对应行接收的第一数据值及第二数据值。第一数据值及第二数据值的连续存储可使得能够经由经耦合共享I/O线而从第一循环到第二循环继续执行所起始数据移动操作。第一循环及第二循环可对应于计算系统100的第一时钟循环及第二时钟循环及/或耦合到相应感测放大器的多路复用器460-1、460-2的多个循环中的第一循环及第二循环，如结合图4A及4B所描述。如此，可继续执行数据移动操作而无需通过感测放大器从第一子阵列及第二子阵列的对应行重复接收第一数据值及第二数据值。
控制器140可经配置以接收(例如，从主机110)经编码指令来执行从第一子阵列的所选择行及第二子阵列的所选择行的数据移动操作，以使得能够对第一数据值及第二数据值执行存储器操作(例如，读取、写入、擦除操作等)及/或计算操作(例如，逻辑操作，例如布林(Boolean)操作以及其它逻辑操作)(例如，由处理器172执行)。举例来说，控制器140可经配置以接收对于包含将数据从源位置移动到目的地位置的操作的请求、起始执行数据移动操作且接收对于执行DRAM操作(例如，DRAM读取及/或写入操作)的请求。控制器140可进一步经配置以相对于第二数据值从第二感测放大器到共享I/O线的输入而对第一数据值从第一感测放大器到共享I/O线的输入进行定序。如此，本文中所描述的感测放大器经配置以使得能够结合可选择地耦合的第一行及可选择地耦合的第二行而执行存储器操作及/或计算操作。
图4A及4B提供图解说明根据本发明的若干个实施例的用于数据移动的电路的示意图。如图1A及1B中所图解说明以及图4A及4B中更详细地展示，存储器装置120的存储体121或存储体区段123可包含多个子阵列，在图4A及4B中通过实例方式将所述多个子阵列在425-0处指示为子阵列0且在425-N-1处指示为子阵列N-1。
被视为水平地连接的图4A及4B图解说明每一子阵列(例如，部分地展示于图4A中且部分地展示于图4B中的子阵列425-0)可具有若干个相关联感测放大器406-0、406-1、...、406-X-1。举例来说，每一子阵列425-0、...、425-N-1可具有一或多个相关联读取/锁存条带(例如，图1B中的124-0、...、124-N)。在若干个实施例中，可将每一子阵列425-0、...、425-N-1分成若干部分462-1(图4A中所展示)、462-2、...、462-M(图4B中所展示)。可通过将预定数目个感测放大器(例如，读取/锁存电路450)连同对应列(例如，列422-0、...、422-X-1当中的422-0、422-1、...、422-7)配置到给定共享I/O线(例如，455-1、455-2、...、455-M)而界定部分462-1、...、462-M。
在一些实施例中，如图4A及4B中所展示，每共享I/O线的感测放大器连同对应列的预定数目可为八个(举例来说)。子阵列的部分462-1、462-2、...、462-M的数目可与经配置以耦合到子阵列的共享I/O线455-1、455-2、...、455-M的数目相同。可根据各种DRAM架构而布置子阵列以将共享I/O线455-1、455-2、...、455-M耦合于子阵列425-0、425-1、...、425-N-1之间。
举例来说，图4A中的子阵列425-0的部分462-1可具有耦合到列422-0的感测放大器406-0。如本文中所描述，列可针对存储器单元的单个列包含单个数字线405-0(感测线)。然而，替代实施例可包含被称为数字线0与数字线0*的一对互补数字线。实施例并不如此受限制。
如图1B中所图解说明以及图4A及4B中更详细地展示，在各种实施例中，感测电路条带(例如，读取/锁存条带)可从子阵列的一端延伸到子阵列的相对端。举例来说，如针对子阵列0(425-0)所展示，读取/锁存条带0(424-0，在折叠式感测线架构中示意性地展示于DRAM列上方及下方)可包含子阵列0(425-0)的部分462-1中的感测放大器0(406-0)及部分462-M中的感测放大器X-1(406-X-1)并从所述感测放大器0延伸到所述感测放大器X-1。
图4A及4B中所图解说明的感测放大器406-0、406-1、...、406-X-1与共享I/O线455-1、455-2、...、455-M组合的配置不限于：在折叠式DRAM架构中，读取/锁存电路450的感测放大器的组合的一半形成于存储器单元的列上方且一半形成于存储器单元422-0、422-1、...、422-X-1的列下方。举例来说，在各种实施例中，可形成针对特定子阵列425的读取/锁存条带424，其中所述读取/锁存条带中的任何数目个感测放大器形成于存储器单元的列上方及下方。因此，在一些实施例(如图1B中所图解说明)中，读取/锁存电路及对应读取/锁存放大器条带的所有感测放大器可形成于存储器单元的列上方或下方。
如结合图4A及4B所描述，每一子阵列可具有列选择电路(未展示)及/或多路复用器(例如，460-1、460-2)，所述列选择电路及/或多路复用器经配置以在若干个子阵列(例如，子阵列425-0及425-N-1)的特定列422以及其互补数字线上实施数据移动操作，涉及将从感测放大器406存取的所存储数据值移动到经耦合共享I/O线455-1、...、455-M(例如，在若干个实施例中，互补共享I/O线)。举例来说，控制器140可引导对子阵列(例如，425-0)的特定行(例如，行419-1)中的存储器单元的数据值进行感测(例如，存取)及移动且可对相同或不同编号列中的不同子阵列(例如，425-N-1)的不同编号行(例如，行419-2)中的存储器单元的数据值进行感测并经由共享I/O线455-1、...、455-M而将所述数据值移动到预定目的地位置(例如，移动到I/O电路144的数据I/O引脚及/或处理器172)。在若干个实施例中，可对来自两个子阵列的不同部分的数据值进行感测并将所述数据值移动(例如，从子阵列425-0的部分462-1及从子阵列425-N-1的部分462-M)到目的地位置。
控制器可进一步经配置以引导经由共享I/O线(例如，共享I/O线455-1)而将来自第一子阵列(例如，子阵列425-0)中的所选择第一行(例如，行419-1)及所选择感测线的数据值以及来自第二子阵列(例如，子阵列425-N-1)中的所选择第二行(例如，行419-2)及所选择感测线的数据值移动到数据I/O引脚及/或处理器以执行数据处理。在各种实施例中，处理器172可作为目的地位置而耦合到主机110(例如，是所述主机的一部分或与所述主机物理上相关联)。在一些实施例中，可使用可选择地耦合到相应行(例如，行419-1及419-2)的多个共享I/O线455-1、...、455-M将来自所述相应行的所有数据值移动到处理器(例如，经由数据I/O引脚)。
举例来说，多路复用器460-1、460-2可引导(例如，经由列选择电路)针对特定行而移动(例如，顺序移动)子阵列(例如，425-0)的部分(例如，462-1)中的八个列(例如，数字/数字*)中的每一者，使得所述部分的读取/锁存条带(例如，424-0)的感测放大器可以特定次序(例如，以对列进行感测的次序)将所有数据值存储(高速缓存)并移动到共享I/O线。针对八个列中的每一者，利用互补数字线(数字/数字*)及互补共享I/O线455，可将16个数据值(例如，位)从子阵列的一个部分定序到共享I/O线，使得一次从感测放大器中的每一者将一个数据值(例如，位)输入到互补共享I/O线中的每一者。
如此，在具有各自具有八个列且各自经配置以耦合到不同共享I/O线(例如，455-1到455-M)的2048个子阵列部分(例如，子阵列425-0、425-1、...、425-N-1中的每一者的子阵列部分462-1、462-1、...、462-M)的情况下，可在大体上相同时间点(例如，并行地)将2048个数据值(例如，位)移动到多个共享I/O线。因此，本发明描述将多个共享I/O线配置成至少一千个位宽(例如，2048个位宽)以增加DRAM实施方案中的数据移动的速度、速率及/或效率(例如，相对于64位宽数据路径)。
举例来说，第一读取/锁存电路450(例如，包含感测放大器406及相关联电路)可经配置以实现从第一子阵列(例如，425-0)的第一行(例如，419-0)存取的数据值的移动，且第二读取/锁存电路450可经配置以实现从第二子阵列(例如，425-N-1)的第二行(例如，419-2)存取的数据值的移动，以对所存取数据值执行读取操作。在一些实施例中，读取操作及/或数据移动操作可使得能够在目的地位置(例如，处理器172)处对第一数据值及第二数据值执行计算操作(例如，数学及/或布林操作)。在一些实施例中，第一读取/锁存电路可经配置以实现数据值到第一子阵列的移动且第二读取/锁存电路可经配置以实现数据值到第二子阵列的移动，以对经移动数据值执行写入操作。
如图4A及4B中所图解说明，在每一子阵列(例如，子阵列425-0)中，一或多个多路复用器460-1、460-2可耦合到所述子阵列的读取/锁存条带424-0的每一部分462-1、462-2、...、462-M的感测放大器。多路复用器460-1、460-2可经配置以对由子阵列的部分(例如，部分462-1)中的所述数目个所选择感测放大器存储(高速缓存)的数据值(例如，位)进行存取、选择、接收、协调、组合及输送来输入到共享I/O线(例如，共享I/O线455-1)。如此，如本文中所描述，共享I/O线可经配置以将存储体中的源位置耦合到目的地位置(例如，数据I/O引脚)以实现经改进数据移动。
如本文中所描述，控制器可经配置以经由共享I/O线(例如，响应于来自控制器140及/或主机110的信号)而将来自源位置中的所选择行及所选择感测线的数据移动到所选择目的地位置(例如，数据I/O引脚)。阵列的控制器可经配置以引导同时(例如，尤其同步)或彼此间在5ns之内通过第一感测放大器而存储在第一子阵列(例如，425-0)的行(例如，419-1)的特定序数位置处感测的第一数据值并通过第二感测放大器而存储在第二子阵列(例如，425-N-1)的行(例如，419-N-1)的不同序数位置处感测的第二数据值。控制器可进一步经配置以引导从第一感测放大器存取所存储第一数据值以耦合到共享I/O线且从第二感测放大器存取所存储第二数据值以耦合到同一共享I/O线。
在若干个实施例中，可激活不同子阵列及不同子阵列中的每一者中的不同行，且可在第一时间周期内通过相应读取/锁存电路而感测及存储(例如，存取)来自经激活行的数据值，此可为同时(例如，尤其同步)的或在5ns时间窗内。在激活所述行且感测及存储数据值之后，可在第二时间周期(例如，10ns)内从相应读取/锁存电路存取数据值并将所述数据值移动到形成为I/O电路144的一部分的数据I/O引脚。在若干个实施例中，可经由本文中所描述的经耦合共享I/O线及/或经由将相应读取/锁存条带中的感测放大器中的每一者耦合到数据I/O引脚的I/O线而执行数据移动。因此，本文中所描述的控制器可经配置以引导在第二时间周期内耦合(例如，经由去往相应读取/锁存条带中的多路复用器及/或感测放大器的信号)到I/O线的各种实施例以移动所存储数据值。
举例来说，在若干个实施例中，第一感测放大器可经配置以在第二感测放大器耦合到共享I/O线后10ns之内耦合到同一共享I/O线，以使得能够经由同一共享I/O线而将所存储第一数据值及所存储第二数据值移动到目的地位置(例如，移动到数据I/O引脚且因此移动到主机110的处理器172)。第一组感测放大器(例如，包含多个感测放大器当中的第一感测放大器的读取/锁存条带424-0)可经配置以与多个共享I/O线(例如，455-1、...、455-M)并行地发送从第一子阵列的特定序数位置处的行感测的数据。第二组感测放大器(例如，包含多个感测放大器当中的第二感测放大器的读取/锁存条带424-N-1)可经配置以与多个共享I/O线并行地发送从第二子阵列的不同序数位置处的行感测的数据。
所发送的数据(例如，位数目)可与多个共享I/O线的至少一千位宽度以及多个感测放大器的子集对应，所述子集可选择地且顺序地耦合到多个共享I/O线。举例来说，16,384个感测放大器的八分之一(其可选择地且顺序地耦合到2048个共享I/O线)与经由多个共享I/O线而从读取/锁存条带424-0及读取/锁存条带424-N-1并行发送的2048个位对应。如本文中所描述，目的地位置可为或可包含处理器172，所述处理器经配置以对第一数据值及第二数据值执行数据处理。
地址信号(例如，来自主机110)可由存储器装置120的存储体121内的控制器140接收且控制器140可响应于所述地址信号而引导耦合到多个子阵列(例如，子阵列425-0、425-1、...、425-N-1)的电路在第一时间周期期间激活多个子阵列中的第一子阵列(例如，425-0)中的特定序数位置处的行(例如，419-1)并在第一时间周期期间激活多个子阵列中的第二子阵列(425-N-1)中的不同序数位置处的行(例如，419-2)。在若干个实施例中，第一时间周期可为在同一时间周期中的行的激活，其可为同时(例如，尤其同步)的或均在5ns时间窗内激活。
第一信号(例如，与由在373处所展示及结合图3所描述的子阵列解码器确定的特定子阵列地址对应)可由耦合到第一子阵列425-0的第一子阵列锁存器(例如，子阵列锁存电路375-0)存储。与不同子阵列地址对应的第二信号可由耦合到第二子阵列425-N-1的第二子阵列锁存器(例如，子阵列锁存电路375-N-1)存储。可响应于第一信号及第二信号的存储而在第一时间周期期间激活特定序数位置处的行及不同序数位置处的行。
如本文中所描述，行地址信号可用于利用与第一子阵列中的特定序数位置对应的行地址及与第二子阵列中的不同序数位置对应的不同行地址来对第一子阵列中的行及第二子阵列中的行进行寻址。可执行利用与第一子阵列及第二子阵列的不同序数位置对应的行地址信号而对第一子阵列中的行及第二子阵列中的行进行寻址，以替代通过使用同时对第二子阵列中的相同序数位置处的行进行寻址的地址信号来对第一子阵列中的特定序数位置处的行进行寻址(如在其它实施方案中所进行)，以便增加子阵列寻址的速度、速率及/或效率。举例来说，第一子阵列及第二子阵列中的特定序数位置处的行的撤销激活后续接着第一子阵列及第二子阵列中的不同序数位置处的行的激活(通过第二地址信号而实现)可扩展通过介于从30ns到60ns的范围内的时间周期，而非本文中所描述的通过针对第一子阵列及第二子阵列使用不同行地址而实现同时激活(例如，多达5ns时间周期)。
在第一时间周期期间的行激活可实现在感测存储于第一子阵列中的特定序数位置处的行中的第一数据值与感测存储于第二子阵列中的不同序数位置处的行中的第二数据值之间的等待时间的减少。等待时间的减少可相对于从激活第一子阵列及第二子阵列中的特定序数位置处的行切换到激活第一子阵列及第二子阵列中的不同序数位置处的行，如在其它实施方案中所进行。
在第二时间周期中(例如，相对于先前在0ns到5ns的第一时间周期中激活所述行，在10ns之内)将共享I/O线耦合到第一子阵列的读取/锁存电路并耦合到第二子阵列的读取/锁存电路可使得能够增加共享I/O线针对存储于第一子阵列中的特定序数位置处的行及第二子阵列中的不同序数位置处的行中的数据值的吞吐量能力(例如，每秒实际上移动的位数目)。可相对于其它实施方案而确定本发明的共享I/O线的经增加吞吐量能力，所述其它实施方案包含：激活第一子阵列及第二子阵列中的特定序数位置处的行且将第一子阵列的读取/锁存电路及第二子阵列的读取/锁存电路耦合到共享I/O线，后续接着激活第一子阵列及第二子阵列中的不同序数位置处的行且将第一子阵列的读取/锁存电路及第二子阵列的读取/锁存电路重新耦合到共享I/O线。
举例来说，可基于不同行地址而同时(或在5ns时间周期内)激活不同子阵列中的不同序数位置处的多个行，且可在10ns时间周期内(例如，在一些实施例中，彼此间在4ns之内)经由特定共享I/O线而移动来自两个不同行的数据值(例如，将所述数据值耦合到所述特定共享I/O线及/或发送所述数据值)。此可相对于其它实施方案而增加经耦合共享I/O线的吞吐量能力，在所述其它实施方案中，仅执行第一子阵列及第二子阵列中的特定序数位置处的行的撤销激活后续接着第一子阵列及第二子阵列中的不同序数位置处的行的激活可花费介于从30ns到60ns的范围内的时间周期。介于从30ns到60ns的范围内的时间周期甚至不包含感测数据值、存取数据值及/或耦合到适当共享I/O线所花费的时间。
在存储器装置120的物理存储体121中，可将第一数据值存储于第一子阵列中的特定序数位置处的行中且可将第二数据值存储于第二子阵列中的不同序数位置处的行中。本文中所描述的地址信号可包含利用特定子阵列地址对第一子阵列进行寻址并利用不同子阵列地址对第二子阵列进行寻址，以便相对于其它实施方案而形成虚拟存储体，所述其它实施方案包含激活第一子阵列及第二子阵列中的特定序数位置处的行，后续接着激活第一子阵列及第二子阵列中的不同序数位置处的行。举例来说，第一读取/锁存电路可选择地耦合到由特定行地址指示的第一行以便存取所述第一行的数据值，且第二读取/锁存电路可选择地耦合到由不同行地址指示的第二行以便存取所述第二行的数据值，从而形成虚拟存储体且使得能够对第一行及第二行的所存取数据值执行读取操作。在一些实施例中，如本文中所描述，激活存储体的不同子阵列中的不同行可使得能够对第一行及第二行的存储器单元执行写入操作。
在若干个实施例中，读取/锁存电路(例如，图4A及4B中的450-0、450-1、...、450-X-1)可选择地及/或个别地耦合到多个子阵列(例如，425-0、425-1、...、425-N-1)中的每一者及/或耦合到共享I/O线(例如，455-1、455-2、...、455-M中的至少一者)。举例来说，子阵列425-0中的部分462-1的读取/锁存条带424-0中的八个感测放大器(例如，406-0、406-1、...、406-7)中的一个感测放大器以及子阵列425-N-1中的部分462-1的读取/锁存条带424-N-1中的八个感测放大器中的一个感测放大器可选择地耦合到共享I/O线455-1。在一些实施例中，共享I/O线可选择地耦合到读取/锁存电路中的至少三个读取/锁存电路，所述至少三个读取/锁存电路个别地耦合到多个子阵列中的至少三个子阵列。举例来说，读取/锁存电路中的至少三个读取/锁存电路可基本上同时(例如，在先前读取/锁存电路耦合后的10ns时间周期内)被耦合以经由共享I/O线而移动数据值。
多个子阵列(例如，子阵列425-0、...、425-N-1)中的每一者中的读取/锁存条带(例如，所有读取/锁存条带424-0、...、424-N-1中的感测放大器406)可经配置以耦合到多个共享I/O线(例如，455-1、...、455-M)。在一些实施例中，可使用第一读取/锁存条带(例如，读取/锁存条带424-0)在第一子阵列中一次将多个(例如，两个、四个、八个、十六个等，包含奇数)列422中的仅一个列耦合到多个共享I/O线中的一者，且可使用第二读取/锁存条带(例如，读取/锁存条带424-N-1)在第二子阵列中一次将多个(例如，两个、四个、八个、十六个等，包含奇数)列422中的仅一个列耦合到多个共享I/O线中的一者。
在各种实施例中，控制器140可选择(例如，打开及/或激活)第一读取/锁存条带的存储器单元的第一行以感测(例如，存取)存储于所述第一行中的数据，且将多个共享I/O线耦合(例如，打开)到第一读取/锁存条带，并将第二读取/锁存条带耦合(例如，打开)到多个共享I/O线(例如，经由列选择电路及/或多路复用器460-1、460-2)。如此，可经由多个共享I/O线而将数据值从第一读取/锁存条带并行地移动到目的地位置并从第二读取/锁存条带并行地移动到目的地位置。在若干个实施例中，第一读取/锁存条带及第二读取/锁存条带可存储(例如，高速缓存)所感测数据值。
共享I/O线可(例如，在DRAM实施方案中)用作数据路径以移动来自存储器单元阵列中的各种位置(例如，子阵列)的数据。共享I/O线可在所有读取/锁存条带之间进行共享。在各种实施例中，一个读取/锁存条带、两个读取/锁存条带或多于两个读取/锁存条带的感测放大器可在任何给定时间耦合到共享I/O线。可将耦合到第一读取/锁存条带的行打开且可感测所述行中的存储器单元的数据值。在感测之后，可将第一读取/锁存条带(例如，其感测放大器)打开到共享I/O线，连同将第二读取/锁存条带(例如，其感测放大器)打开到同一共享I/O线。
举例来说，第一读取/锁存条带424-0可包含经配置以存储在第一子阵列425-0的第一行419-1中感测的第一数据值并经由经耦合共享I/O线455-1而移动所述第一数据值的若干个感测放大器406，且第二读取/锁存条带424-N-1可包含经配置以存储在第二子阵列425-N-1的第二行419-2中感测的第二数据值并经由经耦合共享I/O线455-1而移动所述第二数据值的若干个感测放大器。第一读取/锁存条带中的所述数目个感测放大器可经配置以在第二读取/锁存条带中的所述数目个感测放大器耦合到共享I/O线后10ns之内耦合到所述共享I/O线，以使得能够将第一数据值及第二数据值移动到目的地位置。
替代地或另外，第一缓冲器(例如，如在子阵列425-0的子阵列部分462-1中的461-1及461-2处所展示)可耦合到第一感测放大器(例如，经由多路复用器460-1、460-2而耦合到子阵列425-0的子阵列部分462-1中的感测放大器406-0、...、406-7中的至少一者)。第一缓冲器461-1、461-2可进一步耦合到共享I/O线(例如，共享I/O线455-1)。第一缓冲器461-1、461-2可经配置以存储从第一感测放大器存取的第一数据值，来经由共享I/O线455-1而进行移动。第二缓冲器(例如，如在子阵列425-N-1的子阵列部分462-1中的461-1及461-2处所展示)可耦合到第二感测放大器(例如，经由多路复用器460-1、460-2而耦合到子阵列425-N-1的子阵列部分462-1中的感测放大器406-0、...、406-7中的至少一者)且可进一步耦合到同一共享I/O线(例如，共享I/O线455-1)。第二缓冲器461-1、461-2可经配置以存储从第二感测放大器存取的第二数据值，来经由共享I/O线455-1而进行移动。由第一缓冲器存储的第一数据值可实现第一缓冲器到共享I/O线的连续耦合且由第二缓冲器存储的第二数据值也可实现第二缓冲器到共享I/O线的连续耦合。
举例来说，第一数据值及第二数据值可被连续地存储(例如，通过耦合到相应感测放大器的多路复用器460-1、460-2的多个循环)，且第一缓冲器及第二缓冲器还可耦合到共享I/O线以使得能够在适当时间(例如，由控制器140及/或主机110确定)经由共享I/O线而可选择地移动所述数据值。在各种实施例中，第一缓冲器及第二缓冲器(例如，子阵列425-0、...、425-N-1的子阵列部分462-1、...、462-M中)各自可经配置以存储多个数据值(例如，从感测放大器406-0、...、406-7存取的数据值)，在适当时间经由共享I/O线而可选择地移动所述多个数据值。
图5是根据本发明的用于子阵列寻址的方法581的实施例的流程图。除非明确陈述，否则本文中所描述的方法元素并不约束于特定次序或序列。另外，可在相同或大体上相同时间点执行本文中所描述的若干个方法实施例或其元素。
在框582处，方法581可包含通过存储器装置的存储体内的子阵列解码器而接收地址信号。在若干个实施例中，框582的操作可由子阵列地址锁存电路374(例如，如结合图3所描述)执行，所述子阵列地址锁存电路可锁存所接收子阵列地址(例如，从结合图1A所描述的主机110及/或控制器140发送的地址信号)。可经由子阵列解码器173或373(例如，如结合图1及3所描述)而对经锁存子阵列地址进行解码。
在框583处，方法581可包含，响应于地址信号而引导耦合到多个子阵列的电路激活若干个行。被引导激活所述行的所述电路可包含耦合到特定子阵列125、325或425(例如，如结合图1B、3及4所描述)的行解码器179或379(例如，如结合图1及3所描述)。行解码器379可经配置以(举例来说)响应于接收到来自子阵列解码器373的第一地址信号及接收到从行地址锁存电路378(例如，如结合图3所描述)发送的第二地址信号而激活特定序数位置处的行。可将第一地址信号从(举例来说)子阵列解码器373发送到行解码器379(例如，经由结合图3所描述的子阵列锁存电路375)。可将第二地址信号从(举例来说)行地址锁存电路378发送到行解码器379(例如，经由结合图3所描述的行锁存电路377)。举例来说，行解码器379-0可耦合到第一子阵列325-0且所述方法可包含：接收从子阵列解码器373发送的对应于第一子阵列325-0的第一地址信号，及接收从行地址锁存电路378发送的对应于第一子阵列325-0中的特定行的第二地址信号。
如在框584处所展示，可引导所述电路在第一时间周期期间激活多个子阵列中的第一子阵列中的特定序数位置处的行(例如，如结合图1、3及4所描述)。举例来说，可引导所述电路(例如，行解码器379-0)激活子阵列425-0中的行419-1(例如，如结合图4A及4B所描述)。另外，如在框585处所展示，可引导所述电路(例如，行解码器379-N-1)在第一时间周期期间激活多个子阵列中的第二子阵列中的不同序数位置处的行。举例来说，可引导所述电路(例如，行解码器379-N-1)在第一时间周期期间激活子阵列425-N-1中的行419-2。
如本文中所使用，序数定位用于在相应元件群组内的元件的相对位置之间进行区分。举例来说，多个子阵列可各自包含一系列1024个行(例如，行0到行1023)。在此实例中，来自特定子阵列的行0(例如，特定子阵列的第一行)具有与其它子阵列的行1到行1023中的任一者(例如，最后行)不同的序数位置。然而，除非上下文另外明确规定，否则本文中所使用的例如“第一”及“第二”等序数词并非打算指示元件的特定序数位置。举例来说，考虑具有特定子阵列内的行0的序数位置的行及具有不同子阵列中的行4的序数位置的不同行。在此实例中，行0可被称为“第一”行且行4可被称为“第二”行，尽管其不具有行2的序数位置。替代地，行4可被称为“第一”行且行0可被称为“第二”行。
在本发明的以上详细描述中，参考形成本发明的一部分的附图，且在附图中以图解说明的方式展示可如何实践本发明的一或多个实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不背离本发明的范围的情况下做出过程、电及结构改变。
如本文中所使用，例如“X”、“Y”、“N”、“M”等标志符(特定来说关于图式中的参考编号)指示可包含如此标记的若干个特定特征。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，而非打算为限制性的。如本文中所使用，除非上下文另外明确规定，否则单数形式“一(a、an)”及“所述(the)”包含单数及复数指示物，“若干个”、“至少一个”及“一或多个”也如此(例如，若干个存储器阵列可指代一或多个存储器阵列)，而“多个”打算指代多于一个此类事物。此外，贯穿本申请案，词语“可(can)”及“可(may)”在许可意义上(即，具有可能性、能够…)而非在强制意义上(即，必须)使用。术语“包含(include)”及其派生词意指“包含，但不限于”。术语“耦合(coupled)”及“耦合(coupling)”意指物理上直接或间接连接以用于视上下文情况而存取及/或移动(传输)指令(例如，控制信号、地址信号等)及数据。术语“数据”及“数据值”在本文中可互换地使用且可视上下文情况而具有相同含义(例如，一或多个数据单元或“位”)。
如本文中所描述，“I/O线”可为由存储器单元的多个子阵列、行及/或特定列(举例来说)经由耦合到子阵列中的每一者的读取/锁存电路(例如，在读取/锁存条带中)的一组感测放大器而可选择地共享(例如，耦合到所述多个子阵列、行及/或特定列)的线(例如，总线)。举例来说，若干个列的可选择子集(例如，总数目个列中的八个列子集)中的每一者的感测放大器可选择地耦合到多个I/O线(例如，共享I/O线，如本文中所描述)中的每一者以使存储(例如，高速缓存)于读取/锁存条带的感测放大器中的数据值移动到多个I/O线中的每一者。由于单数形式“一(a、an)”及“所述”可包含本文中的单数及复数指示物两者，因此除非上下文另外明确规定，否则“共享I/O线”(举例来说)可用于指代“多个共享I/O线”。此外，“共享I/O线”是“多个共享I/O线”的缩写。
尽管已在本文中图解说明及描述包含读取/锁存电路、感测放大器、读取/锁存条带、I/O线、共享I/O线、子阵列解码器、行解码器及/或多路复用器以及本文中所展示及描述的用于子阵列寻址的其它电路的各种组合及配置的实例性实施例，但本发明的实施例并不限于本文中所明确陈述的那些组合。读取/锁存电路、感测放大器、读取/锁存条带、I/O线、共享I/O线、子阵列解码器、行解码器及/或多路复用器以及本文中所揭示的用于子阵列寻址的其它电路的其它组合及配置明显包含于本发明的范围内。
虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，可以经计算以实现相同结果的布置来取代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的修改或变化形式。应理解，已以说明性方式而非限制性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及过程的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的全部范围来确定。
在前述实施方式中，出于简化本发明的目的，将一些特征一起分组于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (20)

1.一种设备，其包括：
多个子阵列，其在存储器装置的存储体内；及
电路，其耦合到所述多个子阵列且经配置以：
在一时间周期期间激活所述多个子阵列中的第一子阵列中的特定序数位置处的行；及
在所述时间周期期间激活所述多个子阵列中的第二子阵列中的不同序数位置处的行。
2.根据权利要求1所述的设备，其中所述电路包括：
子阵列解码器，其输出针对每一子阵列被独立地锁存于子阵列锁存电路中，所述经锁存输出指示所述对应子阵列的激活状态；以及
行解码电路，其包括：
每子阵列的行锁存电路，其用以在每子阵列基础上独立地锁存所接收行地址；及
每子阵列的行解码器，其各自经配置以接收：
对应于所述子阵列的所述子阵列锁存电路的输出；及
对应于所述子阵列的所述行锁存电路的输出。
3.根据权利要求2所述的设备，其中所述电路进一步包括：
第一子阵列锁存电路及第一行锁存电路，其可选择地耦合到所述第一子阵列；及
第二子阵列锁存电路及第二行锁存电路，其可选择地耦合到所述第二子阵列；
其中所述第一锁存电路及所述第二锁存电路经配置以在所述时间周期期间实现独立子阵列存取及所述行激活。
4.根据权利要求1所述的设备，其中所述电路包括：
第一行解码器，其耦合到所述第一子阵列；
第二行解码器，其耦合到所述第二子阵列；及
子阵列解码器，其经由第一锁存器而耦合到所述第一行解码器且经由第二锁存器而耦合到所述第二行解码器。
5.根据权利要求4所述的设备，其进一步包括：
行地址电路，其：
经由第三锁存器而耦合到所述第一行解码器；且
经由第四锁存器而耦合到所述第二行解码器。
6.根据权利要求1至5中任一权利要求所述的设备，其进一步包括：
耦合到所述第一子阵列的第一感测电路及耦合到所述第二子阵列的第二感测电路，所述第一感测电路及所述第二感测电路各自包含耦合到相应感测线的感测放大器；
其中所述第一感测电路及所述第二感测电路与经配置以在所述时间周期期间实现所述行激活的所述电路物理上分离。
7.根据权利要求1至5中任一权利要求所述的设备，其中，基于不同子阵列地址，所述特定序数位置处的所述行及所述不同序数位置处的所述行经配置以在所述时间周期期间被激活。
8.根据权利要求1至5中任一权利要求所述的设备，其中，基于引导所述特定序数位置处的所述行及所述不同序数位置处的所述行的激活的不同子阵列地址，耦合到所述第一子阵列的感测电路经配置以感测所述特定序数位置处的所述经激活行且耦合到所述第二子阵列的感测电路经配置以感测所述不同序数位置处的所述经激活行。
9.一种系统，其包括：
存储器装置，其包括存储体中的存储器单元的多个子阵列；
主机，其经配置以将子阵列寻址命令提供到所述存储器装置；
控制总线，其介于所述主机与所述存储器装置之间，通过所述控制总线而将所述子阵列寻址命令的信号从所述主机移动到所述存储器装置以实现如下同时存储：
通过第一感测放大器而存储在所述存储器装置的第一子阵列的行的特定序数位置处感测的第一数据值；及
通过第二感测放大器而存储在所述存储器装置的第二子阵列的行的不同序数位置处感测的第二数据值。
10.根据权利要求9所述的系统，其中：
所述存储器装置经配置以经由所述控制总线而从所述主机接收所述子阵列寻址命令；且
所述子阵列寻址命令包括：
对应于所述第一子阵列的第一子阵列地址信号及对应于所述第二子阵列的第二子阵列地址信号；及
对应于所述第一子阵列的所述行的所述特定序数位置的第一行地址信号及对应于所述第二子阵列的所述行的所述不同序数位置的第二行地址信号。
11.根据权利要求9所述的系统，其进一步包括：
子阵列解码器，其经配置以对包含于从所述主机接收的所述子阵列寻址命令中的不同子阵列地址信号进行解码，以用于选择不同子阵列；
子阵列地址锁存电路，其使得能够基于所述不同子阵列地址信号而选择不同子阵列；
从所述子阵列解码器发送的第一子阵列地址信号，其由耦合到所述第一子阵列的第一子阵列锁存电路存储，以用于选择所述第一子阵列；及
从所述子阵列解码器发送的第二子阵列地址信号，其由耦合到所述第二子阵列的第二子阵列锁存电路存储，以用于选择所述第二子阵列。
12.根据权利要求9至11中任一权利要求所述的系统，其进一步包括：
行地址锁存电路，其经配置以存储包含于从所述主机接收的所述子阵列寻址命令中的不同行地址信号，以用于选择所述不同子阵列中的不同行；
行解码器电路，其经配置以对所述不同行地址信号进行解码以使得能够基于所述不同行地址信号而选择所述不同子阵列中的所述不同行；
第一行锁存电路，其耦合到所述第一子阵列，以存储从所述行地址锁存电路发送的第一信号来激活所述第一子阵列的所述特定序数位置处的所述行；
第一行解码器，其耦合到所述第一子阵列且经配置以对从所述第一子阵列锁存电路发送的所述第一信号进行解码以用于选择所述第一子阵列并对从所述第一行锁存电路发送的第一信号进行解码以用于选择所述第一子阵列的所述特定序数位置处的所述行；
第二行锁存电路，其耦合到所述第二子阵列，以存储从所述行地址锁存电路发送的第二信号来激活所述第二子阵列的所述不同序数位置处的所述行；及
第二行解码器，其耦合到所述第二子阵列且经配置以对从所述第二子阵列锁存电路发送的所述第二信号进行解码以用于选择所述第二子阵列并对从所述第二行锁存电路发送的所述第二信号进行解码以用于选择所述第二子阵列的所述不同序数位置处的所述行。
13.根据权利要求9至11中任一权利要求所述的系统，其进一步包括：
所述存储器装置的控制器，其经配置以：
经由所述控制总线而从所述主机接收所述子阵列寻址命令；及
引导如下所述同时存储：通过所述第一感测放大器而存储来自所述第一子阵列的所述行的所述第一数据值及通过所述第二感测放大器而存储来自所述第二子阵列的所述行的所述第二数据值。
14.根据权利要求9至11中任一权利要求所述的系统，其进一步包括：
所述存储器装置的控制器；
输入/输出I/O电路，其经配置以使得能够输入数据以由所述存储器装置存储且输出在所述存储器装置中存取的数据；及
数据总线，其介于所述主机与所述存储器装置之间，经配置以从所述主机移动数据来进行所述存储并将所述所存取数据移动到所述主机；
其中所述控制总线耦合到所述控制器且所述数据总线耦合到所述I/O电路。
15.根据权利要求9至11中任一权利要求所述的系统，其进一步包括：
数据总线，其介于所述主机与所述存储器装置之间，经配置以将在所述存储器装置中存取的数据移动到所述主机；及
处理器，其耦合到所述主机；
其中，响应于所述子阵列寻址命令经由所述控制总线而移动到所述存储器装置，所述数据总线移动从所述第一子阵列的所述行存取的所述第一数据值及从所述第二子阵列的所述行存取的所述第二数据值，以使得能够由所述处理器对所述第一数据值及所述第二数据值执行数据处理。
16.一种用于操作存储器装置的方法，其包括：
通过所述存储器装置的存储体内的子阵列解码器而接收地址信号；及
响应于所述地址信号而引导耦合到多个子阵列的电路：
在第一时间周期期间激活所述多个子阵列中的第一子阵列中的特定序数位置处的行；及
在所述第一时间周期期间激活所述多个子阵列中的第二子阵列中的不同序数位置处的行。
17.根据权利要求16所述的方法，其进一步包括经由所述地址信号而利用与所述第一子阵列中的所述特定序数位置对应的行地址及与所述第二子阵列中的所述不同序数位置对应的不同行地址来对所述第一子阵列中的所述行及所述第二子阵列中的所述行进行寻址。
18.根据权利要求16所述的方法，其进一步包括：
在所述第一时间周期期间，激活所述第一子阵列中的所述特定序数位置处的所述行及激活所述第二子阵列中的所述不同序数位置处的所述行且借此；
相对于以下操作而减少在感测存储于所述第一子阵列中的所述特定序数位置处的所述行中的第一数据值与感测存储于所述第二子阵列中的所述不同序数位置处的所述行中的第二数据值之间的等待时间；
从激活所述第一子阵列及所述第二子阵列中的所述特定序数位置处的所述行切换到激活所述第一子阵列及所述第二子阵列中的所述不同序数位置处的所述行。
19.根据权利要求16至18中任一权利要求所述的方法，其进一步包括：
在第二时间周期中，经由来自控制器的信号而引导将共享I/O线耦合到所述第一子阵列的感测电路并耦合到所述第二子阵列的感测电路且借此；
经由相对于以下操作而增加所述共享I/O线针对存储于所述第一子阵列中的所述特定序数位置处的所述行及所述第二子阵列中的所述不同序数位置处的所述行中的数据值的吞吐量能力；
激活所述第一子阵列及所述第二子阵列中的所述特定序数位置处的所述行且将所述第一子阵列的所述感测电路及所述第二子阵列的所述感测电路耦合到所述共享I/O线，后续接着；
激活所述第一子阵列及所述第二子阵列中的所述不同序数位置处的所述行且将所述第一子阵列的所述感测电路及所述第二子阵列的所述感测电路重新耦合到所述共享I/O线。
20.根据权利要求16至18中任一权利要求所述的方法，其进一步包括：
在所述存储器装置的物理存储体中，移动存储于所述第一子阵列中的所述特定序数位置处的所述行中的第一数据值并移动存储于所述第二子阵列中的所述不同序数位置处的所述行中的第二数据值；
其中所述地址信号包括利用特定子阵列地址来对所述第一子阵列进行寻址并利用不同子阵列地址来对所述第二子阵列进行寻址，以便形成虚拟存储体。
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