KR102331646B1 - 서브어레이 주소 지정을 위한 장치 및 방법 - Google Patents

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글렌 이. 허쉬
리차드 씨. 머피
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마이크론 테크놀로지, 인크.
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Abstract

전자 메모리 및/또는 저장을 위한 서브어레이 주소 지정에 관련되는 시스템, 장치 및 방법이 설명된다. 상이한 서브어레이 내의 상이한 행에 대한 동시적 액세스는, 서브어레이의 각각이 "가상 뱅크"로서 역할을 할 수도 있도록, 독립적인 서브어레이 주소 지정을 통해 가능하게 될 수도 있다. 그와 같이 상이한 행에 액세스하는 것은, 각각의 행으로부터 액세스되는 데이터 값이 목적지 위치로 전송되는 것의 개선된 스루풋을 제공할 수도 있다. 예를 들면, 하나의 그러한 장치는 메모리 디바이스의 뱅크 내에 복수의 서브어레이를 포함한다. 뱅크 내의 회로부는 복수의 서브어레이에 커플링된다. 회로부는, 시간 기간 동안 제 1 서브어레이에서 특정한 서수적 위치에 있는 행을 활성화하도록 그리고 동일한 시간 기간 동안 복수의 서브어레이 중 제2 서브어레이에서 상이한 서수적 위치에 있는 행을 활성화하도록 구성될 수도 있다.

Description

서브어레이 주소 지정을 위한 장치 및 방법
본 개시내용은 일반적으로 반도체 메모리 및 방법에 관한 것으로, 더욱 상세하게는, 서브어레이 주소 지정(subarray addressing)을 위한 장치 및 방법에 관한 것이다.
메모리 디바이스는 컴퓨터 또는 다른 전자 시스템에서 내부 반도체 집적 회로로서 통상적으로 제공된다. 휘발성 및 불휘발성 메모리를 포함하는 많은 상이한 타입의 메모리가 있다. 휘발성 메모리는 자신의 데이터(예를 들면, 호스트 데이터, 에러 데이터 등)를 유지하기 위해 전력을 필요로 할 수 있으며, 다른 것들 중에서도, 랜덤 액세스 메모리(random access memory: RAM), 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM), 정적 랜덤 액세스 메모리(static random access memory: SRAM), 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random access memory: SDRAM) 및 사이리스터 랜덤 액세스 메모리(thyristor random access memory: TRAM)를 포함한다. 불휘발성 메모리는 전력을 공급받지 않을 때 저장된 데이터를 유지하는 것에 의해 영구적인 데이터를 제공할 수 있으며, 다른 것들 중에서도, NAND 플래시 메모리, NOR 플래시 메모리, 및 저항 가변 메모리 예컨대 상변화 랜덤 액세스 메모리(phase change random access memory: PCRAM), 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM), 및 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory: MRAM), 예컨대 스핀 토크 전달 랜덤 액세스 메모리(spin torque transfer random access memory: STT RAM)를 포함할 수 있다.
전자 시스템은, 명령어를 검색(retrieve) 및 실행하고 실행된 명령어의 결과를 적절한 위치에 저장할 수도 있는 다수의 프로세싱 리소스(예를 들면, 하나 이상의 프로세서)를 종종 포함한다. 프로세서는, 예를 들면, 데이터(예를 들면, 하나 이상의 피연산자)에 대해 AND, OR, NOT, NAND, NOR 및 XOR 및 반전(invert)(예를 들면, 반전(inversion)) 논리적 연산과 같은 논리적 연산을 수행하는 것에 의해 명령어를 실행하기 위해 사용될 수 있는 다수의 기능 유닛 예컨대 산술 로직 유닛(arithmetic logic unit: ALU) 회로부(circuitry), 부동 소수점 유닛(floating point unit: FPU) 회로부, 및 조합 로직 블록을 포함할 수 있다. 예를 들면, 기능 유닛 회로부는 다수의 연산을 통해 피연산자에 대해 덧셈, 뺄셈, 곱셈 및 나눗셈과 같은 산술 연산을 수행하기 위해 사용될 수도 있다.
많은 경우에, 프로세싱 리소스는 메모리 어레이 외부에 있을 수도 있고, 데이터는 명령어의 세트를 실행하기 위해 프로세싱 리소스와 메모리 어레이 사이의 버스를 통해 액세스된다. 그러나, 데이터에 액세스하는 것 및/또는 메모리 디바이스의 뱅크(bank) 내에서의 또는 뱅크로부터 메모리 디바이스 외부의 프로세서로의 그러한 데이터의 이동은 데이터 프로세싱을 위해 사용되는 시간에 영향을 줄 수도 있다.
도 1a는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스를 포함하는 컴퓨팅 시스템의 형태의 장치의 블록도이다.
도 1b는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 일부의 뱅크 섹션(bank section)의 블록도이다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 일부의 개략도이다.
도 3은 본 개시내용의 다수의 실시형태에 따른 서브어레이 주소 지정을 위한 회로부를 예시하는 개략도이다.
도 4a 및 도 4b는 본 개시내용의 다수의 실시형태에 따른 데이터 이동을 위한 회로부를 예시하는 개략도이다.
도 5는 본 개시내용의 다수의 실시형태에 따른 서브어레이 주소 지정을 위한 플로우차트이다.
본 개시내용은 서브어레이 주소 지정과 관련되는 시스템, 장치 및 방법을 포함한다. 다수의 실시형태에서, 장치는 메모리 디바이스의 뱅크 내에 복수의 서브어레이를 포함한다. 장치는 복수의 서브어레이에 커플링되며 시간 기간 동안 복수의 서브어레이 중 제1 서브어레이에서 특정한 서수적 위치(ordinal position)에 있는 행 및 그 시간 기간 동안 복수의 서브어레이 중 제2 서브어레이에서 상이한 서수적 위치에 있는 행을 활성화하도록 구성되는 뱅크 내의 회로부를 더 포함한다.
(예를 들면, DDR3, DDR4 등과 같은 프로토콜을 활용하는 DRAM 구성을 위한) 어드레스 회로부의 구현은 메모리 셀의 서브어레이의 뱅크 내에서 (예를 들면, 기록/판독 사이클마다) 한 번에 단지 하나의 특정한 행만 활성화하도록 구성될 수도 있다. 이것은, 상이한 서브어레이의 상이한 행(예를 들면, 상이한 서수적 위치에 있는 행)을 동시에 활성화/액세스할 수 없는 것과 같은 다양한 결점으로 나타날 수도 있다.
예를 들면, 그러한 어드레스 회로부 및/또는 프로토콜을 활용하는 주소 지정(addressing)의 구현은, 뱅크의 제2 서브어레이에서 동일한 서수적 위치에 있는 행을 동시적으로 주소 지정하는 제1 어드레스 신호를 사용함으로써 뱅크의 제1 서브어레이에서 특정한 서수적 위치에 있는 행을 주소 지정하는 것에 의해 수행될 수도 있다. 제2 어드레스 신호는, 제1 서브어레이 및 제2 서브어레이에서 특정한 서수적 위치에 있는 행의 활성화로부터, 제1 서브어레이 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행의 활성화로 전환하기 위해 사용될 수도 있다. 뱅크의 제1 서브어레이 및 제2 서브어레이에서 특정한 서수적 위치에 있는 행의 비활성화 다음의 제2 어드레스 신호에 의해 인에이블되는 제1 서브어레이 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행의 활성화는, 예를 들면, 제1 서브어레이에서 특정한 서수적 위치에 있는 행 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행으로부터 데이터 값만이 (예를 들면, 데이터 프로세싱을 위해) 액세스되도록 의도될 때 불필요하게 느리고 및/또는 비효율적일 수도 있다.
대조적으로, 본 개시내용의 다수의 실시형태는 시간 기간 동안 제1 서브어레이에서 특정한 서수적 위치에 있는 행 및 동일한 시간 기간 동안 (예를 들면, 동일한 뱅크 내의) 제2 서브어레이에서 상이한 서수적 위치에 있는 행을 활성화하는 것을 설명한다. 예를 들면, 제1 서브어레이에서 특정한 서수적 위치에 있는 행은, 본 명세서에서 설명되는 바와 같이, 제2 서브어레이에서 특정한 서수적 위치에 있는 행의 활성화 없이 시간 기간 동안 활성화될 수도 있고, 제2 서브어레이에서 상이한 서수적 위치에 있는 행은 제1 서브어레이에서 상이한 서수적 위치에 있는 행의 활성화 없이 동일한 시간 기간 동안 활성화될 수도 있다. 동일한 시간 기간 동안 제1 서브어레이에서 특정한 서수적 위치에 있는 행 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행의 활성화는, 상기에서 제시되는 것과 일치하는 구현예에 비해, 제1 서브어레이에서 특정한 서수적 위치에 있는 행에 저장되는 제1 데이터 값을 감지하는 감지 회로부(예를 들면, 판독/래치 회로부)와 제2 서브어레이에서 상이한 서수적 위치에 있는 행에 저장되는 제2 데이터 값을 감지하는 판독/래치 회로부 사이의 감소된 레이턴시를 가능하게 할 수도 있다. 특정한 서수적 위치에 있는 활성화된 행에 의해 저장되는 데이터 값을 이동시키기 위해, I/O 라인을 제1 서브어레이의 판독/래치 회로부에 커플링하는 것, 및 상이한 서수적 위치에 있는 활성화된 행에 의해 저장되는 데이터 값을 이동시키기 위해, I/O 라인을 제2 서브어레이의 판독/래치 회로부에 커플링하는 것은, 동일한 시간 기간에 수행될 수도 있다.
본 개시내용의 다수의 실시형태는, 예를 들면, 특정한 시간 기간 내에(예를 들면, 동시에) 뱅크의 상이한 서브어레이 내의 상이한 행에 대한 액세스를 가능하게 하는 독립적인 서브어레이 주소 지정에 의해 다양한 이점을 제공할 수도 있다. 그와 같이 상이한 서브어레이 및 행에 독립적으로 액세스하는 것은, 서브어레이의 각각이, 다른 프로토콜 구현예(예를 들면, 상이한 서브어레이 내의 상이한 행에 동시에 액세스하는 능력을 제공하지 않는 다양한 DDR 프로토콜)에 비해, "가상 뱅크"로서 기능하는 것을 허용할 수도 있다.
그러한 이점은, 메모리 디바이스의 뱅크의 상이한 서브어레이 내의 상이한 행에 액세스(예를 들면, 판독, 기록 등)하는 것과 관련되는 개선된 스루풋(예를 들면, 증가된 속도, 레이트, 및/또는 효율성)을 포함할 수도 있다. 예를 들면, 본 개시내용의 실시형태는 서브어레이로부터 데이터 입력/출력(input/output: I/O)으로 데이터를 이동시키는 것과 관련되는 감소된 레이턴시를 제공할 수도 있는데, 이것은 (예를 들면, 프로세싱 리소스에 증가된 스루풋을 제공하는 것에 의해) 시스템 프로세싱 속도를 증가시킬 수도 있다.
본 명세서에서의 도면은, 참조 번호의 제1 자리 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 자리 숫자가 도면에서 엘리먼트 또는 컴포넌트를 식별하는 번호 지정 규칙(numbering convention)을 따른다. 상이한 도면 사이의 유사한 엘리먼트 또는 컴포넌트는, 유사한 숫자의 사용에 의해 식별될 수도 있다. 예를 들면, 130은 도 1a에서 엘리먼트 "30"을 참조할 수도 있고, 유사한 엘리먼트는 도 2에서 230으로 참조될 수도 있다.
도 1a는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스(120)를 포함하는 컴퓨팅 시스템(100)의 형태의 장치의 블록도이다. 시스템(100)은, 다른 시스템 중에서도, 랩탑 컴퓨터, 태블릿 컴퓨터, 개인용 컴퓨터, 디지털 카메라, 디지털 레코딩 및 재생 디바이스, 이동 전화, 개인 휴대형 정보 단말(personal digital assistant: PDA), 메모리 카드 리더, 인터페이스 허브, 센서, 사물 인터넷(Internet-of-Things: IoT) 대응 디바이스일 수도 있다. 본 명세서에서 사용될 때, 본 명세서에서 도시되고 설명되는 서브어레이 주소 지정을 위한 다른 회로부 중에서도, 감지 증폭기(예를 들면, 도 2와 관련하여 그리고 도 4a 및 도 4b의 대응하는 참조 번호로 도시되고 설명되는 바와 같은 감지 증폭기(206))를 비롯한, 메모리 디바이스(120), 컨트롤러(140), 서브어레이 디코더(173), 행 디코더(179), 메모리 어레이(130), 판독/래치 회로부(150) 각각은 또한 "장치"로 개별적으로 간주될 수도 있을 것이다. 메모리 디바이스(120), 컨트롤러(140), 메모리 어레이(130) 등은 (예를 들면, 125-0, 125-1, ...125-N-1로 도시되고 도 1b와 관련하여 설명되는 바와 같은) 메모리 셀의 복수의 서브어레이를 포함하는 시스템(100)의 뱅크(121)를 형성할 수도 있다.
하기에서 더 상세히 설명되는 바와 같이, 실시형태는 데이터를 유지(예를 들면, 저장)하기 위해 컴퓨팅 시스템(100)이 뱅크의 다수의 위치(예를 들면, 서브어레이)를 할당하는 것을 허용할 수도 있다. 복수의 서브어레이를 포함하는 뱅크의 실시형태가, 각각, (121) 및 (321)로 도시되고 도 1b 및 도 4와 관련하여 각각 설명되지만, 다른 구성도 본 개시내용의 범위 내에 있다. (예를 들면, (110)으로 도시되는 바와 같은) 호스트 및/또는 (예를 들면, (140)으로 도시되는 바와 같은) 컨트롤러는 명령어(예를 들면, 프로그램을 실행하는 것과 관련되는 커맨드) 및 데이터의 전체 블록에 대한 어드레스 결정을 수행할 수도 있고 뱅크 내의 할당된 위치(예를 들면, 서브어레이 및 서브어레이의 일부) 안으로의 그리고/또는 외부 목적지로의 데이터 및 커맨드의 할당 및 저장을 지시(예를 들면, 제어)할 수도 있다.
다수의 실시형태에서, 데이터를 판독 및/또는 기록하는 것 및 관련된 커맨드는 기존 프로토콜(예를 들면, DDR3, DDR4 등)에 기초하여 DRAM 디바이스에서 데이터 경로 및 타이밍을 활용할 수도 있다. 대조적으로, 서브어레이 주소 지정 및 타이밍을 위한 및/또는 (예를 들면, 프로세싱을 위한 목적지 위치로의) 본 명세서에서 설명되는 데이터 이동과 관련되는 회로부 및/또는 어드레스 신호는 이전에는 구현되지 않았다. 본 명세서에서 사용될 때, 데이터 이동은, 예를 들면, 데이터 값을 소스 위치로부터 목적지 위치로 복사, 전송, 및/또는 운반하는 것을 포함하는 포괄적인 용어이다. 독자가 인식할 바와 같이, DRAM 스타일 메모리 디바이스가 본 명세서에서 제시되는 예와 관련하여 논의되지만, 실시형태는 DRAM 구현예로 제한되지는 않는다.
서브어레이 주소 지정, (예를 들면, 판독/래치 회로부로의 및/또는 그로부터의) 데이터 액세스, 및/또는 (예를 들면, 서브어레이 및 서브어레이의 일부 및/또는 그 내부의 컨트롤러로부터의) 뱅크 내에서의 데이터 이동은, 데이터 프로세싱 동작이 효율적으로 완료되는지(수행되는지)의 여부에 영향을 끼칠 수도 있다. 따라서, 본 개시내용은, 개선된 서브어레이 주소 지정 회로부 및 어드레스 신호를 사용하는 것에 의해 서브어레이 주소 지정, 데이터 액세스, 및/또는 뱅크에서의 및/또는 프로세서로의 관련된 데이터 이동의 속도, 레이트, 및/또는 효율성을 증가시킬 수도 있는 구조체 및 프로세스를 제공하는데, 이것은, 이전의 접근법과 비교하여, 데이터 경로 스루풋 프로세싱 용량의 개선된 사용에 기여할 수도 있다.
다수의 실시형태에서, (예를 들면, 도 1a의 (120)으로 도시되는 바와 같은) 메모리 디바이스에서의 가상 어드레스 공간의 (예를 들면, 도 1b의 (119)로 그리고 본 명세서의 그 밖의 곳의 대응하는 참조 번호로 도시되는 바와 같은) 행은 16K 비트(예를 들면, DRAM 구성에서 16,384개의 메모리 셀 또는 메모리 셀의 상보적인 쌍에 대응함)의 비트 길이를 가질 수도 있다. 그러한 16K 비트 행에 대한 (예를 들면, 도 1a의 (150)으로 그리고 본 명세서의 그 밖의 곳의 대응하는 참조 번호로 도시되는 바와 같은) 판독/래치 회로부는, 16K 비트 행의 대응하는 메모리 셀에 선택 가능하게 커플링되는 감지 라인과 함께 피치 상에 형성되는 (예를 들면, 도 2의 (206)으로 그리고 본 명세서의 그 밖의 곳의 대응하는 참조 번호로 도시되는 바와 같은) 대응하는 16K 감지 증폭기 및 관련된 회로부를 포함할 수도 있다. 메모리 디바이스 내의 감지 증폭기는 판독/래치 회로부(150)에 의해 감지되는(예를 들면, 감지 증폭기에 의해 감지되고 그리고/또는 그에 저장되는) 메모리 셀의 행으로부터의 단일의 데이터 값(비트)에 대한 캐시로서 동작할 수도 있다.
본 개시내용의 다수의 실시형태는 판독/래치 회로부(예를 들면, 감지 증폭기(206) 및 관련된 회로부)를 포함하는데, 판독/래치 회로부는 메모리 셀 어레이의 감지 라인과 함께 피치 상에 형성될 수도 있다. 본 명세서에서 설명되는 판독/래치 회로부 및 다른 데이터 저장 컴포넌트는, 메모리 셀 어레이에 로컬인 데이터의 데이터 감지 및/또는 저장(예를 들면, 캐싱, 래칭, 버퍼링 등)을 수행할 수 있다.
본 명세서에서 설명되는 개선된 서브어레이 주소 지정 및 관련된 데이터 이동 기술을 인식하기 위해, 그러한 기술을 구현하기 위한 장치(예를 들면, 이들 성능을 갖는 메모리 디바이스(120) 및 관련된 호스트(110))의 논의가 이어진다. 다양한 실시형태에 따르면, 본 명세서에서 설명되는 서브어레이 주소 지정 및 관련된 데이터 이동 성능을 갖는 메모리 디바이스를 수반하는 프로그램 명령어(예를 들면, 커맨드)는, 동작을 구현할 수도 있고 커맨드 및 데이터를 메모리 내에서 (예를 들면, 호스트와 메모리 디바이스 사이에서 버스를 통해 그러한 것을 이리저리 전송할 필요 없이) 이동 및 저장할 수도 있는 다수의 판독/래치 및 서브어레이 주소 지정 회로부에 걸쳐 커맨드(예를 들면, 어드레스 신호) 및 데이터의 구현을 분배할 수도 있다. 따라서, 서브어레이 주소 지정 및 관련된 데이터 이동 성능을 갖는 메모리 디바이스에 대한 데이터는, 더 적은 전력을 사용하는 것과 함께, 더 적은 시간에서 액세스되고 사용될 수도 있다. 예를 들면, 목적지 위치에서 요청된 메모리 어레이 동작(예를 들면, 판독, 기록, 논리적 연산 등)을 프로세싱하기 위해, 데이터가 컴퓨팅 시스템에서 이리저리 이동되고 및 저장되는 것의 속도, 레이트 및/또는 효율성을 증가시키는 것에 의해 시간 및 전력 이점이 실현될 수도 있다.
시스템(100)은, 본 명세서에서 도시되고 설명되는 바와 같이, 서브어레이 주소 지정을 위한 다양한 회로부 중에서도, 메모리 어레이(130) 및 컨트롤러(140)를 포함하는 메모리 디바이스(120)에 커플링되는(예를 들면, 연결되는) 호스트(110)를 포함할 수도 있다. 호스트(110)는 (예를 들면, 컨트롤러(140)를 통해 메모리 디바이스(120)로부터) 자신에게 로딩될 수도 있는 다양한 애플리케이션 및/또는 오퍼레이팅 시스템(operating system: OS)의 실행을 담당할 수도 있다. 호스트(110)는 시스템 마더보드 및 백플레인을 포함할 수도 있고, (예를 들면, 컨트롤러(140)를 통해 제공되는 서브어레이 주소 지정 신호를 사용하여) 메모리 디바이스(120)로부터 이동되는 데이터 값에 대해 동작을 수행하기 위해, (예를 들면, 컨트롤러(140)를 통해) 메모리 디바이스(120)에 액세스할 수 있는 다수의 프로세싱 리소스(예를 들면, 하나 이상의 프로세서(172), 마이크로프로세서, 또는 몇몇 다른 타입의 제어용 회로부(controlling circuitry))를 포함할 수도 있다. 컨트롤러(140)는 또한, 다수의 실시형태에서, 프로세싱 동작의 수행을 위한 다수의 프로세싱 리소스를 포함할 수도 있다. 시스템(100)은 별개의 집적 회로를 포함할 수도 있거나 또는 호스트(110) 및 메모리 디바이스(120) 둘 모두는 동일한 집적 회로 상에 있을 수도 있다. 시스템(100)은, 예를 들면, 서버 시스템 및 고성능 컴퓨팅(high performance computing; HPC) 시스템 또는 그 일부일 수도 있다. 도 1a에 도시되는 예기 폰 노이만(Von Neumann) 아키텍처를 갖는 시스템을 예시하지만, 본 개시내용의 실시형태는, 폰 노이만 아키텍처와 종종 관련되는 하나 이상의 컴포넌트(예를 들면, CPU, ALU 등)를 포함하지 않을 수도 있는 비 폰 노이만(non-Von Neumann) 아키텍처로 구현될 수도 있다.
컨트롤러(140)(예를 들면, 뱅크 제어 로직 및 시퀀서(sequencer))는, 하드웨어, 펌웨어, 또는 소프트웨어 형태의 제어 회로부, 또는 이들의 조합을 포함할 수도 있다. 한 예로서, 컨트롤러(140)는, 상태 머신, 시퀀서, 및/또는 몇몇 다른 타입의 제어 회로부를 포함할 수도 있는데, 이들은 인쇄 회로 보드에 커플링되는 주문형 집적 회로(application specific integrated circuit: ASIC)의 형태로 구현될 수도 있다. 다수의 실시형태에서, 컨트롤러(140)는 (예를 들면, 시스템 온 칩(system-on-chip: SOC) 구성으로) 호스트(110)와 병치될(co-located) 수도 있다.
명확성을 위해, 시스템(100)의 설명은 본 개시와 특히 관련이 있는 피쳐에 초점을 맞추도록 간략화되었다. 예를 들면, 어레이(130)는, 예를 들면, DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, FeRAM 어레이, 상 변화 메모리 어레이, 3DXpoint 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수도 있다. 메모리 어레이(130)는, 액세스 라인(이것은 본 명세서에서 워드 라인 또는 선택 라인으로 지칭될 수도 있음)에 의해 커플링되는 (예를 들면, 복수의 서브어레이 내의) 행 및 감지 라인(이것은 본 명세서에서 데이터 라인 또는 디지트 라인(digit line)으로 지칭될 수도 있음)에 의해 커플링되는 열로 배열되는 메모리 셀을 포함할 수도 있다. 단일의 뱅크(121) 및 단일의 메모리 어레이(130)가 도 1a에 도시되지만, 실시형태는 그렇게 제한되지는 않는다. 예를 들면, 메모리 디바이스(120)는, 본 명세서에서 설명되는 바와 같이, 복수의 서브어레이 외에 복수의 메모리 어레이(130)(예를 들면, DRAM 셀, NAND 플래시 셀 등의 다수의 뱅크에 포함되는 메모리 어레이)를 각각 포함할 수도 있는 복수의 뱅크(121)를 나타낼 수도 있다. 따라서, 본 개시에서의 설명은 예로서 및/또는 명확성을 목적으로 DRAM 아키텍처와 관련하여 이루어질 수도 있다. 그러나, 달리 명시적으로 언급되지 않는 한, 본 개시 및 청구범위의 범위는 DRAM 아키텍처로 제한되지는 않는다.
메모리 디바이스(120)는, I/O 회로부(144)에 의해 데이터 버스(156)(예를 들면, 호스트(110)로부터의 I/O 버스)를 통해 제공되는(예를 들면, 로컬 I/O 라인 및 전역적 I/O 라인을 통해 외부 ALU 회로부에 그리고 DRAM DQ에 제공되는) 어드레스 신호를 래치하기 위한 어드레스 회로부(142)를 포함할 수도 있다. 상태 및 예외 정보가, 예를 들면, 제어 버스(154)를 통해 메모리 디바이스(120)의 컨트롤러(140)로부터 채널 컨트롤러(143)로 제공될 수도 있는데, 상태 및 예외 정보는, 이어서, 채널 컨트롤러(143)로부터 호스트(110)로 제공될 수도 있다. 어드레스 신호는 어드레스 회로부(142)를 통해 (예를 들면, 채널 컨트롤러(143) 또는 다른 호스트 컴포넌트로부터) 수신될 수도 있고, 서브어레이 디코더(173), 행 디코더(179), 및/또는 열 디코더(180)를 통해 디코딩되어 메모리 어레이(130)에 액세스할 수도 있다. (예를 들면, 도 1a에서 판독/래치 회로부(150)로서 도시되는) 감지 회로부를 사용하여 감지 라인(디지트 라인) 상에서 전압 및/또는 전류 변화를 감지하는 것에 의해 메모리 어레이(130)로부터 데이터가 감지(판독)될 수도 있다. 판독/래치 회로부(150)는 메모리 어레이(130)로부터 데이터의 페이지(예를 들면, 행 또는 행의 일부)를 판독 및 래치하기 위해, 본 명세서에서 설명되는 바와 같이, 다수의 감지 증폭기를 포함할 수도 있다. 추가적인 회로부(예를 들면, 본 명세서에서 설명되는 바와 같이, 서브어레이 주소 지정 회로부)는, 어드레스 회로부(142), 서브어레이 디코더(173), 행 디코더(179), 열 디코더(180), 및/또는 판독/래치 회로부(150)의 일부일 수도 있거나 또는, 이들에 커플링될 수도 있다. I/O 회로부(144)는 데이터 버스(156)(예를 들면, 64 비트 폭 데이터 버스)를 통한 호스트(110)와의 양방향 데이터 통신을 위해 사용되는 데이터 I/O 핀을 포함할 수도 있다. 데이터 버스(156)는, 도 1b에 도시되는 바와 같이, DRAM DQ에 커플링될 수도 있다. 기록 회로부(148)는 데이터를 메모리 어레이(130)에 기록하기 위해 사용될 수도 있다.
컨트롤러(140)는 호스트(110)로부터 제어 버스(154)에 의해 제공되는 신호(예를 들면, 커맨드)를 디코딩할 수도 있다. 컨트롤러(140)는, 호스트(110)로부터의 디코딩된 명령어로부터 결정되는 신호를 발행하는 것에 의해 동작을 제어할 수도 있다. 이들 신호는, 다른 동작 중에서도, 데이터 감지, 데이터 저장, 서브어레이 주소 지정, 행 주소 지정, 래치 주소 지정, 데이터 이동, 데이터 기록, 및 데이터 소거 동작을 비롯한, 메모리 어레이(130)에 대해 수행되는 동작을 제어하기 위해 사용될 수도 있는 칩 인에이블 신호, 기록 인에이블 신호, 어드레스 신호(예를 들면, 서브어레이 어드레스 신호, 행 어드레스 신호, 및/또는 래치 어드레스 신호)를 포함할 수도 있다. 다양한 실시형태에서, 컨트롤러(140)는 호스트(110)로부터의 명령어를 실행하고 메모리 어레이(130)에 액세스하는 것을 담당할 수도 있다.
도 1b는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스(120)의 일부의 뱅크 섹션(123)의 블록도이다. 예를 들면, 뱅크 섹션(123)은 메모리 디바이스의 뱅크(121)에 대응하는 복수의 뱅크 섹션 중 하나를 나타낼 수도 있다. 뱅크 아키텍처는 복수의 열(예를 들면, 도 1b에 도시되는 바와 같은 "X"개의 열(122))을 포함할 수도 있다. 추가적으로, 뱅크 섹션(123)은 복수의 서브어레이(125-0(SUBARRAY(서브어레이) 0), 125-1(서브어레이 1), ..., 125-N-1(서브어레이 125-N-1))로 분할될 수도 있는데, 이들은, 감지 증폭기의 그룹(예를 들면, 세트)을 포함할 수도 있는 각각의 증폭 영역에 의해 분리될 수도 있다. 감지 증폭기의 그룹은 감지 증폭기 스트라이프(sense amplifier stripe) 또는 판독/래치 스트라이프(read/latch stripe)로 지칭될 수도 있다. 예를 들면, 도 1b에 도시되는 바와 같이, 서브어레이(125-0, 125-1, ..., 125-N-1)의 각각은 그들과 관련되는 관련된 판독/래치 스트라이프(예를 들면, 각각, 124-0, 124-1, ...,124-N-1)를 구비한다.
뱅크(121) 또는 뱅크 섹션(123)은, 다양한 다른 가능한 수의 서브어레이 중에서도, 64개의 서브어레이, 128개의 서브어레이, 256개의 서브어레이, 512개의 서브어레이를 포함할 수도 있다. 그러나, 실시형태는 그렇게 제한되지는 않으며, 그 결과, 뱅크의 몇몇 실시형태는 방금 제시된 것과는 상이한 수의 서브어레이를 가질 수도 있다. 다수의 실시형태에서, 서브어레이는 각각의 서브어레이에서 동일한 수의 행(예를 들면, 다양한 다른 가능한 수의 행 중에서도, 256개의 행, 512개의 행, 1024개의 행, 2048개의 행)을 가질 수도 있다. 그러나, 실시형태는 그렇게 제한되지는 않으며, 그 결과, 뱅크 또는 뱅크 섹션 내의 복수의 서브어레이 중 적어도 일부는 상이한 수의 행을 가질 수도 있다.
각각의 열(122)은 (예를 들면, 도 1a와 관련하여 그리고 본 명세서의 그 밖의 곳에서 설명되는 바와 같이) 판독/래치 회로부(150)에 커플링되도록 구성된다. 그와 같이, 서브어레이 내의 각각의 열은, 그 서브어레이에 대한 감지 증폭기의 세트(예를 들면, 판독/래치 스트라이프)에 기여하는 감지 증폭기에 개별적으로 커플링될 수도 있다. 예를 들면, 도 1b에 도시되는 바와 같이, 뱅크 아키텍처는, 다양한 실시형태에서, 레지스터, 캐시, 및 데이터 버퍼링으로서 사용될 수도 있는 감지 증폭기의 세트를 갖는 판독/래치 회로부(150)를 각각 구비하는, (124-0, 124-1, ..., 124-N-1)로 도시되는 판독/래치 스트라이프 0, 판독/래치 스트라이프 1, ..., 판독/래치 스트라이프 N-1을 포함할 수도 있다. (예를 들면, 206에서 도시되고 도 2와 관련하여 설명되는 바와 같은) 감지 증폭기는 서브어레이(125-0, 125-1, ..., 125-N-1) 내의 각각의 열(122)에 커플링될 수도 있다. 서브어레이(125-0, 125-1, ..., 125-N-1)의 각각은, 각각의 복수의 행(예를 들면, "Y"개의 행(119)의 각각의 그룹)을 포함할 수도 있다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 일부의 개략도이다. 도 2는, 적층식 DRAM 구성(folded DRAM configuration)에서, 감지 증폭기(206)에 각각 커플링되는 1T1C 메모리 셀을 포함하는 예를 예시한다. 그러나, 실시형태는 그렇게 제한되지는 않으며, 그 결과, 몇몇 실시형태는 2T2C DRAM 구성의 메모리 셀을 가질 수도 있다.
도 2에서 예시되는 실시형태에서, 메모리 어레이(230)는, 액세스 디바이스(202)(예를 들면, 트랜지스터) 및 저장 엘리먼트(203)(예를 들면, 커패시터)를 각각 포함할 수도 있는 메모리 셀의 어레이(예를 들면, DRAM 어레이)이다. 메모리 어레이(230)의 메모리 셀은, 액세스 라인(204-X(행 X), 204-Y(행 Y) 등)에 의해 커플링되는 (도 1b의 119에서, 도 3의 319에서, 그리고 도 4a 및 도 4b의 (419-1 및 419-2)로 도시되는 바와 같은) 행, 및 상보적 감지 라인의 쌍(디지트(DIGIT)(n-1)/디지트(n-1)_, 디지트(n)/디지트(n)_, 및 디지트(n+1)/디지트(n+1)_ 등)에 의해 커플링되는 열로 배열될 수도 있다. 상보적 데이터 라인의 각각의 쌍에 대응하는 개개의 감지 라인은, 감지 라인(205-1(디지트(n)) 및 205-2(디지트(n)_))으로 각각 지칭될 수도 있다. 도 2에서 상보적 감지 라인의 세 개의 쌍만이 도시되지만, 본 개시내용의 실시형태는 그렇게 제한되지는 않으며, 메모리 셀의 어레이는 메모리 셀 및/또는 감지 라인의 추가적인 열(예를 들면, 4,096, 8,192, 16,384 등)을 포함할 수도 있다. 도 2에 도시되는 바와 같이, 특정한 메모리 셀 트랜지스터(202)의 게이트는 자신의 대응하는 액세스 라인(204-X, 204-Y 등) 등에 커플링될 수도 있고, 제1 소스/드레인 영역은 자신의 대응하는 감지 라인(예를 들면, 205-1(디지트(n), 205-2(디지트(n)_))에 커플링될 수도 있고, 특정한 메모리 셀 트랜지스터의 제2 소스/드레인 영역은 자신의 대응하는 커패시터(203)에 커플링될 수도 있다.
메모리 셀은 상이한 감지 라인 및/또는 액세스 라인에 커플링될 수도 있다. 예를 들면, 트랜지스터(202-1)의 제1 소스/드레인 영역은 감지 라인(205-1)에 커플링될 수도 있고, 트랜지스터(202-1)의 제2 소스/드레인 영역은 커패시터(203-1)에 커플링될 수도 있고, 트랜지스터(202-1)의 게이트는 액세스 라인(204-Y)에 커플링될 수도 있다. 트랜지스터(202-2)의 제1 소스/드레인 영역은 감지 라인(205-2)에 커플링될 수도 있고, 트랜지스터(202-2)의 제2 소스/드레인 영역은 커패시터(203-2)에 커플링될 수도 있고, 트랜지스터(202-2)의 게이트는 액세스 라인(204-X)에 커플링될 수도 있다. 셀 플레이트(cell plate)는, 도 2에 도시되는 바와 같이, 커패시터(203-1 및 203-2)의 각각에 커플링될 수도 있다. 셀 플레이트는, 다양한 메모리 어레이 구성에서 기준 전압(예를 들면, 접지)이 인가될 수도 있는 공통 노드일 수도 있다.
본 명세서에서 설명되는 바와 같이, 트랜지스터(202) 및 커패시터(203)는, 상보적 감지 라인(예를 들면, 감지 라인(205-1 및 205-2))에 커플링되는 메모리 어레이(230)의 단일의 행에서 상보적 메모리 셀의 쌍의 형성에 기여할 수도 있다. (예를 들면, 판독 동작에서) 메모리 셀로부터 감지되는 데이터 값(예를 들면, 전압)의 수는, 예를 들면, 도 1b와 관련하여 도시되고 설명되는 서브어레이(125)의 행과 교차하는 감지 라인의 쌍 및/또는 메모리 셀의 열의 수(예를 들면, 4,096, 8,192, 16,384 등)에 대응할 수도 있다.
도 2에서 예시되는 메모리 어레이(230)는 (예를 들면, 150으로 도시되고 도 1a 및 도 1b의 판독/래치 스트라이프(124)와 관련하여 설명되는 바와 같은) 판독/래치 회로부에 커플링된다. 다수의 실시형태에서, 판독/래치 회로부는 메모리 셀의 각각의 열에 대응하는(예를 들면, 상보적 데이터 라인(205-1, 205-2)의 각각의 쌍에 커플링되는) 감지 증폭기(206)를 포함할 수도 있다. 감지 증폭기(206)는 선택된 메모리 셀에 저장되는 데이터 값(예를 들면, 로직 상태)을 결정하도록 동작될 수도 있다. 감지 증폭기(206)는 교차 커플링된 래치(도시되지 않음)를 포함할 수도 있다. 감지 증폭기(206)는 평형 회로부(도시되지 않음)에 커플링될 수도 있는데, 평형 회로부는 감지 라인(205-1 및 205-2)을 평형화하도록 구성될 수도 있다.
도 3은 본 개시내용의 다수의 실시형태에 따른 서브어레이 주소 지정을 위한 회로부를 예시하는 개략도이다. 본 명세서에서 설명되는 바와 같이, 장치(예를 들면, 도 1a에 도시되는 컴퓨팅 시스템(100))는 메모리 디바이스(120)의 뱅크(321) 내에 (예를 들면, 325-0, 325-1, ..., 325-N-1에서 도시되는 바와 같은) 복수의 서브어레이를 포함할 수도 있다. 장치는, 도 3에 도시되는 바와 같이, 복수의 서브어레이에 커플링될 수도 있으며 시간 기간 동안 복수의 서브어레이 중 제1 서브어레이(예를 들면, 325-0)에서 (예를 들면, 행(319)로부터 선택되는) 특정한 서수적 위치에 있는 행을 활성화하도록 그리고 동일한 시간 기간 동안 복수의 서브어레이 중 제2 서브어레이(예를 들면, 325-N-1)에서 (예를 들면, 행(319)으로부터 선택되는) 상이한 서수적 위치에 있는 행을 활성화하도록 구성될 수도 있는 뱅크(321) 내의 회로부를 더 포함할 수도 있다.
행 각각은 각각의 열(322)에 대응하는(예를 들면, 그에 커플링되는) (예를 들면, 도 2와 관련하여 도시되고 설명되는 바와 같은) 복수의 메모리 셀을 포함할 수도 있다. 다수의 실시형태에서, 복수의 것 중의 각각의 서브어레이는 동일한 양의 행을 포함할 수도 있다. 예를 들면, 각각의 서브어레이(325-0, 325-1, ..., 325-N-1) 내의 행(319) 각각은 1024개의 행일 수도 있다. 복수의 서브어레이 중에서 제1 서브어레이 및 제2 서브어레이는 (예를 들면, 도 1a의 (150)에서, 도 1b의 (124)으로, 그리고 도 4a 및 도 4b의 (450)으로 도시되는 바와 같은) 판독/래치 회로부에 의해 물리적으로 분리될 수도 있다. 판독/래치 회로부는, 각각의 복수의 열(322)에 커플링되는 (예를 들면, 도 2의 (206)으로 그리고 도 4a 및 도 4b의 (406)으로 도시되는 바와 같은) 복수의 감지 증폭기 및 관련된 회로부를 포함할 수도 있다.
뱅크(321)는, 다수의 실시형태에서, 복수의 서브어레이에 데이터를 기록하고 그로부터 데이터를 판독하기 위한 신호를 제공하도록 구성되는 (예를 들면, 도 1a 및 도 1b의 (140)으로 도시되는 바와 같은) 컨트롤러를 포함할 수도 있다. 컨트롤러(140)는 또한, 본 명세서에서 설명되는 서브어레이 및 행 주소 지정의 성능을 위해 신호 및/또는 명령어를 (예를 들면, 호스트(110)로부터 수신되는 커맨드에 기초하여) 전송할 수도 있다. 컨트롤러(140)는 도 3에 도시되는 회로부에 커플링될 수도 있다. 예를 들면, 컨트롤러(140)는 (예를 들면, 도 1a의 (173)으로 그리고 도 3의 (373)으로 도시되는 바와 같은) 서브어레이 디코더에 커플링될 수도 있다. 서브어레이 디코더(373)는, 다양한 실시형태에서, 서브어레이(325-0, 325-1, ..., 325-N-1)를 포함하는 뱅크(321)의 메모리 어레이(230)에 및/또는 컨트롤러(140)에 커플링될 수도 있다.
서브어레이 디코더(373)는, 서브어레이 래치 회로부(예를 들면, 375-0, 375-1, ..., 375-N-1)에서 서브어레이(325-0, 325-1, ..., 325-N-1)마다 독립적으로 래치될 수도 있는 신호를 출력할 수도 있다. 래치된 신호는 대응하는 서브어레이의 활성화 상태를 나타낼 수도 있다. 예를 들면, 서브어레이 래치(375-0)에 래치되는 1의 신호 값은, 1의 신호 값의 수신에 응답하여 서브어레이(325-0)가 활성화된다는 것을 나타낼 수도 있고, 반면, 서브어레이 래치(375-N-1)에 래치되는 0의 신호 값은 서브어레이(325-N-1)가 활성화되지 않는다는 것을 나타낼 수도 있다.
도 3에서 예시되는 회로부는 또한 행 디코드 회로부를 포함할 수도 있다. 어드레스 회로부는, 다수의 실시형태에서, 서브어레이 단위 기반으로 (예를 들면, 컨트롤러(140) 및/또는 호스트(110)에 의해 지시되는 바와 같은 행 어드레스 래치 회로부(378)로부터 수신되는) 행 어드레스 신호를 독립적으로 래치하기 위해 서브어레이마다 행 래치 회로부(예를 들면, 377-0, 377-1, ..., 377-N-1)를 포함할 수도 있다. 회로부는 서브어레이마다 행 디코더(예를 들면, 379-0, 379-1, ..., 379-N-1)를 더 포함할 수도 있다. 각각의 행 디코더(379)는, 각각의 서브어레이의 활성화 상태를 나타내기 위해 서브어레이에 대응하는 서브어레이 래치 회로부(375)의 출력을, 그리고 (예를 들면, 대응하는 서브어레이(325-0, 325-1, ..., 325-N-1)의 각각에서 각각의 행(319)과 관련하여 1 또는 0 중 어느 하나의 신호 값이 래치되는 것에 기초하여) 복수의 서브어레이의 각각의 행의 활성화 상태를 나타내기 위해 서브어레이에 대응하는 행 래치 회로부(377)의 출력을 수신하도록 구성될 수도 있다.
따라서, 회로부는, 예를 들면, 제1 서브어레이(325-0)에 선택 가능하게 커플링되는 제1 서브어레이 래치 회로부(375-0) 및 제1 행 래치 회로부(377-0) 및 제2 서브어레이(325-N-1)에 선택 가능하게 커플링되는 제2 서브어레이 래치 회로부(375-N-1) 및 제2 행 래치 회로부(377-N-1)를 포함할 수도 있다. 제1 래치 회로부(375-0, 377-0) 및 제2 래치 회로부(375-N-1, 377-N-1)는 동일한 시간 기간 동안 독립적인 서브어레이 및 행 활성화 및/또는 액세스를 가능하게 하도록 구성될 수도 있다. 회로부는 또한, 예를 들면, 제1 서브어레이(325-0)에 커플링되는 제1 행 디코더(379-0), 제2 서브어레이(379-N-1)에 커플링되는 제2 행 디코더(379-N-1), 및 제1 래치(예를 들면, 서브어레이 래치 회로부(375-0))를 통해 제1 행 디코더(379-0)에 커플링되며 제2 래치(예를 들면, 서브어레이 래치 회로부(375-N-1))를 통해 제2 행 디코더(379-N-1)에 커플링되는 서브어레이 디코더(373)를 포함할 수도 있다. 회로부는 또한, 예를 들면, 제3 래치(예를 들면, 행 래치 회로부(377-0))를 통해 제1 행 디코더(379-0)에 커플링되며 제4 래치(예를 들면, 행 래치 회로부(377-N-1))를 통해 제2 행 디코더(379-N-1)에 커플링되는 행 어드레스 회로부(예를 들면, 행 어드레스 래치 회로부(378)를 포함함)를 포함할 수도 있다.
도 3과 관련하여 예시되고 방금 설명된 회로부는, 도 1a의 (150)으로 그리고 도 4a 및 도 4b의 (450)으로 도시되는 판독/래치 회로부와는 상이하며 물리적으로 분리된다. 예를 들면, 제1 판독/래치 회로부는 제1 서브어레이(325-0)에 커플링될 수도 있고 제2(예를 들면, 상이한) 판독/래치 회로부는 제2 서브어레이(325-N-1)에 커플링될 수도 있다. 그러나, 제1 판독/래치 회로부 및 제2 판독/래치 회로부는, 시간 기간 동안 행 활성화를 가능하게 하도록 구성되는 도 3과 관련하여 예시되고 설명되는 회로부와는 물리적으로 분리될 수도 있다.
제1 서브어레이(325-0) 및 제2 서브어레이(325-N-1)는 (예를 들면, 호스트(140)로부터 서브어레이 디코더(373)로 전송되는) 상이한 서브어레이 어드레스를 사용하여 주소 지정될 수도 있다. 예를 들면, 호스트(140)는, 제1 서브어레이(325-0)에서 특정한 서수적 위치에 있는 행에 대응하는 행 어드레스(예를 들면, 어드레스 신호의 서브어레이 어드레스에 포함되거나 또는 이것을 수반함)를 제공하도록 그리고 제2 서브어레이(325-N-1)에서 상이한 서수적 위치에 있는 행에 대응하는 행 어드레스를 제공하도록 구성될 수도 있다. 상이한 서브어레이 어드레스에 기초하여, 특정한 서수적 위치에 있는 행 및 상이한 서수적 위치에 있는 행은 (예를 들면, 신호 값이 서브어레이 래치(375) 및 행 래치(377)에서 래치되고 행 디코더(379)에 의해 구현되는 것을 통해) 시간 기간 동안 활성화되도록 구성될 수도 있다. 특정한 서수적 위치에 있는 행 및 상이한 서수적 위치에 있는 행의 활성화를 지시하는 상이한 서브어레이 어드레스에 기초하여, 제1 서브어레이(325-0)에 커플링되는 제1 판독/래치 회로부는 특정한 서수적 위치에 있는 활성화된 행을 감지하도록(예를 들면, 액세스하도록) 구성될 수도 있고, 제2 서브어레이(325-N-1)에 커플링되는 제2 판독/래치 회로부는 상이한 서수적 위치에 있는 활성화된 행을 감지하도록 구성될 수도 있다.
도 3에서 예시되는 회로부는, 수신된 서브어레이 어드레스(예를 들면, 호스트(110) 및/또는 컨트롤러(140)로부터 전송되는 어드레스 신호)를 래치할 수도 있는 서브어레이 어드레스 래치 회로부(374)를 포함할 수도 있다. 래치된 서브어레이 어드레스는 서브어레이 디코더(373)를 통해 디코딩될 수도 있다. 도 3에 도시되는 예에서, 서브어레이 어드레스는 64개의 서브어레이(예를 들면, (325-0 내지 325-63)) 중 하나(예를 들면, 26)를 선택하기 위해 사용되는 6 비트 어드레스이다. 서브어레이 어드레스 래치 회로부(374)는, 따라서, 제1 서브어레이 및 제2 서브어레이의 상이한 서브어레이 어드레스를 저장(예를 들면, 래치)할 수도 있다. 다수의 실시형태에서, 본 명세서에서 설명되는 바와 같이, 동일한 시간 기간 동안 (예를 들면, 각각의 활성화된 서브어레이에서 상이한 행의 활성화에 더하여) 두 개보다 많은 서브어레이의 활성화를 위해, 두 개보다 많은 서브어레이 어드레스가 서브어레이 어드레스 래치 회로부(374)에 의해 래치될 수도 있다.
서브어레이 디코더(373)의 출력은 서브어레이 래치(375-0 내지 375-N-1)에 제공될 수도 있는데, 이들은, 특정한 어드레스 액세스 사이클 동안 각각의 서브어레이가 활성화될 것인지(또는 비활성화될 것인지) 또는 그렇지 않은지의 여부의 표시를 래치하도록 구성된다. 예를 들면, 이 예에서, 서브어레이 래치(375-0 내지 375-N-1) 각각은, 대응하는 서브어레이가 활성화될 것인지의 여부를 나타내는 값(예를 들면, "1" 또는 "0")을 갖는 단일의 래치를 포함할 수도 있다. 서브어레이 래치(375)의 출력은 대응하는 각각의 행 디코더(379-0 내지 379-N-1)에 제공될 수도 있다.
행 어드레스 래치 회로부(378)는 수신된 행 어드레스(예를 들면, 호스트(110) 및/또는 컨트롤러(140)로부터 제공되는 행 어드레스 신호)를 래치하도록 구성된다. 래치된 행 어드레스는 행 래치 회로부(377-0 내지 377-N-1)의 각각의 래치에 저장(예를 들면, 래치)될 수도 있고 행 디코더(379-0 내지 379-N-1)를 통해 디코딩될 수도 있다. 도 3에 도시되는 예에서, 행 어드레스는 1024개의 행(예를 들면, 각각의 서브어레이는 1024개의 행(319)을 포함함) 중 하나(예를 들면, 210)를 선택하기 위해 사용되는 10 비트 어드레스이다. 따라서, 행 어드레스 래치 회로부(378)는 액세스될 서브어레이의 상이한 행 어드레스를 저장(예를 들면, 래치)할 수도 있다.
예로서, (예를 들면, 제1 행 디코더(379-0)를 통해) 제1 서브어레이(325-0)에 커플링되는 제1 행 래치 회로부(377-0)는, 제1 서브어레이 내의 대응하는 특정한 서수적 위치에 있는 행의 활성화를 위해 행 어드레스 래치 회로부(378)에 의해 제공되는 제1 행 어드레스를 래치할 수도 있다. (예를 들면, 제2 행 디코더(379-N-1)를 통해) 제2 서브어레이(325-N-1)에 커플링되는 제2 행 래치 회로부(377-N-1)는, 제2 서브어레이 내의 대응하는 상이한 서수적 위치에 있는 행의 활성화를 위해 행 어드레스 래치 회로부(378)에 의해 제공되는 제2(예를 들면, 상이한) 행 어드레스를 래치할 수도 있다. 행 래치 회로부(377-0 내지 377-N-1)는, 동일한 행 어드레스가 특정한 뱅크에 대응하는 모든 행 디코더에 제공되는(예를 들면, 그 결과, 상이한 서브어레이에서 상이한 서수적 위치에 있는 행이 특정한 서브어레이 액세스 사이클 동안 동시에 활성화될 수 없는) 몇몇 종래의 접근법과 비교하여, 서브어레이 단위 기반으로 상이한 행 어드레스를 독립적으로 래치하는 능력을 제공한다.
행 디코더(379-0 내지 379-N-1)는 (예를 들면, 활성화를 위해 1024개의 행(319) 중 하나를 선택하기 위해) 각각의 행 래치 회로부(377-0 내지 377-N-1)에 의해 제공되는 래치된 행 어드레스를 디코딩하도록 구성된다. 한 예에서, 제1 행 디코더(379-0)는 제1 서브어레이(325-0)에 커플링될 수도 있고, 제1 서브어레이(325-0)의 특정한 서수적 위치에 있는 행의 선택을 위해, 대응하는 서브어레이 래치 회로부(375-0)로부터 전송되는 제1 서브어레이 선택 신호를 디코딩하도록 그리고 대응하는 행 래치 회로부(377-0)로부터 전송되는 제1 행 어드레스를 디코딩하도록 구성될 수도 있다. 제2 행 디코더(379-N-1)는 제2 서브어레이(325-N-1)에 커플링될 수도 있고, 제2 서브어레이(325-N-1)의 상이한 서수적 위치에 있는 행의 선택을 위해, 대응하는 서브어레이 래치 회로부(375-N-1)로부터 전송되는 제2 서브어레이 선택 신호를 디코딩하도록 그리고 대응하는 행 래치 회로부(377-N-1)로부터 전송되는 제2 어드레스를 디코딩하도록 구성될 수도 있다.
제1 서브어레이 및 제1 서브어레이의 특정한 서수적 위치에 있는 행의 선택을 위해 제1 행 디코더(379-0)가 제1 신호를 디코딩하는 것 및 제2 서브어레이 및 제2 서브어레이의 상이한 서수적 위치에 있는 행의 선택을 위해 제2 행 디코더(379-N-1)가 제2 신호를 디코딩하는 것에 응답하여, 제1 및 제2 서브어레이는, 각각의 서브어레이에서의 상이한 행과 함께, 동일한 시간 기간 동안 활성화될 수도 있다. 각각의 서브어레이에서의 적절한 행의 활성화는, 행 디코더(370-0, ..., 370-N-1)의 각각을 각각의 서브어레이(325-0, ..., 325-N-1)와 연결하는 라인과 관련되는 숫자 1024에 의해 나타내어지는 바와 같이, 예를 들면, 각각의 서브어레이에서의 각각의 1024개의 행에 커플링되는 1024개의 신호 라인에 의해 인에이블될 수도 있다. 다수의 실시형태에서, 본 명세서에서 설명되는 바와 같이, 두 개보다 더 많은 행, 및 두 개보다 더 많은 대응하는 서브어레이가 동일한 시간 기간 동안 활성화될 수도 있다.
다수의 실시형태에서, 서브어레이 어드레스 래치 회로부(374) 및/또는 행 어드레스 래치 회로부(378)는, 판독/기록 DRAM 동작의 수행에서 활용되는 (예를 들면, (142)로 도시되고 도 1a와 관련하여 설명되는 바와 같은) 어드레스 회로부와 물리적으로 관련될 수도 있다(예를 들면, 어드레스 회로부의 일부와 관련될 수도 있는 및/또는 어드레스 회로부에 커플링될 수도 있다). 서브어레이 디코더(373) 및/또는 행 디코더(379)는, 다수의 실시형태에서, 제2 서브어레이에서 동일한 서수적 위치에 있는 행을 동시적으로 주소 지정하는 어드레스 신호를 사용함으로써 제1 서브어레이에서 특정한 서수적 위치에 있는 행을 주소 지정하는 것에 의해 서브어레이 주소 지정이 수행될 수도 있는 다른 구현예에 대한 회로부 외에, 또는 그 다른 구현예에 대한 회로부에 대한 대안으로서 본 명세서에서 설명되는 서브어레이 및 행 주소 지정 동작을 각각 수행하도록 구성되는 회로부일 수도 있다. 그러나, 도 3에 도시되는 서브어레이마다의 서브어레이 래치 회로부(예를 들면, 375-0, 375-1, ..., 375-N-1) 및/또는 서브어레이마다의 행 래치 회로부(예를 들면, 377-0, 377-1, ..., 377-N-1)는, 다른 구현예에 대한 회로부와는 별개의 및/또는 다른 구현예에 대한 회로부와 관련하여 활용되지 않는 회로부를 나타내는데, 그 이유는, 다른 구현예가, 예를 들면, 상이한 서브어레이에서 상이하게 배치된 행을 적절한 어드레스 신호를 사용하여 동시적으로 및/또는 개별적으로 주소 지정하지 않기 때문이다.
컨트롤러(140)는, 제1 서브어레이(예를 들면, 325-0)의 (예를 들면, 행(319)으로부터 선택되는) 행으로부터의 제1 데이터 값의 수신을, 제1 서브어레이의 판독/래치 회로부 내의 대응하는 수의 감지 증폭기로 지향시키도록 그리고 제2 서브어레이(예를 들면, 325-N-1)의 (예를 들면, 행(319)으로부터 선택되는) 행으로부터의 제2 데이터 값의 수신을, 제2 서브어레이의 판독/래치 회로부 내의 대응하는 수의 감지 증폭기로 지향시키도록 구성될 수도 있다. 컨트롤러(140)는 또한, 10㎱ 시간 기간 내에 (예를 들면, 도 4a 및 도 4b에 도시되는 커플링된 공유 라인(455-1, 455-2, ..., 455-M)을 통한 이동을 위해) 대응하는 판독/래치 회로부로부터 커플링된 공유 I/O 라인으로의 제1 및 제2 데이터 값의 이동을 지시하도록 구성될 수도 있다.
컨트롤러(140)는 또한, 다수의 실시형태에서, 제1 및 제2 서브어레이의 대응하는 행으로부터 수신되는 제1 및 제2 데이터 값의 대응하는 수의 감지 증폭기에 의한 연속 저장을 지시하도록 구성될 수도 있다. 제1 및 제2 데이터 값의 연속 저장은, 제1 사이클로부터 제2 사이클까지 커플링된 공유 I/O 라인을 통한 개시된 데이터 이동 동작의 지속된 수행을 가능하게 할 수도 있다. 제1 및 제2 사이클은, 도 4a 및 도 4b와 관련하여 설명되는 바와 같이, 컴퓨팅 시스템(100)의 제1 및 제2 클록 사이클 및/또는 각각의 감지 증폭기에 커플링되는 멀티플렉서(460-1, 460-2)의 복수의 사이클을 통한 제1 및 제2 사이클에 대응할 수도 있다. 그와 같이, 데이터 이동 동작의 수행은, 제1 및 제2 서브어레이의 대응하는 행으로부터의 감지 증폭기에 의한 제1 및 제2 데이터 값의 수신의 반복 없이 계속될 수도 있다.
컨트롤러(140)는, (예를 들면, 프로세서(172)에 의해 수행되는) 제1 데이터 값 및 제2 데이터 값에 대한 메모리 동작(예를 들면, 판독, 기록, 소거 동작 등) 및/또는 계산 동작(예를 들면, 논리적 연산, 예컨대, 다른 논리적 연산 중에서도, 불 연산(Boolean operation))의 수행을 가능하게 하기 위해, 제1 서브어레이의 선택된 행 및 제2 서브어레이의 선택된 행으로부터의 데이터 이동 동작의 수행을 위한 코딩된 명령어를 (예를 들면, 호스트(110)로부터) 수신하도록 구성될 수도 있다. 예를 들면, 컨트롤러(140)는 소스 위치로부터 목적지 위치로의 데이터 이동을 포함하는 동작에 대한 요청을 수신하도록, 데이터 이동 동작의 성능을 개시하도록, 그리고 DRAM 동작(예를 들면, DRAM 판독 및/또는 기록 동작)의 수행을 위한 요청을 수신하도록 구성될 수도 있다. 컨트롤러(140)는 또한, 제2 감지 증폭기로부터의 공유 I/O 라인으로의 제2 데이터 값의 입력과 관련하여, 제1 감지 증폭기로부터의 공유 I/O 라인으로의 제1 데이터 값의 입력을 시퀀싱하도록(sequence) 구성될 수도 있다. 그와 같이, 본 명세서에서 설명되는 감지 증폭기는, 선택 가능하게 커플링된 제1 행 및 선택 가능하게 커플링된 제2 행과 관련하여 메모리 동작 및/또는 계산 동작의 수행을 가능하게 하도록 구성된다.
도 4a 및 도 4b는 본 개시내용의 다수의 실시형태에 따른 데이터 이동을 위한 회로부를 예시하는 개략도를 제공한다. 도 1a 및 도 1b에서 예시되고 도 4a 및 도 4b에 더 상세하게 도시되는 바와 같이, 메모리 디바이스(120)의 뱅크(121) 또는 뱅크 섹션(123)은 복수의 서브어레이를 포함할 수도 있는데, 이들은 예로서 도 4a 및 도 4b에서 425-0에서 서브어레이 0으로서 그리고 425-N-1에서 서브어레이 N-1로서 나타내어진다.
수평으로 연결되는 것으로 간주되는 도 4a 및 도 4b는, 각각의 서브어레이(예를 들면, 도 4a에 부분적으로 도시되며 도 4b에 부분적으로 도시되는 서브어레이(425-0))가 다수의 관련된 감지 증폭기(406-0, 406-1, ..., 406-X-1)를 구비할 수도 있다는 것을 예시한다. 예를 들면, 각각의 서브어레이(425-0, ..., 425-N-1)는 하나 이상의 관련된 판독/래치 스트라이프(예를 들면, 도 1b에서 124-0, ..., 124-N)를 가질 수도 있다. 다수의 실시형태에서, 각각의 서브어레이(425-0, ..., 425-N-1)는 부분(462-1)(도 4a에 도시됨), (462-2, ..., 462-M)(도 4b에 도시됨)으로 분할될 수도 있다. 부분(462-1, ..., 462-M)은, 주어진 공유 I/O 라인(예를 들면, 455-1, 455-2, ..., 455-M)에, 대응하는 열(예를 들면, 열(422-0, ..., 422-X-1) 중에서,422-0, 422-1, ..., 422-7)과 함께, 미리 결정된 수의 감지 증폭기(예를 들면, 판독/래치 회로부(450))를 구성하는 것에 의해 정의될 수도 있다.
몇몇 실시형태에서, 도 4a 및 도 4b에 도시되는 바와 같이, 공유 I/O 라인마다의, 대응하는 열과 함께, 미리 결정된 개수의 감지 증폭기는, 예를 들면, 여덟 개일 수도 있다. 서브어레이의 부분(462-1, 462-2, ..., 462-M)의 수는, 서브어레이에 커플링되도록 구성되는 공유 I/O 라인(455-1, 455-2, ..., 455-M)의 수와 동일할 수도 있다. 서브어레이는, 서브어레이(425-0, 425-1, ..., 425-N-1) 사이에서 공유 I/O 라인(455-1, 455-2, ..., 455-M)을 커플링하기 위한 다양한 DRAM 아키텍처에 따라 배열될 수도 있다.
예를 들면, 도 4a에서의 서브어레이(425-0)의 부분(462-1)은 열(422-0)에 커플링되는 감지 증폭기(406-0)를 가질 수도 있다. 본 명세서에서 설명되는 바와 같이, 열은 메모리 셀의 단일의 열에 대한 단일의 디지트 라인(405-0)(감지 라인)을 포함할 수도 있다. 그러나, 대안적인 실시형태는 디지트 라인 0 및 디지트 라인 0*으로 지칭되는 한 쌍의 상보적 디지트 라인을 포함할 수도 있다. 실시형태는 그렇게 제한되지는 않는다.
도 1b에서 예시되고 도 4a 및 도 4b에 더 상세하게 도시되는 바와 같이, 감지 회로부 스트라이프(예를 들면, 판독/래치 스트라이프)는, 다양한 실시형태에서, 서브어레이의 하나의 단부로부터 서브어레이의 대향 단부쪽으로 연장될 수도 있다. 예를 들면, 서브어레이 0(425-0)에 대해 도시되는 바와 같이, 판독/래치 스트라이프 0(424-0, 적층된 감지 라인 아키텍처에서 DRAM 열 위 및 아래에서 개략적으로 도시됨)은, 부분(462-1) 내의 감지 증폭기 0(406-0)으로부터 서브어레이 0(425-0)의 부분(462-M) 내의 감지 증폭기 X-1(406-X-1)로 연장될 수도 있다.
공유 I/O 라인(455-1, 455-2, ..., 455-M)과 조합하는 감지 증폭기(406-0, 406-1, ..., 406-X-1)에 대한 도 4a 및 도 4b에서 예시되는 구성은, 적층된 DRAM 아키텍처에서, 판독/래치 회로부(450)의 감지 증폭기의 조합의 절반이 메모리 셀의 열 위에 형성되고 절반이 메모리 셀(422-0, 422-1, ..., 422-X-1)의 열 아래에 형성되는 것으로 제한되지는 않는다. 예를 들면, 다양한 실시형태에서, 특정한 서브어레이(425)에 대한 판독/래치 스트라이프(424)는, 판독/래치 스트라이프의 임의의 수의 감지 증폭기가 메모리 셀의 열 위에 그리고 아래에 형성되면서 형성될 수도 있다. 따라서, 도 1b에서 예시되는 몇몇 실시형태에서, 판독/래치 회로부의 모든 감지 증폭기 및 대응하는 판독/래치 증폭기 스트라이프는, 메모리 셀의 열 위에 또는 아래에 형성될 수도 있다.
도 4a 및 도 4b와 관련하여 설명되는 바와 같이, 각각의 서브어레이는, 감지 증폭기(406)로부터 액세스되는 저장된 데이터 값의 커플링된 공유 I/O 라인(455-1, ..., 455-M)(예를 들면, 다수의 실시형태에서의 상보적 공유 I/O 라인)으로의 이동을 수반하는 데이터 이동 동작을 다수의 서브어레이(예를 들면, 서브어레이(425-0 및 425-N-1))의 특정한 열(422) 및 그것의 상보적 디지트 라인 상에서 구현하도록 구성되는 멀티플렉서(예를 들면, 460-1, 460-2) 및/또는 열 선택 회로부(도시되지 않음)를 구비할 수도 있다. 예를 들면, 컨트롤러(140)는 서브어레이(예를 들면, 425-0)의 특정한 행(예를 들면, 행 419-1)에 있는 메모리 셀의 데이터 값이 감지(예를 들면, 액세스)되고 이동되어야 한다는 것 및 동일한 또는 상이한 번호의 열에서 상이한 서브어레이(예를 들면, 425-N-1)의 상이한 번호의 행(예를 들면, 행 419-2)에서의 메모리 셀의 데이터 값이 감지되어 공유 I/O 라인(455-1, ..., 455-M)을 통해 미리 결정된 목적지 위치로(예를 들면, I/O 회로부(144) 및/또는 프로세서(172)의 데이터 I/O 핀으로) 이동될 수도 있다는 것을 지시할 수도 있다. 다수의 실시형태에서, 두 개의 서브어레이의 상이한 부분으로부터의 데이터 값이 감지되어 (예를 들면, 서브어레이(425-0)의 부분(462-1)으로부터 그리고 서브어레이(425-N-1)의 부분(462-M)으로부터) 목적지 위치로 이동될 수도 있다.
컨트롤러는 또한, 데이터 프로세싱의 수행을 위해 공유 I/O 라인(예를 들면, 공유 I/O 라인(455-1))을 통한 데이터 I/O 핀 및/또는 프로세서로의, 제1 서브어레이(예를 들면, 서브어레이(425-0))에서의 선택된 제1 행(예를 들면, 행 419-1) 및 선택된 감지 라인으로부터의 데이터 값의 이동 및 제2 서브어레이(예를 들면, 서브어레이(425-N-1))에서의 선택된 제2 행(예를 들면, 행(419-2)) 및 선택된 감지 라인으로부터의 데이터 값의 이동을 지시하도록 구성될 수도 있다. 다양한 실시형태에서, 프로세서(172)는 목적지 위치로서의 호스트(110)에 커플링될 수도 있다(예를 들면, 호스트의 일부에 커플링될 수도 있거나 또는 호스트와 물리적으로 관련될 수도 있음). 몇몇 실시형태에서, 각각의 행(예를 들면, 행(419-1 및 419-2))으로부터의 모든 데이터 값은, 각각의 행에 선택 가능하게 커플링되는 복수의 공유 I/O 라인(455-1, ..., 455-M)을 사용하여 (예를 들면, 데이터 I/O 핀을 통해) 프로세서로 이동될 수도 있다.
멀티플렉서(460-1, 460-2)는, 예를 들면, 특정한 행에 대한 서브어레이(예를 들면, 425-0)의 부분(예를 들면, 462-1) 내의 여덟 개의 열(예를 들면, 디지트/디지트*)의 각각의 이동(예를 들면, 순차적 이동)을 (예를 들면, 열 선택 회로부를 통해) 지시할 수도 있고, 그 결과, 그 부분에 대한 판독/래치 스트라이프(예를 들면, 424-0)의 감지 증폭기는 모든 데이터 값을 저장하고(캐시하고) 특정한 순서로(예를 들면, 열이 감지되었던 순서로) 공유 I/O 라인으로 이동시킬 수도 있다. 상보적 디지트 라인(디지트/디지트*) 및 상보적 공유 I/O 라인(455)과 함께, 하나의 데이터 값(예를 들면, 비트)이 감지 증폭기의 각각으로부터 상보적 공유 I/O 라인의 각각에 한 번에 입력되도록, 여덟 개의 열의 각각에 대해, 서브어레이의 하나의 부분으로부터 공유 I/O 라인으로 시퀀싱되는 16개의 데이터 값(예를 들면, 비트)이 있을 수도 있다.
그와 같이, 여덟 개의 열(예를 들면, 서브어레이(425-0, 425-1, …425-N-1)의 각각의 서브어레이 부분(462-1, 462-1, ..., 462-M))을 각각 가지며, 상이한 공유 I/O 라인(예를 들면, 455-1 내지 455-M)에 커플링되도록 각각 구성되는 서브어레이의 2048개의 부분을 사용하여, 2048개의 데이터 값(예를 들면, 비트)은 실질적으로 동일한 시점에서 (예를 들면, 병렬로) 복수의 공유 I/O 라인으로 이동될 수도 있다. 따라서, 본 개시내용은, (예를 들면, 64 비트 폭의 데이터 경로에 비해) DRAM 구현에서 데이터 이동의 속도, 레이트, 및/또는 효율성을 증가시키기 위해 적어도 수천 비트 폭(예를 들면, 2048 비트 폭)이 되도록 복수의 공유 I/O 라인을 구성하는 것을 설명한다.
예를 들면, 액세스된 데이터 값에 대한 판독 동작의 수행을 위해, 제1 판독/래치 회로부(450)(예를 들면, 감지 증폭기(406) 및 관련된 회로부를 포함함)는 제1 서브어레이(예를 들면, 425-0)의 제1 행(예를 들면, 419-0)으로부터 액세스되는 데이터 값의 이동을 가능하게 하도록 구성될 수도 있고, 제2 판독/래치 회로부(450)는 제2 서브어레이(예를 들면, 425-N-1)의 제2 행(예를 들면, 419-2)으로부터 액세스되는 데이터 값의 이동을 가능하게 하도록 구성될 수도 있다. 몇몇 실시형태에서, 판독 동작 및/또는 데이터 이동 동작은, 목적지 위치(예를 들면, 프로세서(172))에서 제1 데이터 값 및 제2 데이터 값에 대한 계산 동작(예를 들면, 수학적 및/또는 불 연산)의 수행을 가능하게 할 수도 있다. 몇몇 실시형태에서, 이동된 데이터 값에 대한 기록 동작의 수행을 위해, 제1 판독/래치 회로부는 제1 서브어레이로의 데이터 값의 이동을 가능하게 하도록 구성될 수도 있고, 제2 판독/래치 회로부는 제2 서브어레이로의 데이터 값의 이동을 가능하게 하도록 구성될 수도 있다.
도 4a 및 도 4b에서 예시되는 바와 같이, 각각의 서브어레이(예를 들면, 서브어레이(425-0))에서, 하나 이상의 멀티플렉서(460-1, 460-2)는, 서브어레이에 대한 판독/래치 스트라이프(424-0)의 각각의 부분(462-1, 462-2, ..., 462-M)의 감지 증폭기에 커플링될 수도 있다. 멀티플렉서(460-1, 460-2)는 공유 I/O 라인(예를 들면, 공유 I/O 라인(455-1))에 입력될 서브어레이의 부분(예를 들면, 부분(462-1))에서의 선택된 감지 증폭기의 수에 의해 저장되는(캐시되는) 데이터 값(예를 들면, 비트)을 액세스, 선택, 수신, 조정, 결합, 및 운반하도록 구성될 수도 있다. 그와 같이, 공유 I/O 라인은, 본 명세서에서 설명되는 바와 같이, 개선된 데이터 이동을 위해, 뱅크에서의 소스 위치를 목적지 위치(예를 들면, 데이터 I/O 핀)에 커플링하도록 구성될 수도 있다.
컨트롤러, 본 명세서에서 설명되는 바와 같이, 소스 위치에서의 선택된 행 및 선택된 감지 라인으로부터의 데이터를, (예를 들면, 컨트롤러(140) 및/또는 호스트(110)로부터의 신호에 응답하여) 공유 I/O 라인을 통해, 선택된 목적지 위치(예를 들면, 데이터 I/O 핀)로 이동시키도록 구성될 수도 있다. 어레이의 컨트롤러는, 제1 서브어레이(예를 들면, 425-0)의 행(예를 들면, 419-1)의 특정한 서수적 위치에서 감지되는 제1 데이터 값의 제1 감지 증폭기에 의한 저장 및 제2 서브어레이(예를 들면, 425-N-1)의 행(예를 들면, 419-N-1)의 상이한 서수적 위치에서 감지되는 제2 데이터 값의 제2 감지 증폭기에 의한 저장을, 동시적으로(예를 들면, 본질적으로 동시에) 또는 서로의 5㎱ 이내로, 지시하도록 구성될 수도 있다. 컨트롤러는 또한, 제1 감지 증폭기로부터의 저장된 제1 데이터 값의 액세스가 공유 I/O 라인에 커플링될 것을 그리고 제2 감지 증폭기로부터의 저장된 제2 데이터 값의 액세스가 동일한 공유 I/O 라인에 커플링될 것을 지시하도록 구성될 수도 있다.
다수의 실시형태에서, 상이한 서브어레이 및 상이한 서브어레이의 각각에서의 상이한 행은 활성화될 수도 있고, 활성화된 행으로부터의 데이터 값은 각각의 판독/래치 회로부에 의해, 제1 시간 내에, 감지 및 저장(예를 들면, 액세스)될 수도 있는데, 제1 시간 기간은 동시적일 수도 있거나(예를 들면, 본질적으로 동시일 수도 있거나) 또는 5㎱ 시간 윈도우 이내에 있을 수도 있다. 데이터 값은 각각의 판독/래치 회로부로부터 액세스될 수도 있고, 행이 활성화되고 데이터 값이 감지되고 저장된 이후 제2 시간 기간(예를 들면, 10㎱) 이내에 I/O 회로부(144)의 일부로서 형성되는 데이터 I/O 핀으로 이동될 수도 있다. 다수의 실시형태에서, 데이터 이동은 본 명세서에서 설명되는 커플링된 공유 I/O 라인을 통해 및/또는 각각의 판독/래치 스트라이프 내의 감지 증폭기의 각각을 데이터 I/O 핀에 커플링하는 I/O 라인을 통해 수행될 수도 있다. 따라서, 본 명세서에서 설명되는 컨트롤러는, 제2 시간 기간 내에 저장된 데이터 값의 이동을 위해 I/O 라인의 다양한 실시형태에 대한 (예를 들면, 각각의 판독/래치 스트라이프에서 멀티플렉서 및/또는 감지 증폭기로의 신호를 통한) 커플링을 지시하도록 구성될 수도 있다.
예를 들면, 다수의 실시형태에서, 제1 감지 증폭기는, 동일한 공유 I/O 라인을 통한 목적지 위치로의(예를 들면, 데이터 I/O 핀으로의, 결과적으로, 호스트(110)의 프로세서(172)로의) 저장된 제1 데이터 값 및 저장된 제2 데이터 값의 이동을 가능하게 하기 위해, 제2 감지 증폭기가 동일한 공유 I/O 라인에 커플링되는 것의 10㎱ 이내에 공유 I/O 라인에 커플링되도록 구성될 수도 있다. 감지 증폭기의 제1 세트(예를 들면, 복수의 감지 증폭기 중 제1 감지 증폭기를 포함하는 판독/래치 스트라이프(424-0))는 제1 서브어레이의 특정한 서수적 위치에 있는 행으로부터 감지되는 데이터를, 복수의 공유 I/O 라인(예를 들면, 455-1, ..., 455-M)에 평행하게 전송하도록 구성될 수도 있다. 감지 증폭기의 제2 세트(예를 들면, 복수의 감지 증폭기 중 제2 감지 증폭기를 포함하는 판독/래치 스트라이프(424-N-1))는 제2 서브어레이의 상이한 서수적 위치에 있는 행으로부터 감지되는 데이터를, 복수의 공유 I/O 라인에 평행하게 전송하도록 구성될 수도 있다.
전송되고 있는 데이터(예를 들면, 비트의 수)는 복수의 공유 I/O 라인의 적어도 수천 비트 폭 및 복수의 공유 I/O 라인에 선택 가능하게 그리고 순차적으로 커플링될 수도 있는 복수의 감지 증폭기의 서브세트에 대응할 수도 있다. 예를 들면, 2048개의 공유 I/O 라인에 선택 가능하게 그리고 순차적으로 커플링되는 16,384개의 감지 증폭기 중 1/8은, 판독/래치 스트라이프(424-0) 및 판독/래치 스트라이프(424-N-1)로부터 복수의 공유 I/O 라인을 통해 병렬로 전송되고 있는 2048 비트에 대응한다. 본 명세서에서 설명되는 바와 같이, 목적지 위치는 제1 데이터 값 및 제2 데이터 값에 대한 데이터 프로세싱을 수행하도록 구성되는 프로세서(172)일 수도 있거나 또는 그것을 포함할 수도 있다.
(예를 들면, 호스트(110)로부터의) 어드레스 신호는 메모리 디바이스(120)의 뱅크(121) 내의 컨트롤러(140)에 의해 수신될 수도 있고, 컨트롤러(140)는, 어드레스 신호에 응답하여, 복수의 서브어레이(예를 들면, 서브어레이(425-0, 425-1, ..., 425-N-1)에 커플링되는 회로부에게, 제1 시간 기간 동안 복수의 서브어레이 중 제1 서브어레이(예를 들면, 425-0)에서 특정한 서수적 위치에 있는 행(예를 들면, 419-1)을 그리고 제1 시간 기간 동안 복수의 서브어레이 중 제2 서브어레이(425-N-1)에서 상이한 서수적 위치(예를 들면, 419-2)에 있는 행을 활성화할 것을 지시할 수도 있다. 제1 시간 기간은, 다수의 실시형태에서, 동시적(예를 들면, 본질적으로 동시)일 수도 있는 동일한 시간 기간에서의 행의 활성화일 수도 있거나 또는 둘 모두 5㎱ 시간 윈도우 내에서 활성화될 수도 있다.
(예를 들면, (373)으로 도시되고 도 3과 관련하여 설명되는 서브어레이 디코더에 의해 결정되는 특정한 서브어레이 어드레스에 대응하는) 제1 신호는 제1 서브어레이(425-0)에 커플링되는 제1 서브어레이 래치(예를 들면, 서브어레이 래치 회로부(375-0))에 의해 저장될 수도 있다. 상이한 서브어레이 어드레스에 대응하는 제2 신호는 제2 서브어레이(425-N-1)에 커플링되는 제2 서브어레이 래치(예를 들면, 서브어레이 래치 회로부(375-N-1))에 의해 저장될 수도 있다. 특정한 서수적 위치에 있는 행 및 상이한 서수적 위치에 있는 행은, 제1 신호 및 제2 신호의 저장에 응답하여 제1 시간 기간 동안 활성화될 수도 있다.
행 어드레스 신호는, 본 명세서에서 설명되는 바와 같이, 제1 서브어레이에서 특정한 서수적 위치에 대응하는 행 어드레스 및 제2 서브어레이에서 상이한 서수적 위치에 대응하는 상이한 행 어드레스를 갖는 제1 서브어레이에서의 행 및 제2 서브어레이에서의 행을 주소 지정하기 위해 사용될 수도 있다. 그들의 상이한 서수적 위치에 대응하는 행 어드레스 신호를 갖는 제1 서브어레이에서의 행 및 제2 서브어레이에서의 행을 주소 지정하는 것은, 서브어레이 주소 지정에 대한 속도, 레이트, 및/또는 효율성을 증가시키기 위해, 제1 서브어레이에서 특정한 서수적 위치에 있는 행을 주소 지정하는 대신, 다른 구현예에서 행해지는 바와 같이, 제2 서브어레이에서 동일한 서수적 위치에 있는 행을 동시적으로 주소 지정하는 어드레스 신호를 사용하는 것에 의해 수행될 수도 있다. 예를 들면, 제1 서브어레이 및 제2 서브어레이에서 특정한 서수적 위치에 있는 행의 비활성화 다음의 제2 어드레스 신호에 의해 인에이블되는 제1 서브어레이 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행의 활성화는, 본 명세서에서 설명되는 제1 서브어레이 및 제2 서브어레이에 대해 상이한 행 어드레스를 사용하는 것에 의해 인에이블되는 동시적 활성화(예를 들면, 최대 5㎱ 시간 기간)보다는, 30㎱에서부터 60㎱까지의 범위에 이르는 시간 기간을 통해 연장될 수도 있다.
제1 시간 기간 동안의 행 활성화는, 제1 서브어레이에서 특정한 서수적 위치에 있는 행에 저장되는 제1 데이터 값을 감지하는 것과 제2 서브어레이에서 상이한 서수적 위치에 있는 행에 저장되는 제2 데이터 값을 감지하는 것 사이의 레이턴시에서의 감소를 가능하게 할 수도 있다. 레이턴시에서의 감소는, 다른 구현예에서 행해지는 바와 같은, 제1 서브어레이 및 제2 서브어레이에서 특정한 서수적 위치에 있는 행의 활성화로부터, 제1 서브어레이 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행의 활성화로의 전환에 관련될 수도 있다.
제2 시간 기간에서(예를 들면, 0 내지 5㎱의 제1 시간 기간에서의 행을 앞서 활성화하는 것에 비해 10㎱ 이내에) 제1 서브어레이의 판독/래치 회로부에 대한 그리고 제2 서브어레이의 판독/래치 회로부에 대한 공유 I/O 라인의 커플링은, 제1 서브어레이 행에서 특정한 서수적 위치에 있는 행 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행에 저장되는 데이터 값에 대한 공유 I/O 라인의 스루풋 성능(예를 들면, 초당 실제로 이동되는 비트의 수)을 증가시키는 것을 가능하게 할 수도 있다. 본 개시내용의 공유 I/O 라인의 증가된 스루풋 성능은, 제1 서브어레이 및 제2 서브어레이에서 특정한 서수적 위치에 있는 행을 활성화하는 것 및 제1 서브어레이에 대한 판독/래치 회로부 및 제2 서브어레이에 대한 판독/래치 회로부를 공유 I/O 라인에 커플링하는 것 다음에 제1 서브어레이 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행을 활성화시키고 제1 서브어레이에 대한 판독/래치 회로부 및 제2 서브어레이에 대한 판독/래치 회로부를 공유 I/O 라인에 다시 커플링하는 것을 포함하는 다른 구현예와 관련하여 결정될 수도 있다.
예를 들면, 상이한 서브어레이에서 상이한 서수적 위치에 있는 복수의 행은 상이한 행 어드레스에 기초하여 동시적으로(또는 5㎱ 시간 기간 이내에) 활성화될 수도 있고, 두 개의 상이한 행으로부터의 데이터 값은 특정한 공유 I/O 라인을 통해 10㎱ 시간 기간 이내에(예를 들면, 몇몇 실시형태에서 서로의 4㎱ 이내에) 이동될 수도 있다(예를 들면, 커플링될 수도 있고 및/또는 전송될 수도 있다). 이것은, 제1 서브어레이 및 제2 서브어레이에서 특정한 서수적 위치에 있는 행의 비활성화 다음에 제1 서브어레이 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행의 활성화를 수행하는 것만이 30 내지 60㎱의 범위에 이르는 시간 기간이 걸릴 수도 있는 다른 구현예에 비해, 커플링된 공유 I/O 라인의 스루풋을 증가시킬 수도 있다. 30 내지 60㎱ 범위에 이르는 시간 기간은, 심지어, 데이터 값의 감지, 데이터 값의 액세스, 및/또는 적절한 공유 I/O 라인에 대한 커플링에 걸리는 시간을 포함하지 않는다.
제1 데이터 값은 제1 서브어레이에서 특정한 서수적 위치에 있는 행에 저장될 수도 있고, 제2 데이터 값은 메모리 디바이스(120)의 물리적 뱅크(121) 내의 제2 서브어레이에서 상이한 서수적 위치에 있는 행에 저장될 수도 있다. 본 명세서에서 설명되는 어드레스 신호는, 제1 서브어레이 및 제2 서브어레이에서 특정한 서수적 위치에 있는 행을 활성화하는 것 다음에 제1 서브어레이 및 제2 서브어레이에서 상이한 서수적 위치에 있는 행을 활성화하는 것을 포함하는 다른 구현예에 비해, 가상 뱅크를 형성하기 위해 제1 서브어레이가 특정한 서브어레이 어드레스를 사용하여 주소 지정되는 것 및 제2 서브어레이가 상이한 서브어레이 어드레스를 사용하여 주소 지정되는 것을 포함할 수도 있다. 예를 들면, 가상 뱅크를 형성하기 위해 그리고 제1 및 제2 행의 액세스된 데이터 값에 대한 판독 동작의 수행을 가능하게 하기 위해, 제1 판독/래치 회로부는 제1 행의 데이터 값에 액세스하기 위해 특정한 행 어드레스에 의해 나타내어지는 제1 행에 선택 가능하게 커플링될 수도 있고, 제2 판독/래치 회로부는 제2 행의 데이터 값에 액세스하기 위해 상이한 행 어드레스에 의해 나타내어지는 제2 행에 선택 가능하게 커플링될 수도 있다. 몇몇 실시형태에서, 뱅크의 상이한 서브어레이 내의 상이한 행을 활성화하는 것은, 본 명세서에서 설명되는 바와 같이, 제1 및 제2 행의 메모리 셀에 대한 기록 동작의 수행을 가능하게 할 수도 있다.
다수의 실시형태에서, 판독/래치 회로부(예를 들면, 도 4a 및 도 4b에서의 450-0, 450-1, ..., 450-X-1)는, 복수의 서브어레이(예를 들면, 425-0, 425-1, ..., 425-N-1)의 각각에 및/또는 공유 I/O 라인(예를 들면, 455-1, 455-2, ..., 455-M 중 적어도 하나)에 선택 가능하게 및/또는 개별적으로 커플링될 수도 있다. 예를 들면, 서브어레이(425-0) 내의 부분(462-1)에 대한 판독/래치 스트라이프(424-0)에서의 여덟 개의 감지 증폭기(예를 들면, 406-0, 406-1, ..., 406-7) 중 하나 및 서브어레이(425-N-1) 내의 부분(462-1)에 대한 판독/래치 스트라이프(424-N-1)에서의 여덟 개의 감지 증폭기 중 하나는 공유 I/O 라인(455-1)에 선택 가능하게 커플링될 수도 있다. 몇몇 실시형태에서, 공유 I/O 라인은, 복수의 서브어레이 중 적어도 세 개에 개별적으로 커플링되는 적어도 세 개의 판독/래치 회로부에 선택 가능하게 커플링될 수도 있다. 예를 들면, 판독/래치 회로부 중 적어도 세 개는 공유 I/O 라인을 통해 데이터 값을 이동시키기 위해 본질적으로 동시적으로(예를 들면, 전술한 판독/래치 회로부가 커플링되는 것의 10㎱ 시간 기간 내에) 커플링될 수도 있다.
복수의 서브어레이(예를 들면, 서브어레이(425-0, ..., 425-N-1))의 각각에서의 판독/래치 스트라이프(예를 들면, 모든 판독/래치 스트라이프(424-0, ..., 424-N-1) 내의 감지 증폭기(406))는 복수의 공유 I/O 라인(예를 들면, 455-1, ..., 455-M)에 커플링되도록 구성될 수도 있다. 몇몇 실시형태에서, 제1 서브어레이 내의 복수(예를 들면, 홀수 숫자를 비롯한, 두 개, 네 개, 여덟 개, 열 여섯 개 등)의 열(422) 중 한 번에 단지 하나가 제1 판독/래치 스트라이프(예를 들면, 판독/래치 스트라이프(424-0))를 사용하여 복수의 공유 I/O 라인 중 하나에 커플링될 수도 있고, 제2 서브어레이 내의 복수(예를 들면, 홀수 숫자를 비롯한, 두 개, 네 개, 여덟 개, 열 여섯 개 등)의 열(422) 중 한 번에 단지 하나가 제2 판독/래치 스트라이프(예를 들면, 판독/래치 스트라이프(424-N-1))를 사용하여 복수의 공유 I/O 라인 중 하나에 커플링될 수도 있다.
다양한 실시형태에서, 컨트롤러(140)는 제1 판독/래치 스트라이프가 내부에 저장된 데이터를 감지(예를 들면, 액세스)하도록 메모리 셀의 제1 행을 선택(예를 들면, 개방 및/또는 활성화)할 수도 있고, 복수의 공유 I/O 라인을 제1 판독/래치 스트라이프에 커플링(예를 들면, 개방)할 수도 있고, 제2 판독/래치 스트라이프를 (예를 들면, 열 선택 회로부 및/또는 멀티플렉서(760-1, 760-2)를 통해) 복수의 공유 I/O 라인에 커플링(예를 들면, 개방)할 수도 있다. 그와 같이, 데이터 값은, 복수의 공유 I/O 라인을 통해 목적지 위치로, 제1 판독/래치 스트라이프로부터 병렬로 이동될 수도 있고 제2 판독/래치 스트라이프로부터 병렬로 이동될 수도 있다. 다수의 실시형태에서, 제1 판독/래치 스트라이프 및 제2 판독/래치 스트라이프는 감지된 데이터 값을 저장(예를 들면, 캐시)할 수도 있다.
공유 I/O 라인은 (예를 들면, DRAM 구현예에서) 메모리 셀 어레이 내의 다양한 위치(예를 들면, 서브어레이)로부터 데이터를 이동시키기 위한 데이터 경로로서 사용될 수도 있다. 공유 I/O 라인은 모든 판독/래치 스트라이프 사이에서 공유될 수도 있다. 다양한 실시형태에서, 하나의 판독/래치 스트라이프, 두 개의 판독/래치 스트라이프, 또는 두 개보다 더 많은 것의 감지 증폭기는 임의의 주어진 시간에 공유 I/O 라인에 커플링될 수도 있다. 제1 판독/래치 스트라이프에 커플링되는 행은 개방될 수도 있고 행 내의 메모리 셀의 데이터 값은 감지될 수도 있다. 감지 이후, 제1 판독/래치 스트라이프(예를 들면, 그 감지 증폭기)는 공유 I/O 라인에 대해, 동일한 공유 I/O 라인에 대한 제2 판독/래치 스트라이프(예를 들면, 그 감지 증폭기)의 개방과 함께, 개방될 수도 있다.
예를 들면, 제1 판독/래치 스트라이프(424-0)는 제1 서브어레이(425-0)의 제1 행(419-1)에서 감지되는 제1 데이터 값을 저장하도록 그리고 제1 데이터 값을 커플링된 공유 I/O 라인(455-1)을 통해 이동시키도록 구성되는 다수의 감지 증폭기(406)를 포함할 수도 있고 제2 판독/래치 스트라이프(424-N-1)는 제2 서브어레이(425-N-1)의 제2 행(419-2)에서 감지되는 제2 데이터 값을 저장하도록 그리고 제2 데이터 값을 커플링된 공유 I/O 라인(455-1)을 통해 이동시키도록 구성되는 다수의 감지 증폭기(406)를 포함할 수도 있다. 제1 판독/래치 스트라이프에서의 감지 증폭기의 수는, 목적지 위치로의 제1 데이터 값 및 제2 데이터 값의 이동을 가능하게 하기 위해, 제2 판독/래치 스트라이프에서의 감지 증폭기의 수가 공유 I/O 라인에 커플링되는 것의 10㎱ 이내에 공유 I/O 라인에 커플링되도록 구성될 수도 있다.
대안적으로 또는 추가적으로, (예를 들면, 서브어레이(425-0)의 서브어레이 부분(462-1)에서의 (461-1 및 461-2)로 도시되는 바와 같은) 제1 버퍼는 제1 감지 증폭기에 커플링될 수도 있다(예를 들면, 멀티플렉서(460-1, 460-2)를 통해 서브어레이(425-0)의 서브어레이 부분(462-1)에서의 감지 증폭기(406-0, ..., 406-7) 중 적어도 하나에 커플링될 수도 있다). 제1 버퍼(461-1, 461-2)는 또한 공유 I/O 라인(예를 들면, 공유 I/O 라인(455-1))에 커플링될 수도 있다. 제1 버퍼(461-1, 461-2)는, 공유 I/O 라인(455-1)을 통한 이동을 위해, 제1 감지 증폭기로부터 액세스되는 제1 데이터 값을 저장하도록 구성될 수도 있다. (예를 들면, 서브어레이(425-N-1)의 서브어레이 부분(462-1)에서의 (461-1 및 461-2)로 도시되는 바와 같은) 제2 버퍼는 제2 감지 증폭기에 커플링될 수도 있고(예를 들면, 멀티플렉서(460-1, 460-2)를 통해 서브어레이(425-N-1)의 서브어레이 부분(462-1)에서의 감지 증폭기(406-0, ..., 406-7) 중 적어도 하나에 커플링될 수도 있고), 또한, 동일한 공유 I/O 라인(예를 들면, 공유 I/O 라인(455-1))에 커플링될 수도 있다. 제2 버퍼(461-1, 461-2)는 공유 I/O 라인(455-1)을 통한 이동을 위해, 제2 감지 증폭기로부터 액세스되는 제2 데이터 값을 저장하도록 구성될 수도 있다. 제1 버퍼에 의해 저장되는 제1 데이터 값은 공유 I/O 라인에 대한 제1 버퍼의 연속적인 커플링을 가능하게 할 수도 있고, 제2 버퍼에 의해 저장되는 제2 데이터 값은 공유 I/O 라인에 대한 제2 버퍼의 연속적인 커플링을 또한 가능하게 할 수도 있다.
예를 들면, 제1 및 제2 데이터 값은 (예를 들면, 각각의 감지 증폭기에 커플링되는 멀티플렉서(460-1, 460-2)의 복수의 사이클을 통해) 지속적으로 저장될 수도 있고, 제1 및 제2 버퍼는 또한, 데이터 값이 (예를 들면, 컨트롤러(140) 및/또는 호스트(110)에 의해 결정되는) 적절한 시간에 공유 I/O 라인을 통해 선택 가능하게 이동되는 것을 가능하게 하기 위해 공유 I/O 라인에 커플링될 수도 있다. 다양한 실시형태에서, (예를 들면, 서브어레이(425-0, ..., 425-N-1)의 서브어레이 부분(462-1, ..., 462-M)에서의) 제1 및 제2 버퍼 각각은, 적절한 시간에 공유 I/O 라인을 통해 선택 가능하게 이동될 복수의 데이터 값(예를 들면, 감지 증폭기(406-0, ..., 406-7)로부터 액세스되는 데이터 값)을 저장하도록 구성될 수도 있다.
도 5는 본 개시에 따른 서브어레이 주소 지정을 위한 방법(581)의 실시형태의 플로우차트이다. 명시적으로 언급되지 않는 한, 본 명세서에 설명되는 방법의 엘리먼트는 특정한 순서 또는 시퀀스로 제한되지는 않는다. 추가적으로, 본 명세서에서 설명되는 다수의 방법 실시형태, 또는 그 엘리먼트는 동일한 시점에 또는 실질적으로 동일한 시점에 수행될 수도 있다.
블록(582)에서, 방법(581)은 메모리 디바이스의 뱅크 내의 서브어레이 디코더에 의해 어드레스 신호를 수신하는 것을 포함할 수도 있다. 블록(582)의 동작은, 다수의 실시형태에서, (예를 들면, 도 3과 관련하여 설명되는 바와 같은) 서브어레이 어드레스 래치 회로부(374)에 의해 수행될 수도 있는데, 서브어레이 어드레스 래치 회로부는 수신된 서브어레이 어드레스(예를 들면, 도 1a와 관련하여 설명되는 호스트(110) 및/또는 컨트롤러(140)로부터 전송되는 어드레스 신호)를 래치할 수도 있다. 래치된 서브어레이 어드레스는 (예를 들면, 도 1 및 도 3과 관련하여 설명되는 바와 같은) 서브어레이 디코더(173 또는 373)를 통해 디코딩될 수도 있다.
블록(583)에서, 방법(581)은, 어드레스 신호에 응답하여, 복수의 서브어레이에 커플링되는 회로부에게 다수의 행을 활성화할 것을 지시하는 것을 포함할 수도 있다. 행을 활성화하도록 지시받는 회로부는 (예를 들면, 도 1b, 도 3, 및 도 4와 관련하여 설명되는 바와 같은) 특정한 서브어레이(125, 325 또는 425)에 커플링되는 (예를 들면, 도 1 및 도 3과 관련하여 설명되는 바와 같은) 행 디코더(179 또는 379)를 포함할 수도 있다. 행 디코더(379)는, 예를 들면, 서브어레이 디코더(373)로부터 제1 어드레스 신호를 수신하는 것 및 (예를 들면, 도 3과 관련하여 설명되는 바와 같은) 행 어드레스 래치 회로부(378)로부터 전송되는 제2 어드레스 신호를 수신하는 것에 응답하여, 특정한 서수적 위치에 있는 행을 활성화하도록 구성될 수도 있다. 제1 어드레스 신호는, 예를 들면, 서브어레이 디코더(373)로부터 (예를 들면, 도 3과 관련하여 설명되는 서브어레이 래치 회로부(375)를 통해) 행 디코더(379)로 전송될 수도 있다. 제2 어드레스 신호는, 예를 들면, 행 어드레스 래치 회로부(378)로부터 (예를 들면, 도 3과 관련하여 설명되는 행 래치 회로부(377)를 통해) 행 디코더(379)로 전송될 수도 있다. 예를 들면, 행 디코더(379-0)는 제1 서브어레이(325-0)에 커플링될 수도 있고, 방법은, 서브어레이 디코더(373)로부터 전송되는, 제1 서브어레이(325-0)에 대응하는 제1 어드레스 신호를 수신하는 것 및 행 어드레스 래치 회로부(378)로부터 전송되는, 제1 서브어레이(325-0)에서 특정한 행에 대응하는 제2 어드레스 신호를 수신하는 것을 포함할 수도 있다.
블록(584)으로 도시되는 바와 같이, 회로부는 (예를 들면, 도 1, 도 3, 및 도 4와 관련하여 설명되는 바와 같이) 제1 시간 기간 동안 복수의 서브어레이 중 제1 서브어레이에서 특정한 서수적 위치에 있는 행을 활성화하도록 지시받을 수도 있다. 예를 들면, 회로부(예를 들면, 행 디코더(379-0))는 (예를 들면, 도 4a 및 도 4b와 관련하여 설명되는 바와 같이) 서브어레이(425-0) 내의 행(419-1)을 활성화하도록 지시받을 수도 있다. 또한, 블록(585)으로 도시되는 바와 같이, 회로부(예를 들면, 행 디코더(379-N-1))는 제1 시간 기간 동안 복수의 서브어레이 중 제2 서브어레이에서 상이한 서수적 위치에 있는 행을 활성화하도록 지시받을 수도 있다. 예를 들면, 회로부(예를 들면, 행 디코더(379-N-1))는 제1 시간 기간 동안 서브어레이(425-N-1) 내의 행(419-2)을 활성화하도록 지시받을 수도 있다.
순서를 나타내는 배치(ordinal positioning)는, 본 명세서에서 사용될 때, 엘리먼트의 각각의 그룹 내의 엘리먼트의 상대적 위치 사이를 구별하기 위해 사용된다. 예를 들면, 복수의 서브어레이 각각은 1024개의 행(예를 들면, 행 0 내지 행 1023)의 시퀀스를 포함할 수도 있다. 이 예에서, 특정한 서브어레이(예를 들면, 특정한 서브어레이의 제1 행)로부터의 행 0은, 다른 서브어레이의 행 1 내지 행 1023(예를 들면, 마지막 행) 중 임의의 것과는 상이한 서수적 위치를 갖는다. 그러나, 본 명세서에서 "제1" 및 "제2"와 같은 서수(ordinal number)의 사용은, 문맥 상 명백하게 다르게 지시하지 않는 한, 엘리먼트의 특정한 서수적 위치를 나타내도록 의도되지는 않는다. 예를 들면, 특정한 서브어레이 내의 행 0의 서수적 위치를 갖는 행 및 상이한 서브어레이 내의 행 4의 서수적 위치를 갖는 상이한 행을 고려한다. 이 예에서, 행 0은 "제1"행으로 지칭될 수도 있고, 행 4는, 행 2의 서수적 위치를 갖지 않음에도 불구하고, "제2" 행으로 지칭될 수도 있다. 대안적으로, 행 4는 "제1" 행으로 지칭될 수도 있고 행 0은 "제2" 행으로 지칭될 수도 있다.
본 개시내용의 상기의 상세한 설명에서, 본 개시내용의 일부를 형성하며 본 개시내용의 하나 이상의 실시형태가 어떻게 실시될 수도 있는지를 예시로서 도시하는 첨부의 도면에 대한 참조가 이루어진다. 이들 실시형태는, 통상의 숙련자가 본 개시내용의 실시형태를 실시하는 것을 가능하게 하기 위해 충분히 상세하게 설명되며, 다른 실시형태가 활용될 수도 있다는 것 및 본 개시내용의 범위를 벗어나지 않으면서 프로세스, 전기적 및 구조적 변경이 이루어질 수도 있다는 것이 이해되어야 한다.
본 명세서에서 사용될 때, 특히 도면에서의 참조 번호와 관련한 "X", "Y", "N", "M" 등과 같은 지정자(designator)는, 그렇게 지정되는 다수의 특정한 특징부가 포함될 수도 있다는 것을 나타낸다. 또한, 본 명세서에서 사용되는 전문 용어는 단지 특정한 실시형태를 설명하는 목적을 위한 것이며, 제한하도록 의도되지는 않는다는 것이 이해되어야 한다. 본 명세서에서 사용될 때, 단수 형태는, 문맥 상 명백하게 다르게 지시하지 않는 한, "다수의", "적어도 하나의", 그리고 "하나 이상의"가 하는 것처럼, 단수 및 복수의 지시 대상을 포함하지만(예를 들면, 다수의 메모리 어레이는 하나 이상의 메모리 어레이를 지칭할 수도 있음), 반면, "복수의"는 하나보다 더 많은 그러한 것을 가리키도록 의도된다. 더구나, 단어 "할 수 있는(can)" 및 "할 수도 있는(may)"는, 본 출원 전체에 걸쳐, 필수의 의미(즉, 반드시 해야 한다)가 아닌, 허용적인 의미(즉, 잠재성을 갖는, 할 수 있는)에서 사용된다. 용어 "포함하는(include)", 및 그 파생어는 "포함하는, 그러나 제한되지 않는"을 의미한다. 용어 "커플링되는(coupled)" 및 "커플링(coupling)"은, 문맥에 따라 적절히, 명령어(예를 들면, 제어 신호, 어드레스 신호 등) 및 데이터에 대한 액세스를 위해 및/또는 그들의 이동(송신)을 위해 물리적으로 직접적으로 또는 간접적으로 연결되는 것을 의미한다. 용어 "데이터" 및 "데이터 값"은 본 명세서에서 상호 교환 가능하게 사용되며, 문맥에 따라 적절히, 동일한 의미를 가질 수도 있다(예를 들면, 하나 이상의 데이터 단위 또는 "비트").
본 명세서에서 설명될 때, "I/O 라인"은, 예를 들면, 서브어레이의 각각에 커플링되는 (예를 들면, 판독/래치 스트라이프 내의) 판독/래치 회로부의 감지 증폭기의 세트를 통해, 메모리 셀의 복수의 서브어레이, 행, 및/또는 특정한 열에 의해 선택 가능하게 공유되는(예를 들면, 이들에 커플링되는) 라인(예를 들면, 버스)일 수도 있다. 예를 들면, 다수의 열의 선택 가능한 서브세트(예를 들면, 열의 총 수의 여덟 개의 열 서브세트)의 각각의 감지 증폭기는, 복수의 I/O 라인의 각각으로 이동될 판독/래치 스트라이프의 감지 증폭기에 저장되는(예를 들면, 캐시되는) 데이터 값에 대해 복수의 I/O 라인(예를 들면, 본 명세서에서 설명되는 바와 같이, 공유 I/O 라인)의 각각에 선택 가능하게 커플링될 수도 있다. 단수 형태 "a", "an" 및 "the"가 본 명세서에서 단수 및 복수 둘 모두의 지시 대상을 모두 포함할 수도 있기 때문에, "공유 I/O 라인"은, 문맥 상 명백하게 다르게 지시하지 않는 한, 예를 들면, "복수의 공유 I/O 라인"를 지칭하기 위해 사용될 수도 있다. 또한, "공유 I/O 라인"은 "복수의 공유 I/O 라인"의 약어이다.
본 명세서에서 도시되고 설명되는 서브어레이 주소 지정을 위한 다른 회로부 중에서도, 판독/래치 회로부, 감지 증폭기, 판독/래치 스트라이프, I/O 라인, 공유 I/O 라인, 서브어레이 디코더, 행 디코더, 및/또는 멀티플렉서의 다양한 조합 및 구성을 포함하는 예시적인 실시형태가 본 명세서에서 예시되고 설명되었지만, 본 개시내용의 실시형태는 본 명세서에서 명시적으로 언급되는 그들 조합으로 제한되지는 않는다. 본 명세서에서 개시되는 서브어레이 주소 지정을 위한 다른 회로부 중에서도, 판독/래치 회로부, 감지 증폭기, 판독/래치 스트라이프, I/O 라인, 공유 I/O 라인, 서브어레이 디코더, 행 디코더 및/또는 멀티플렉서의 다른 조합 및 구성은 본 개시내용의 범위 내에 명시적으로 포함된다.
특정한 실시형태가 본 명세서에서 예시되고 설명되었지만, 기술 분야에서 통상의 지식을 가진 자는, 동일한 결과를 달성하도록 계산되는 배열이 도시되는 특정한 실시형태를 대신할 수도 있다는 것을 인식할 것이다. 본 개시내용은 본 개시내용의 하나 이상의 실시형태의 적응 또는 변형을 포괄하도록 의도된다. 상기의 설명은, 제한적인 양식이 아니라, 예시적인 양식으로 이루어졌다는 것이 이해되어야 한다. 상기의 실시형태, 및 본 명세서에서 구체적으로 설명되지 않은 다른 실시형태의 조합은, 상기의 설명의 리뷰시, 기술 분야의 숙련된 자에게 명백할 것이다. 본 개시내용의 하나 이상의 실시형태의 범위는, 상기의 구조체 및 프로세스가 사용되는 다른 애플리케이션을 포함한다. 그러므로, 본 개시내용의 하나 이상의 실시형태의 범위는, 그러한 청구범위의 자격이 부여되는 균등물의 전체 범위와 함께, 첨부된 청구범위를 참조하여 결정되어야 한다.
전술한 발명을 실시하기 위한 구체적인 내용란에서, 몇몇 특징부는 본 개시를 간소화하는 목적을 위해 단일의 실시형태에서 함께 그룹화된다. 본 개시내용의 방법은, 본 개시내용의 개시된 실시형태가 각각의 청구범위에 명시적으로 언급되는 것보다 더 많은 특징부를 사용해야 한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 오히려, 다음의 청구범위가 반영하는 바와 같이, 본 발명의 주제는 단일의 개시된 실시형태의 모든 특징부보다 더 적은 것에 있다. 따라서, 다음의 청구범위는, 이로써, 발명을 실시하기 위한 구체적인 내용에 통합되는데, 각각의 청구범위는 그 자체가 별개의 실시형태로서 독립한다.

Claims (22)

  1. 장치로서,
    메모리 셀의 뱅크(bank) 내의 복수의 서브어레이를 포함하는 메모리 디바이스; 및
    상기 메모리 디바이스에 커플링된 버스를 포함하되, 상기 버스는 독립적인 서브어레이 주소 지정(subarray addressing)을 위한 독립적인 커맨드들을 전송하여,
    시간 기간 동안 상기 복수의 서브어레이 중 제1 서브어레이에서 특정한 서수적 위치(ordinal position)에 있는 행; 및
    상기 시간 기간 동안 상기 복수의 서브어레이 중 제2 서브어레이에서 상이한 서수적 위치에 있는 행을 동시에 활성화하도록 구성되고,
    상기 제2 서브어레이의 행의 상이한 서수적 위치는 상기 제1 서브어레이의 행의 특정한 서수적 위치에 대응하는 어드레스 커맨드와는 독립적으로 결정되는, 장치.
  2. 제1항에 있어서, 회로부를 더 포함하고, 상기 회로부는
    서브어레이 래치 회로부에서 출력이 서브어레이마다 독립적으로 래치되는 서브어레이 디코더로서, 상기 래치된 출력은 대응하는 서브어레이의 활성화 상태를 나타내는, 상기 서브어레이 디코더; 및
    행 디코드 회로부를 포함하되, 상기 행 디코드 회로부는,
    수신된 행 어드레스를 서브어레이 단위 기반으로 독립적으로 래치하기 위한, 서브어레이마다의 행 래치 회로부; 및
    서브어레이마다의 행 디코더를 포함하고, 상기 행 디코더의 각각은
    상기 서브어레이에 대응하는 상기 서브어레이 래치 회로부의 출력; 및
    상기 서브어레이에 대응하는 상기 행 래치 회로부의 출력
    을 수신하도록 구성되는, 장치.
  3. 제2항에 있어서, 상기 회로부는,
    상기 제1 서브어레이에 선택 가능하게 커플링되는 제1 서브어레이 래치 회로부 및 제1 행 래치 회로부; 및
    상기 제2 서브어레이에 선택 가능하게 커플링되는 제2 서브어레이 래치 회로부 및 제2 행 래치 회로부를 더 포함하되;
    상기 제1 서브어레이 래치 회로부, 상기 제1 행 래치 회로부, 상기 제2 서브어레이 래치 회로부, 및 상기 제2 행 래치 회로부는 상기 시간 기간 동안 독립적인 서브어레이 액세스 및 상기 행 활성화를 가능하게 하도록 구성되는, 장치.
  4. 제1항에 있어서, 회로부를 더 포함하고, 상기 회로부는,
    상기 제1 서브어레이에 커플링되는 제1 행 디코더;
    상기 제2 서브어레이에 커플링되는 제2 행 디코더; 및
    제1 래치를 통해 상기 제1 행 디코더에 커플링되며 제2 래치를 통해 상기 제2 행 디코더에 커플링되는 서브어레이 디코더를 포함하는, 장치.
  5. 제4항에 있어서,
    행 어드레스 회로부를 더 포함하되, 상기 행 어드레스 회로부는,
    제3 래치를 통해 상기 제1 행 디코더에; 그리고
    제4 래치를 통해 상기 제2 행 디코더에
    커플링되는, 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 서브어레이에 커플링되는 제1 감지 회로부 및 상기 제2 서브어레이에 커플링되는 제2 감지 회로부로서, 상기 제1 감지 회로부 및 상기 제2 감지 회로부 각각은 각각의 감지 라인에 커플링되는 감지 증폭기를 포함하는, 상기 제1 서브어레이에 커플링되는 제1 감지 회로부 및 상기 제2 서브어레이에 커플링되는 제2 감지 회로부를 더 포함하되;
    상기 제1 감지 회로부 및 상기 제2 감지 회로부는 상기 시간 기간 동안 상기 행 활성화를 가능하게 하도록 구성되는 회로부로부터 물리적으로 분리되는, 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서, 상이한 서브어레이 어드레스에 기초하여, 상기 특정한 서수적 위치에 있는 상기 행 및 상기 상이한 서수적 위치에 있는 상기 행은 상기 시간 기간 동안 활성화되도록 구성되는, 장치.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 특정한 서수적 위치에 있는 상기 행 및 상기 상이한 서수적 위치에 있는 상기 행의 활성화를 지시하는 상이한 서브어레이 어드레스에 기초하여, 상기 제1 서브어레이에 커플링되는 감지 회로부는 상기 특정한 서수적 위치에 있는 상기 활성화된 행을 감지하도록 구성되고, 상기 제2 서브어레이에 커플링되는 감지 회로부는 상기 상이한 서수적 위치에 있는 상기 활성화된 행을 감지하도록 구성되는, 장치.
  9. 시스템으로서,
    뱅크에 메모리 셀의 복수의 서브어레이를 포함하는 메모리 디바이스;
    독립적인 서브어레이 주소 지정을 위한 독립적인 커맨드들을 상기 메모리 디바이스에 제공하도록 구성되는 호스트;
    상기 호스트와 상기 메모리 디바이스 사이의 제어 버스를 포함하되, 상기 독립적인 서브어레이 주소 지정을 위한 독립적인 커맨드들은, 상기 제어 버스를 통해, 상기 호스트로부터 상기 메모리 디바이스로 이동되어,
    상기 메모리 디바이스의 제1 서브어레이의 행의 특정한 서수적 위치에서 감지되는 제1 데이터 값의 제1 감지 증폭기에 의한; 그리고
    상기 메모리 디바이스의 제2 서브어레이의 행의 상이한 서수적 위치에서 감지되는 제2 데이터 값의 제2 감지 증폭기에 의한
    독립적인 동시적 저장을 가능하게 하고,
    상기 제2 서브어레이의 행의 상이한 서수적 위치는 상기 제1 서브어레이의 행의 특정한 서수적 위치에 대응하는 어드레스 커맨드와는 독립적으로 결정되는, 시스템.
  10. 제9항에 있어서,
    상기 메모리 디바이스는 상기 제어 버스를 통해 상기 호스트로부터 서브어레이 주소 지정 커맨드를 수신하도록 구성되고; 그리고
    상기 서브어레이 주소 지정 커맨드는,
    상기 제1 서브어레이에 대응하는 제1 서브어레이 어드레스 커맨드 및 상기 제2 서브어레이에 대응하는 독립적인 제2 서브어레이 어드레스 커맨드; 및
    상기 제1 서브어레이의 행의 특정한 서수적 위치에 대응하는 제1 행 어드레스 커맨드 및 상기 제2 서브어레이의 행의 상이한 서수적 위치에 대응하는 독립적인 제2 행 어드레스 커맨드를 포함하는, 시스템.
  11. 제9항에 있어서,
    상이한 서브어레이의 독립적인 선택을 위한, 상기 호스트로부터 수신되는 서브어레이 주소 지정 커맨드들에 포함되는 상이한 서브어레이 어드레스 커맨드들을 디코딩하도록 구성되는 서브어레이 디코더;
    상기 상이한 서브어레이 어드레스 커맨드들에 기초하여 상이한 서브어레이의 독립적인 선택을 가능하게 하는 서브어레이 어드레스 래치 회로부;
    상기 제1 서브어레이의 선택을 위한, 상기 제1 서브어레이에 커플링되는 제1 서브어레이 래치 회로부에 의한 저장을 위해 상기 서브어레이 디코더로부터 전송되는 제1 서브어레이 어드레스 신호; 및
    상기 제2 서브어레이의 선택을 위한, 상기 제2 서브어레이에 커플링되는 제2 서브어레이 래치 회로부에 의한 저장을 위해 상기 서브어레이 디코더로부터 전송되는 제2 서브어레이 어드레스 신호를 더 포함하는, 시스템.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 상이한 서브어레이에서의 상이한 행의 독립적인 선택을 위한, 상기 호스트로부터 수신되는 서브어레이 주소 지정 커맨드들에 포함되는 상이한 행 어드레스 신호들을 저장하도록 구성되는 행 어드레스 래치 회로부;
    상기 상이한 행 어드레스 신호들에 기초하여 상기 상이한 서브어레이에서 상기 상이한 행의 독립적인 선택을 가능하게 하기 위해 상기 상이한 행 어드레스 신호들을 디코딩하도록 구성되는 행 디코더 회로부;
    상기 제1 서브어레이의 상기 특정한 서수적 위치에 있는 상기 행의 독립적인 활성화를 위해 상기 행 어드레스 래치 회로부로부터 전송되는 제1 신호를 저장하기 위한, 상기 제1 서브어레이에 커플링되는 제1 행 래치 회로부;
    상기 제1 서브어레이에 커플링되며 상기 제1 서브어레이의 선택을 위해 상기 제1 서브어레이 래치 회로부로부터 전송되는 상기 제1 신호를 디코딩하도록 그리고 상기 제1 서브어레이의 상기 특정한 서수적 위치에 있는 상기 행의 독립적인 선택을 위해 상기 제1 행 래치 회로부로부터 전송되는 제1 신호를 디코딩하도록 구성되는 제1 행 디코더;
    상기 제2 서브어레이의 상기 상이한 서수적 위치에 있는 상기 행의 독립적인 활성화를 위해 상기 행 어드레스 래치 회로부로부터 전송되는 제2 신호를 저장하기 위한, 상기 제2 서브어레이에 커플링되는 제2 행 래치 회로부; 및
    상기 제2 서브어레이에 커플링되며 상기 제2 서브어레이의 선택을 위해 상기 제2 서브어레이 래치 회로부로부터 전송되는 상기 제2 신호를 디코딩하도록 그리고 상기 제2 서브어레이의 상기 상이한 서수적 위치에 있는 상기 행의 독립적인 선택을 위해 상기 제2 행 래치 회로부로부터 전송되는 상기 제2 신호를 디코딩하도록 구성되는 제2 행 디코더를 더 포함하는, 시스템.
  13. 제9항 내지 제11항 중 어느 한 항에 있어서,
    메모리 디바이스의 컨트롤러를 더 포함하되, 상기 메모리 디바이스의 컨트롤러는,
    상기 제어 버스를 통해 상기 호스트로부터 서브어레이 주소 지정 커맨드를 수신하도록; 그리고
    상기 제1 서브어레이의 상기 행으로부터의 상기 제1 데이터 값의 상기 제1 감지 증폭기에 의한 그리고 상기 제2 서브어레이의 상기 행으로부터의 상기 제2 데이터 값의 상기 제2 감지 증폭기에 의한 동시적 저장을 지시하도록 구성되는, 시스템.
  14. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 메모리 디바이스의 컨트롤러;
    상기 메모리 디바이스에 의한 저장을 위한 데이터의 입력 및 상기 메모리 디바이스에서 액세스되는 데이터의 출력을 가능하게 하도록 구성되는 입력/출력(input/output; I/O) 회로부; 및
    상기 저장을 위해 상기 호스트로부터 데이터를 이동시키도록 그리고 상기 액세스된 데이터를 상기 호스트로 이동시키도록 구성되는 상기 호스트와 상기 메모리 디바이스 사이의 데이터 버스를 더 포함하되;
    상기 제어 버스는 상기 컨트롤러에 커플링되고 상기 데이터 버스는 상기 I/O 회로부에 커플링되는, 시스템.
  15. 제9항 내지 제11항 중 어느 한 항에 있어서,
    상기 메모리 디바이스에서 액세스되는 데이터를 상기 호스트로 이동시키도록 구성되는 상기 호스트와 상기 메모리 디바이스 사이의 데이터 버스; 및
    상기 호스트에 커플링되는 프로세서를 더 포함하되;
    상기 제어 버스를 통해 상기 메모리 디바이스로 이동되는 서브어레이 주소 지정 커맨드에 응답하여, 상기 제1 및 제2 데이터 값에 대해 상기 프로세서에 의해 수행되는 데이터 프로세싱을 가능하게 하기 위해, 상기 데이터 버스는 상기 제1 서브어레이의 상기 행으로부터 액세스되는 상기 제1 데이터 값 및 상기 제2 서브어레이의 상기 행으로부터 액세스되는 제2 데이터 값을 이동시키는, 시스템.
  16. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 제2 서브어레이의 상기 행의 상기 상이한 서수적 위치는 상기 제1 서브어레이에서의 상기 행의 상기 특정한 서수적 위치에 대응하는 어드레스 신호와는 독립적으로 결정되는, 시스템.
  17. 메모리 디바이스를 동작시키기 위한 방법으로서,
    상기 메모리 디바이스의 뱅크 내의 서브어레이 디코더에 의해 독립적인 서브어레이 주소 지정을 위한 독립적인 커맨드들을 수신하는 단계 - 상기 독립적인 서브어레이 주소 지정을 위한 독립적인 커맨드들은 호스트로부터 상기 메모리 디바이스에 커플링된 버스를 통해 입력됨 -; 및
    상기 독립적인 서브어레이 주소 지정을 위한 독립적인 커맨드들에 응답하여, 복수의 서브어레이에 커플링되는 회로부에게:
    제1 시간 기간 동안 상기 복수의 서브어레이 중 제1 서브어레이에서 특정한 서수적 위치에 있는 행을; 그리고
    상기 제1 시간 기간 동안 상기 복수의 서브어레이 중 제2 서브어레이에서 상이한 서수적 위치에 있는 행을
    독립적으로 동시에 활성화할 것을 지시하는 단계를 포함하고,
    상기 제2 서브어레이의 행의 상이한 서수적 위치는 상기 제1 서브어레이의 행의 특정한 서수적 위치에 대응하는 어드레스 커맨드와는 독립적으로 결정되는, 메모리 디바이스를 동작시키기 위한 방법.
  18. 제17항에 있어서, 상기 제1 서브어레이에서 상기 특정한 서수적 위치에 대응하는 행 어드레스 및 상기 제2 서브어레이에서 상기 상이한 서수적 위치에 대응하는 상이한 행 어드레스를 갖는 상기 제1 서브어레이에서의 상기 행 및 상기 제2 서브어레이에서의 상기 행을, 상기 버스를 통해 수신되는 독립적인 서브어레이 주소 지정을 위한 독립적인 커맨드들에 기초하여, 주소 지정하는 단계를 더 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
  19. 제17항에 있어서,
    상기 제1 시간 기간 동안, 상기 제1 서브어레이에서 상기 특정한 서수적 위치에 있는 상기 행을 활성화시키고, 상기 제2 서브어레이의 상기 상이한 서수적 위치에 있는 상기 행을 독립적으로 활성화시키고, 그에 의해;
    상기 제1 서브어레이에서 상기 특정한 서수적 위치에 있는 상기 행에 저장되는 제1 데이터 값을 감지하는 것과 상기 제2 서브어레이에서 상기 상이한 서수적 위치에 있는 상기 행에 저장되는 제2 데이터 값을 감지하는 것 사이의 레이턴시를;
    상기 제1 서브어레이 및 상기 제2 서브어레이에서 상기 특정한 서수적 위치에 있는 상기 행의 활성화로부터, 상기 제1 서브어레이 및 상기 제2 서브어레이에서 상기 상이한 서수적 위치에 있는 상기 행의 활성화로 전환하는 것에 비해
    감소시키는 단계를 더 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    제2 시간 기간에, 컨트롤러로부터의 신호를 통해, 공유 I/O 라인의 상기 제1 서브어레이의 감지 회로부에 대한 그리고 상기 제2 서브어레이의 감지 회로부에 대한 커플링을 지시하고, 그에 의해;
    상기 제1 서브어레이 및 상기 제2 서브어레이에서 상기 특정한 서수적 위치에 있는 행을 활성화시키고 상기 제1 서브어레이에 대한 상기 감지 회로부 및 상기 제2 서브어레이에 대한 상기 감지 회로부를 상기 공유 I/O 라인에 커플링하고 나서;
    상기 제1 서브어레이 및 상기 제2 서브어레이에서 상기 상이한 서수적 위치에 있는 상기 행을 독립적으로 활성화시키고 상기 제1 서브어레이에 대한 상기 감지 회로부 및 상기 제2 서브어레이에 대한 상기 감지 회로부를 상기 공유 I/O 라인에 다시 커플링하는 것에 비해;
    상기 제1 서브어레이 행에서 상기 특정한 서수적 위치에 있는 상기 행 및 상기 제2 서브어레이에서 상기 상이한 서수적 위치에 있는 상기 행에 저장되는 데이터 값에 대한 상기 공유 I/O 라인의 스루풋 성능을 증가시키는 단계를 더 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
  21. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 메모리 디바이스의 물리적 뱅크에서 상기 제1 서브어레이에서 상기 특정한 서수적 위치에 있는 상기 행에 저장되는 제1 데이터 값을 이동시키고 상기 제2 서브어레이에서 상기 상이한 서수적 위치에 있는 상기 행에 저장되는 제2 데이터 값을 이동시키는 단계를 더 포함하되;
    상기 독립적인 서브어레이 주소 지정을 위한 커맨드는, 가상 뱅크를 형성하기 위해, 특정한 서브어레이 어드레스를 사용하여 주소 지정되는 상기 제1 서브어레이 및 상이한 서브어레이 어드레스를 사용하여 주소 지정되는 상기 제2 서브어레이를 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
  22. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 제2 서브어레이의 상기 행의 상기 상이한 서수적 위치를, 상기 제1 서브어레이에서의 상기 행의 상기 특정한 서수적 위치에 대응하는 어드레스 신호와는 독립적으로 결정하는 단계를 더 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
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