JP2009157887A - ロードストアキューの制御方法及びその制御システム - Google Patents

Abstract

【課題】キャッシュと主記憶部との間に実装されるロードストアキューについて、ＲＡＳのアクティベート実行回数を削減して、主記憶部に対して効率的にリクエストを発行する。
【解決手段】ロードストアキューの制御方法は、主記憶部に対して発行するリクエストを保持する制御方法であって、ロードストアキュー内の第１のリクエストのアドレスと第２のリクエストのアドレスが主記憶部において同一の処理単位に含まれるアドレスである場合には、第１のリクエストを主記憶部に発行する際に、その第２のリクエストを併せて主記憶部へと発行するように制御するものである。
【選択図】図３

Description

本発明は、主記憶部に対して発行するリクエストを保持するロードストアキューの制御方法に関し、特にキャッシュと主記憶部との間に設けられたロードストアキューの制御方法に関する。

近年、プロセッサからキャッシュへとロード・ストアリクエストを発行する際、或いはキャッシュから主記憶部へとロード・ストアリクエストを発行する際に、アクセスレイテンシ、データ転送性能差を隠蔽するためのロードストアキューが実装されてきた。ロードストアキューは、プロセッサとキャッシュ、或いは、キャッシュと主記憶部の中間位置に設けられ、その制御方法についてこれまでにも多くの工夫がなされてきた。

ロードストアキューに関するアクセスレイテンシ、データ転送性能を向上させる技術としては、例えば以下のような技術が良く知られている。
（１）ストアキュー内に発行待ちとなっているリクエストと同一アドレスの後続ロードリクエストが存在する場合には、キャッシュ若しくは主記憶部へとロードアクセスリクエストを発行する代わりに、発行待ちとなっているストアキューのデータをロードアクセス結果としてリプライすることにより、短アクセスタイム化を計っている。
（２）また、処理時間のかかるロードリクエストを、先行するストアリクエストより先に発行するなどの工夫がなされている。
（３）さらに、先行ストアリクエストと同一アドレスの後続リクエストが存在する場合には、ストアデータの置き換え、或いはマージを行い、ストアリクエストの圧縮を行っている。そして、これらの機能の高速化手法も提案されている。

また、プロセッサとキャッシュとの間に実装されるロードストアキューに関する技術として、特許文献１では、ストアリクエストが発生したにも関わらずそのストアデータが揃わない場合に、先行ストアリクエストと後続ロードリクエストが同一アドレスでない場合、ロードストアバッファにおいて順番を入れ替え、ロードリクエストを先に発行する主記憶アクセス制御方式を提供している。即ち、特許文献１に開示される主記憶アクセス制御方式は、ストアリクエストが別要因で遅れてしまい、アドレスが一致しないロードリクエストを優先して主記憶部へと発行するものである。特許文献２では、同一アドレスのストアリクエストをマージするキャッシュメモリアクセスシステムが提案されている。特許文献３及び４では、同一アドレスを有するストアリクエスト後のロードリクエストについて、その高速化手法が提案されている。
特開平０６−１３１２３９号公報 特開平０１−０５０１３９号公報 特開２０００−２５９４１２号公報 特開２００２−２８７９５９号公報

しかしながら、上述したいずれの技術もプロセッサとキャッシュとの間に実装されるロードストアキューに関するものであり、主記憶部であるＤＲＡＭ、シンクロナスＤＲＡＭ及びそれらを用いたＤＩＭＭやＳＩＭＭの特性を利用することで、アクセスレイテンシ、データ転送に関して性能改善及び低消費電力化を実現する内容ではない。

プロセッサとキャッシュとの間に実装されるロードストアキューに関しては、一般的にキャッシュとしてＳＲＡＭが使用され、プロセッサから発行されるリクエストは主記憶部に対して直接アクセスを伴うものではないため、主記憶アクセスにおけるローアドレスやバンク（ランク）を有効化するアクティベートについて問題とはならない。一方、キャッシュと主記憶部との間に実装されるロードストアキューに関しては、一般的に、主記憶部を構成するＤＲＡＭ、ＳＤＲＡＭに対してアクセスする場合には、ローアドレスをセットしてローアドレスストローブ（ＲＡＳ）をアクティベートし、次いでカラムアドレスをセットしてカラムアドレスストローブ（ＣＡＳ）をアクティベートとすることによってデータの読み書きが行われる。また、同じく主記憶部を構成するＤＩＭＭ、ＳＩＭＭにおいても、バンク・ランクによりアクセス先が異なるため、データ転送のためにはアクセス先を示すバンク（ランク）を指定してアクティベートする。このため、データ転送に際してＤＲＡＭではローアドレスのアクティベートが必要となり、ＤＩＭＭ、ＳＩＭＭではバンク（ランク）のアクティベートが必要となる。

ところで、ＳＲＡＭとは異なり、ＤＲＡＭ、ＳＤＲＡＭは、同一のローアドレスに対するアクセスが連続する場合には、ローアドレスを出力した後、カラムアドレスを変更するだけでデータを高速にアクセス可能なバースト転送機能を備えている。しかし、上述したように、各リクエストを主記憶部に発行する都度、主記憶部においてアドレスアクティベート後にデータアクセスを実行する構成とした場合には、例えば、同一のローアドレスを有する複数のロードリクエストについても、各ロードリクエストそれぞれについてアクティベートを要することになり、アクティベート実行回数の不要な増加を招くという問題がある。このため、アクティベート実行回数の増加により、アクセスレイテンシ、データ転送が低下するという課題がある。

本発明の目的は、上記知見に基づいてなされたものであって、キャッシュと主記憶部との間に実装されるロードストアキューについて、ＲＡＳのアクティベート実行回数を削減して、主記憶部に対して効率的にリクエストを発行することで、アクセスレイテンシ、データ転送に関して性能改善及び低消費電力化を実現するロードストアキューの制御方法及び制御システムを提供することにある。

本発明に係るロードストアキューの制御方法の一態様は、主記憶部に対して発行するリクエストを保持するロードストアキューの制御方法であって、前記ロードストアキュー内の第１のリクエストのアドレスと第２のリクエストのアドレスが前記主記憶部において同一の処理単位に含まれるアドレスである場合には、前記第１のリクエストを前記主記憶部に発行する際に、前記第２のリクエストを併せて前記主記憶部へと発行する。

また、本発明に係るロードストアキューの制御システムの一態様は、主記憶部に対して発行するリクエストを保持するロードストアキューと、当該ロードストアキューを制御する制御部と、を備えたロードストアキューの制御システムであって、前記制御部は、前記ロードストアキュー内の第１のリクエストのアドレスと第２のリクエストのアドレスが前記主記憶部において同一の処理単位に含まれるアドレスである場合には、前記第１のリクエストを前記主記憶部に発行する際に、前記第２のリクエストを併せて前記主記憶部へと発行する。

本発明によれば、キャッシュと主記憶部との間に実装されるロードストアキューについて、主記憶部に対して効率的にリクエストを発行することで、アクセスレイテンシ、データ転送に関して性能改善及び低消費電力化を実現するロードストアキューの制御方法及び制御システムを提供することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡潔化がなされている。各図面において同一の構成又は機能を有する構成要素及び相当部分には、同一の符号を付し、その説明を省略する。

図１は、本発明の各実施の形態のロードストアキュー制御方法の共通した全体概念図である。ロードストアキュー１０は、キャッシュ２０と主記憶部３０の間に実装されている。ロードストアキュー１０は主記憶部３０に対して発行するリクエストを保持する。尚、ロードストアキュー１０は主記憶部３０に対してリクエストを直接発行するロードストアキューであればよく、ロードストアキュー１０に対してリクエストを発行する装置はキャッシュ２０に限定されない。ロードストアキューは、図示しないプロセッサからリクエストを直接発行されるロードストアキューであってもよい。

キャッシュ２０はロードストアキュー１０に対してリクエスト５０を新たに発行する。リクエスト５０は、リクエスト５０がロードリクエスト又はストアリクエストのいずれかのリクエストであるかを示すリクエスト種類情報（ＬＤ／ＳＴ４１）と、リクエストで使用するデータを指定するアドレス４２と、主記憶部３０に格納するストアデータ４８と、を含む。

ロードストアキュー１０は、主記憶部３０に対するリクエストを実際に発行するリクエストキュー１１と、ストアデータ４８を保持するストアデータキュー１２と、ロードリクエストに対するリプライ情報（ＬＤリクエストリプライ情報４９）を保持するリプライキュー１３と、を含む。尚、図示は省略するが、ロードストアキュー１０は、ロードデータを保持するロードキューを更に備えていてもよい。

ロードストアキューの制御方法は、ランダムに発生するロードリクエスト及びストアリクエストを、ロードストアキュー１０内でそのリクエスト順序を並び替え、連続したロードリクエストと連続したストアリクエストとなるように制御する。このため、キャッシュ２０からロードストアキュー１０へと新たに発行されたリクエスト５０に対して制御情報４３を付与し、ロードストアキュー１０内におけるリクエストの順序を並び替える。

ロードストアキュー１０内のキューについて、主記憶部３０により近いキューを上位キューとし、ロードストアキュー１０に新たに発行されたリクエストは、ロードストアキュー１０内において上位キューへと移動する。

ロードストアキューの制御方法は、ロードストアキュー１０内でその順序を並び替えたリクエストを、主記憶部３０に対して発行する。リクエストがストアリクエストである場合には、ストアデータ４８を主記憶部３０に転送し、指定されたアドレス４２に格納する。リクエストがロードリクエストである場合には、主記憶部３０からロードストアキュー１０に対して、ロードデータとロードリクエストに関するLDリクエストリプライ情報４９が転送される。リクエストキュー11は、同一アドレスのロードがあった場合、１つのリクエストに圧縮して主記憶部３０にリクエストされるが、LDリクエストリプライ情報４９は、圧縮前のロードリクエスト情報を記憶している。主記憶部３０からのロードデータは、LDリクエストリプライ情報と照合され、キャッシュ２０からのロードリクエスト毎にリプライを返す。

尚、ロードストアキュー１０のリクエストキュー１１及びリプライキュー１３は、例えばフリップフロップ（ＦＦ）で構成することができ、ストアデータキュー１２はランダムアクセスメモリ（ＲＡＭ）で構成することができる。主記憶部３０は、ＤＲＡＭやシンクロナスＤＲＡＭ（ＳＤＲＡＭ）で構成され、これらＤＲＡＭを用いたＤＩＭＭやＳＩＭＭにより構成してもよい。

図２はロードストアキュー内におけるリクエストキューの制御内容を説明するための図である。リクエストキュー１１内に保持されたリクエストの制御情報４３は、リクエストの有効性を示す有効情報（Ｖ４４）と、ストアｗａｉｔカウント（ＳＴｗａｉｔ４６）と、ストアｗａｉｔ ｖａｌｉｄ（ＳＴｗａｉｔＶ４５）と、近接アドレスフラグコード４７と、を含む。

ＳＴｗａｉｔ４６及びＳＴｗａｉｔＶ４５は、所定の条件を満足するまでの間、ロードストアキュー１０内のストアリクエストをロードストアキュー１０内に保持するように制御するための制御情報である。例えば所定の条件としては、ストアリクエストに後続するリクエストの個数に応じて制御することができる。

より具体的には、ストアリクエストに後続して発行されるリクエストの個数をＳＴｗａｉｔ４６を用いてカウントし、当該カウント値が規定回数となった場合には、ＳＴｗａｉｔＶ４５を規定の値に設定する。ＳＴｗａｉｔＶ４５が規定の値となった場合には、そのストアリクエストを主記憶部３０に対して発行するように制御することができる。一方、ＳＴｗａｉｔＶ４５が規定の値となるまでの間は、そのストアリクエストを主記憶部３０に対して発行せずに、ロードストアキュー１０内に保持するように制御することができる。

このように、ロードストアキュー１０に対して新たに発行されるリクエストの個数が所定の個数となるまでの間、ロードストアキュー１０内にストアリクエストを保持することで、先行するストアリクエストと、同じアドレスの後続ストアリクエストがあった場合、ロードストアキュー１０内により多くのストアリクエストを滞留させることができるため、効率よくストアデータをマージすると共に、ストアリクエスト毎に保持する時間を変えることにより、ストアリクエストとロードリクエストを分離して主記憶部３０に発行することができる。

近接アドレスフラグコード４７は、主記憶部３０において予め定めたアドレスの処理単位に基づいて、ロードストアキュー１０内のリクエストを分類するための制御情報である。主記憶部３０におけるアドレスは予め複数の処理単位に分割され、近接アドレスフラグコード４７は、それら処理単位のいずれかを示す識別情報である。ロードストアキュー１０内のリクエストに近接アドレスフラグコード４７を付与することで、リクエストをアドレスに応じて分類して管理することができる。例えば、同一のローアドレスを有するリクエストに対して同一の近接アドレスフラグコード４７を付与し、同一のランクアドレスを有するリクエストに同一の近接アドレスフラグコード４７を付与することができる。

より具体的には、ロードストアキューの制御方法は、ロードストアキュー１０内のリクエストと新たに発行されるリクエストをそのアドレスについて互いに比較し、リクエストを近接アドレスフラグコード４７に応じて分類する。そして、ロードストアキュー１０内のリクエストを主記憶部３０へと発行する際には、リクエストのうち同一の近接アドレスフラグコード４７を有するリクエストをまとめて連続して主記憶部３０へと発行する。例えばメモリリクエスト選択ユニット（ＭＲＳＵ１５）によって、ロードリクエストを主記憶部３０へと発行する場合には、同一の近接フラグコード４７を有するロードストアキュー１０内のロードリクエストを全て選択した上で、それらロードリクエストを連続して発行するようにマルチプレクサを制御することができる。

また、ストアリクエストを主記憶部３０へと発行する場合には、ＳＴｗａｉｔＶ４５が規定の値となったストアリクエストを主記憶部３０へとまず発行した後、同一の近接アドレスフラグコード４７を有するストアリクエストを連続して発行するように制御することができる。尚、ストアリクエストによっては、ＳＴｗａｉｔＶ４５が規定の値となる前に発行するように制御してもよいし、ＳＴｗａｉｔＶ４５が規定の値となったストアリクエストから常に選択して発行するように制御することもできる。

さらにまた、ロードストアキューの制御方法は、同一アドレスリクエスト制御部１４によって、同一のアドレスを有するリクエストについて下記（ｉ）乃至（ｉｉｉ）で説明する制御を実行することができる。

（ｉ）ロードストアキュー１０内において、先行ロードリクエストと後続ロードリクエストのアドレスが同一であった場合には、主記憶部３０に対するロードリクエストを１つにする。より具体的には、新規に発行されたロードリクエストのアドレスとロードストアキュー１０内の全てのロードリクエストのアドレスとを比較し、同一のアドレスを有するロードリクエストが存在する場合には、リクエストキュー１１には１つのロードリクエストのみをキューイングし、リプライキュー１３には同一のアドレスを有する全てのロードリクエストの個数分のＬＤリクエストリプライ情報４９がキューイングされる。尚、本制御機能は一般的にキャッシュ２０内に実装されることもあるが、ロードストアキュー１０のリクエスト元がキャッシュ２０ではない場合には、ロードストアキュー１０に実装してもよい。

（ｉｉ）先行ストアリクエストと後続ストアリクエストのアドレスが同一であった場合には、それらストアリクエストのストアデータをマージする。より具体的には、ロードストアキュー１０内の全てのストアリクエストについて、先行するストアリクエストと後続ストアリクエストのアドレスを比較し、同一のアドレスを有するストアリクエストが存在する場合には、後続ストアリクエストのストアデータ４８を先行ストアリクエストのストアデータ４８にマージする。この場合、リクエストキュー１１には、１つのストアリクエストのみがキューイングされ、ストアデータキュー１２には、マージされた１つのストアデータ４８が保持される。

（ｉｉｉ）先行ストアリクエストと後続ロードリクエストのアドレスが同一であった場合には、ストアデータキュー１２に保持されたストアデータ４８の内容を後続ロードリクエストのデータとしてリプライする。より具体的には、新規に発行されたロードリクエストのアドレスとロードストアキュー１０内の全てのストアリクエストのアドレスとを比較し、同一のアドレスを有するストアリクエストが存在する場合には、ロード結果として、ストアデータキュー１２に保持されたストアデータ４８の内容をキャッシュにリプライする。

実施の形態１．
実施の形態１では、ロードストアキューの制御方法は、ロードストアキュー１０内のリクエストのアドレスが主記憶部３０において同一の処理単位に含まれるか否かを判定し、主記憶部３０へとリクエストを発行する際には、同一の処理単位に含まれるアドレスを有するリクエストをまとめて連続して発行するよう制御する。図３は、本実施の形態のロードストアキューの制御方法が、ロードストアキュー内のリクエストを制御する手順の一例を示すフローチャートである。以下、図３を参照しながらロードストアキューの制御方法について詳細に説明する。

まず、ロードストアキューの制御方法は、新規発行されたリクエストの有効情報Ｖ４４の値を初期化する（Ｖ＝１）（ステップＳ１０１）。次いで、ロードストアキュー１０内の上位キューに存在する全てのリクエストのアドレスと、新規発行されたリクエストのアドレスとを比較して検索を行う（ステップＳ１０２）。

ステップＳ１０２における検索の結果、ロードストアキュー１０内の上位キューに、新規発行リクエストのアドレスと同一のローアドレス或いは同一のランクアドレスを有するリクエストが存在するか否かを判定する（ステップＳ１０３）。即ち、新規発行リクエストに先行するリクエストであって、新規リクエストと同一のローアドレス或いは同一のランクアドレスを有しており、主記憶部３０に発行する際に、新規発行リクエストと同時に発行可能なリクエストがロードストアキュー１０内に既に存在しているか否かを確認する。

ステップＳ１０３における判定の結果、新規発行リクエストのアドレスと同一のローアドレス或いは同一のランクアドレスを有するリクエストが既に存在している場合には、ロードストアキュー１０内のそのリクエストに付与された近接アドレスフラグコード４７を新規発行リクエストに付与する（ステップＳ１１０）。一方、新規発行リクエストのアドレスと同一のローアドレス或いは同一のランクアドレスを有するリクエストが存在しない場合には、新たな近接アドレスフラグコード４７を生成して、その新規発行リクエストに付与する（ステップＳ１０４）。

次いで、ロードストアキュー１０内の上位キューに有効なリクエスト（ここでは、Ｖ＝１のリクエスト）が存在するか否かを判定する（ステップＳ１０５）。判定の結果、上位キューに有効なリクエストが存在しない場合には、ステップＳ１１１へと進む。一方、上位キューに有効なリクエストが存在する場合には、リクエストが最上位キューに位置するものであるか否かを更に判定する（ステップＳ１０６）。

ステップＳ１０６における判定の結果、リクエストが最上位キューに位置するものである場合にはステップＳ１１１へと進む。一方、リクエストが最上位キューに位置するものではない場合には、同一の近接アドレスフラグコード４７を有するリクエストが、主記憶部３０に対して発行されたか否かを更に判定する（ステップＳ１０７）。即ち、同一の近接アドレスフラグコード４７を有するリクエストをまとめて連続して発行するか否かを確認する。

ステップＳ１０７における判定の結果、同一の近接アドレスフラグコード４７を有するリクエストが、主記憶部３０に対して発行された場合にはステップＳ１１１へと進む。一方、同一の近接アドレスフラグコード４７を有するリクエストが、主記憶部３０に対して発行されていない場合には、直上キューのリクエストが有効なリクエスト（ここでは、Ｖ＝１のリクエスト）であるか否かを更に判定する（ステップＳ１０８）。

ステップＳ１０８における判定の結果、直上キューのリクエストが有効なリクエストである場合には再びステップＳ１０８へと戻る。一方、直上キューのリクエストが有効なリクエストでない場合には、リクエストを上位キューへと移動して、ステップＳ１０５へと戻る（ステップＳ１０９）。

他方、ステップＳ１０５、Ｓ１０６、Ｓ１０７の判定の結果、リクエストが主記憶部３０への発行対象となった場合には、リクエストの有効情報Ｖ４４の値をクリアし（Ｖ＝０）（ステップＳ１１１）、ロードストアキュー１０から主記憶部３０に対してリクエストを発行する（ステップＳ１１２）。

このように、ロードストアキュー１０内のリクエストについて、そのアドレスが同一のローアドレス或いは同一のランクアドレスである場合には、同一の近接アドレスフラグコード４７を有するリクエストを併せて主記憶部３０へと発行することで、同一のローアドレス或いは同一のランクアドレスにより主記憶部３０に対して連続してアクセスすることができる。このため、ロードストアキュー１０から主記憶部３０に対してリクエストを発行する際には、同一のローアドレスの転送について、ＲＡＳを１回のみアクティベートすれば良く、ＲＡＳのアクティベート実行回数を削減することができる。また、ＤＩＭＭ等が主記憶部３０に使用されており、同一ランクアドレスアクセスが連続する場合の方が、異ランクアドレスアクセスが連続する場合より、高速にアクセスできる場合は、同一ランクアドレスアクセスを連続させることができ、主記憶部３０の処理を高速化できる。

実施の形態２．
次に、本発明の実施の形態２について図面を参照して詳細に説明する。実施の形態２では、ロードストアキューの制御方法は、ロードストアキュー１０内におけるリクエストの順序を並び替え、連続したストアリクエストと連続したロードリクエストとなるように制御する。図４は、本実施の形態のロードストアキューの制御方法が、ロードストアキュー内のリクエストを制御する手順の一例を示すフローチャートである。図４に示すようにステップＳ２０３乃至Ｓ２０７において、新規発行されたロードリクエストの順序を制御する。また、ステップＳ２０８乃至Ｓ２１７において、新規発行されたストアリクエストをロードストアキュー１０内に待機させると共に、その順序を制御する。以下、図４を参照しながらロードストアキューの制御方法について詳細に説明する。尚、ロードリクエストと同一アドレスの先行ストアリクエストがリクエストキュー上にあった場合で、ロードデータの一部のデータがストアデータとして存在しないような場合に、当該ストアリクエストのストアデータをロードリクエストのデータとしてキャッシュにリプライできないとき、ストアリクエストは規定回数待つことなしに、ロードリクエストに先立ってストアリクエストを主記憶部に発行しなければならないが、当該制御は、本発明の本質ではないため、記述していない。また、実施の形態１では、リクエストキューで、ストアリクエストの直上位キューにあるのがストアリクエストであった場合で、当該直上位キューが主記憶部に発行された場合には、ストアリクエストの発行待ちをせずに主記憶部へ発行する制御の場合を示している。

まず、ロードストアキューの制御方法は、新規発行されたリクエストの有効情報Ｖ４４と、ＳＴｗａｉｔＶ４５と、ＳＴｗａｉｔ４６の値を初期化する（Ｖ＝１，ＳＴｗａｉｔＶ＝０，ＳＴｗａｉｔ＝０）（ステップＳ２０１）。次いで、リクエスト種類情報（ＬＤ／ＳＴ４１）より、リクエストがロードリクエストであるか否かを判定する（ステップＳ２０２）。

ステップＳ２０２における判定の結果、リクエストがロードリクエストでない場合（即ちストアリクエストである場合）には、ステップＳ２０８へと進む。一方、リクエストがロードリクエストである場合には、ロードストアキュー１０内の上位キューに有効なリクエスト（ここでは、Ｖ＝１のリクエスト）が存在するか否かを判定する（ステップＳ２０３）。即ち、ロードストアキュー１０内に先行する有効なリクエストが存在するか否かを確認する。

ステップＳ２０３における判定の結果、上位キューに有効なリクエストが存在しない場合には、ステップＳ２１８へと進む。一方、上位キューに有効なリクエストが存在する場合には、リクエストが最上位キューに位置するものであるか否かを更に判定する（ステップＳ２０４）。即ち、リクエストが主記憶部３０に対して次に発行対象となるリクエストであるか否かを確認する。

ステップＳ２０４における判定の結果、リクエストが最上位キューに位置するものである場合にはステップＳ２１８へと進む。一方、リクエストが最上位キューに位置するものではない場合には、上位キューのリクエストが全てストアリクエストであるか否かを更に判定する（ステップＳ２０５）。即ち、ロードリクエストに対して先行するリクエストが、全てストアリクエストであるか否かを確認する。

ステップＳ２０５における判定の結果、上位キューのリクエストが全てストアリクエストでない場合にはステップＳ２１８へと進む。一方、上位キューのリクエストが全てストアリクエストである場合には、直上キューのリクエストが有効なリクエスト（ここでは、Ｖ＝１のリクエスト）であるか否かを更に判定する（ステップＳ２０６）。即ち、ロードストアキュー１０内において、直前に先行する有効なリクエストが存在するか否かを確認する。

ステップＳ２０６における判定の結果、直上キューのリクエストが有効なリクエストである場合には再びステップＳ２０６へと戻る。即ち、ロードキュー１０内において、直前に先行する有効リクエストが存在する場合には、その先行するリクエストが無効となるまでの間、待機する。一方、直上キューのリクエストが有効なリクエストでない場合には、リクエストを上位キューへと移動して、ステップＳ２０３へと戻る（ステップＳ２０７）。

他方、ステップＳ２０２における判定の結果、リクエストがロードリクエストでない（即ちストアリクエストである）場合には、直上位のリクエストがストアリクエストであるか否かを更に判定する（ステップＳ２０８）。即ち、直前に先行するリクエストがストアリクエストであるか否かを確認する。

ステップＳ２０８における判定の結果、直上位のリクエストがストアリクエストでない場合にはステップＳ２１０へと進む。一方、直上位のリクエストがストアリクエストである場合には、直上位のリクエストが主記憶部３０に対して発行されたか否かを更に判定する（ステップＳ２０９）。即ち、直前に先行するストアリクエストが発行済みであるか否かを確認する。

ステップＳ２０９における判定の結果、直上位のリクエストが主記憶部３０に対して発行された場合にはステップＳ２１８へと進む。一方、直上位のリクエストが主記憶部３０に対して発行されていない場合には、ロードストアキュー１０に対して新たなリクエストが発行されたか否かを更に判定する（ステップＳ２１０）。即ち、ストアリクエストに対して後続するリクエストが発行されたか否かを確認する。

ステップＳ２１０における判定の結果、新たなリクエストが発行されていない場合には、ステップＳ２１０へと戻る。即ち、ロードストアキュー１０に対して後続するリクエストが発行されるまでの間待機する。一方、新たなリクエストが発行された場合には、ＳＴｗａｉｔ４６の値をインクリメントする（ＳＴｗａｉｔ＝＋１）（ステップＳ２１１）。即ち、後続するリクエストの個数をカウントする。

次いで、ＳＴｗａｉｔ４６の値に基づいて、ストアリクエストがロードストアキュー１０内において規定回数待ったか否かを判定する（ステップＳ２１２）。即ち、ストアリクエストが発行可能状態であるか否かを確認する。

ステップＳ２１２における判定の結果、規定回数待っていない場合には、ステップＳ２１０へと戻る。即ち、後続するリクエストの個数をカウントし、そのカウント値が規定の値となるまでの間、ロードストアキュー１０内にストアリクエストを保持する。一方、規定回数待った場合には、ＳＴｗａｉｔＶ４５の値を有効値へと変更する（ＳＴｗａｉｔＶ＝１）（ステップＳ２１３）。即ち、ストアリクエストを発行可能状態とする。

次いで、ロードストアキュー１０内の上位キューに有効なリクエスト（ここでは、Ｖ＝１のリクエスト）が存在するか否かを判定する（ステップＳ２１４）。判定の結果、上位キューに有効なリクエストが存在しない場合にはステップＳ２１８へと進む。一方、上位キューに有効なリクエストが存在する場合には、リクエストが最上位キューに位置するものであるか否かを更に判定する（ステップＳ２１５）。

ステップＳ２１５における判定の結果、リクエストが最上位キューに位置するものである場合にはステップＳ２１８へと進む。一方、リクエストが最上位キューに位置するものでない場合には、直上キューのリクエストが有効なリクエスト（ここでは、Ｖ＝１のリクエスト）であるか否かを更に判定する（ステップＳ２１６）。

ステップＳ２１６における判定の結果、直上キューのリクエストが有効なリクエストである場合には再びステップＳ２１６へと戻る。即ち、ロードストアキュー１０内において、直前に先行する有効リクエストが存在する場合には、その先行するリクエストが無効となるまでの間、待機する。一方、直上キューのリクエストが有効なリクエストでない場合には、リクエストを上位キューへと移動して、ステップＳ２０８へと戻る（ステップＳ２１７）。

他方、ステップＳ２０３、Ｓ２０４、Ｓ２０５、Ｓ２０９、Ｓ２１４、Ｓ２１５の判定の結果、リクエストが主記憶部３０へ発行対象となった場合には、リクエストの有効情報Ｖ４４の値をクリアし（Ｖ＝０）（ステップＳ２１８）、主記憶部３０に対してロードストアキュー１０からリクエストを発行し（ステップＳ２１９）、リクエストキューからエントリを解除する。

このように、後続リクエスト個数が所定の個数となるまでの間、ロードストアキュー１０内のストアリクエストを主記憶部３０に対して発行せずに保持すると共に、そのストアリクエストの後続ロードリクエストの順序を先に並び替えることで、ロードストアキュー１０内のストアリクエストを連続して保持することができる。このため、ロードストアキュー１０から主記憶部３０に対してリクエストを発行する際には、ストアリクエストを連続して発行することができると共に、ストアリクエスト間のロードリクエストについても連続して発行することができる。従って、リードサイクル及びライトサイクル間のバス切り替における空きサイクルの発生を抑制して、主記憶部３０に対して効率的にリクエストを発行することができ、アクセスレイテンシ、データ転送に関して性能改善及び低消費電力化を実現することができる。

実施の形態３．
上述した実施の形態１では、ロードストアキューの制御方法は、ロードストアキュー１０内のリクエストのアドレスが主記憶部３０において同一の処理単位に含まれるか否かを判定し、主記憶部３０へとリクエストを発行する際には、同一の処理単位に含まれるアドレスを有するリクエストをまとめて連続して発行するように制御する。また、実施の形態２では、ロードストアキューの制御方法は、所定の条件が満足されるまでの間、ロードストアキュー１０内にストアリクエストを保持することで、連続したストアリクエストと連続したロードリクエストとなるように制御する。実施の形態３では、ロードストアキューの制御方法は、ロードストアキュー内におけるリクエストの順序を並び替え、連続したストアリクエストと連続したロードリクエストとなるように制御すると共に、リクエストを主記憶部３０へと発行する際には、ロードストアキュー１０内のリクエストのアドレスが主記憶部３０において同一の処理単位に含まれるアドレスである場合には、同一の処理単位に含まれるアドレスを有するリクエストを併せて発行するように制御する。

より具体的には、まず、図４に示したフローチャートにおいて説明したように、後続リクエスト個数が所定の個数となるまでの間、ロードストアキュー１０内のストアリクエストを主記憶部３０に対して発行せずに保持すると共に、そのストアリクエストの後続ロードリクエストの順序を先に並び替える。そして、図３に示したフローチャートにおいて説明したように、ロードストアキュー１０内のリクエストについて、そのアドレスが同一のローアドレス或いは同一のランクアドレスである場合には、同一の近接アドレスフラグコード４７を有するリクエストを併せて主記憶部３０へと発行する。ロードストアキューの制御方法は、例えばＳＴｗａｉｔ４６及びＳＴｗａｉｔＶ４５を用いることで、所定の条件を満足するまでの間、ストアリクエストをロードストアキュー１０内に保持することができ、例えば近接アドレスフラグコード４７を用いることで、主記憶部３０において同一のアドレスの処理単位に基づいて、ロードストアキュー１０内のリクエストを分類して管理することができる。

このようにすると、ロードストアキュー１０から主記憶部３０に対してリクエストを発行する際には、連続したロードリクエストと連続したストアリクエストをより効率的に発行することができるため、アクセスレイテンシ、データ転送に関して性能改善及び低消費電力化を実現することができる。

尚、ストアリクエストを主記憶部３０へと発行する場合には、ＳＴｗａｉｔＶ４５が規定の値となったストアリクエストを主記憶部３０へと先に発行した後、同一の近接アドレスフラグコード４７を有するストアリクエストを連続して発行するよう制御し、ＳＴｗａｉｔＶ４５が規定の値となる前に発行するように制御してもよい。

また、ロードストアキューの制御方法は、まず、図３に示したフローチャートにおいて説明したように、ロードストアキュー１０内のリクエストについて、そのアドレスが同一のローアドレス或いは同一のランクアドレスである場合には、同一の近接アドレスフラグコード４７を有するリクエストが連続するようにリクエストの順序を並び替える。そして、図４に示したフローチャートにおいて説明したように、後続ストアリクエスト個数が所定の個数となった場合に、同一の近接アドレスフラグコード４７を有するリクエストの中で、ロードリクエストとストアリクエストを分離して、主記憶部３０へと発行するようにしてもよい。

実施の形態４．
実施の形態４では、ロードストアキューの制御方法は、まず、図４に示したフローチャートにおいて説明したように、後続リクエスト個数が所定の個数となるまでの間、ロードストアキュー１０内のストアリクエストを主記憶部３０に対して発行せずに保持すると共に、そのストアリクエストの後続ロードリクエストの順序を先に並び替える。そして更に、ロードストアキュー１０内の全てのストアリクエストについて、先行するストアリクエストと後続ストアリクエストのアドレスを比較し、同一のアドレスを有するストアリクエストが存在する場合には、後続するストアリクエストのストアデータ４８を先行するストアリクエストのストアデータ４８にマージして１つのストアリクエストとするように制御する。

このように、ロードストアキュー１０内のストアリクエストを所定の条件が満足されるまで発行しない構成とすることで、より多くのストアリクエストをロードストアキュー１０内に滞留させることができる。従って、ロードストアキュー１０に対して発行されるストアリクエストのマージ確率をより向上させることができ、主記憶部３０に対して更に効率的にストアリクエストを発行することができる。

実施の形態５．
実施の形態５では、ロードストアキューの制御方法は、まず、図４に示したフローチャートにおいて説明したように、後続リクエスト個数が所定の個数となるまでの間、ロードストアキュー１０内のストアリクエストを主記憶部３０に対して発行せずに保持すると共に、そのストアリクエストの後続ロードリクエストの順序を先に並び替える。そして更に、新規発行ロードリクエストのアドレスとロードストアキュー１０内の全てのストアリクエストのアドレスとを比較し、同一のアドレスを有するストアリクエストが存在する場合には、ロードリクエストを主記憶部３０に対して発行せずに、ロード結果として、ストアデータキュー１２に保持されたストアデータ４８の内容をリプライする。

このように、ストアリクエストの発行を遅延させることで、連続したロードリクエストと連続したストアリクエストを主記憶部３０にリクエストすることができる。また、ロードストアキュー１０内により多くのストアリクエストを滞留させることで、先行ストアリクエストと同一アドレスを有する後続ロードリクエストがロードストアキュー１０内に存在する確率を向上させることができ、主記憶部３０に対して更に効率的にリクエストを発行することができる。

実施の形態６．
実施の形態６では、ロードストアキューの制御方法は、まず、図４に示したフローチャートにおいて説明したように、後続リクエスト個数が所定の個数となるまでの間、ロードストアキュー１０内のストアリクエストを主記憶部３０に対して発行せずに保持すると共に、そのストアリクエストの後続ロードリクエストの順序を先に並び替える。そして更に、新規発行されたロードリクエストのアドレスとロードストアキュー１０内の全てのロードリクエストのアドレスとを比較し、同一のアドレスを有するロードリクエストが存在する場合には、リクエストキュー１１には１つのロードリクエストのみをキューイングするように制御する。

このように、ストアリクエストの発行を遅延させることで、連続したロードリクエストと連続したストアリクエストを主記憶部３０にリクエストすることができる。更に、同一のアドレスを有するロードリクエストを１つにすることで、主記憶部３０に対してより効率的にリクエストを発行することができる。

実施の形態７．
実施の形態７では、ロードストアキューの制御システムは、ロードストアキュー１０内のリクエストのアドレスが主記憶部３０において同一の処理単位に含まれるか否かを判定し、主記憶部３０へとリクエストを発行する際には、同一の処理単位に含まれるアドレスを有するリクエストをまとめて連続して発行するよう制御する。図５は、実施の形態７のロードストアキュー制御システムの機能ブロック図である。ロードストアキューの制御システム１００は、主記憶部３０に対して発行するリクエストを保持するロードストアキュー１０と、ロードストアキュー１０を制御する制御手段としての制御部１１０と、を備える。

制御部１１０は、ロードストアキュー１０内の第１のリクエストのアドレスと第２のリクエストのアドレスが主記憶部３０において同一の処理単位に含まれるアドレスである場合には、第１のリクエストを主記憶部３０に発行する際に、その第２のリクエストを併せて主記憶部３０へと発行する。制御部１１０は、アドレス判定部１５０と識別情報付与部１６０を備える。

主記憶部３０におけるアドレスは予め複数の処理単位に分割され、制御部１１０は、アドレス判定部１５０により、第１のリクエストのアドレスと第２のリクエストのアドレスが同一の処理単位に含まれるアドレスであるか否かを判定する。そして、第１のリクエストのアドレスと第２のリクエストのアドレスが同一の処理単位に含まれるアドレスである場合には、識別情報付与部１６０により、処理単位のいずれかを示す識別情報のうち第１のリクエストと同一の識別情報をその第２のリクエストに付与する。そして、制御部１１０は、ロードストアキュー１０内のリクエストを主記憶部３０に発行する際に、ロードストアキュー１０内のリクエストのうち同一の識別情報を有するリクエストを併せて主記憶部３０へと発行する。

その他の実施の形態．
上述した実施の形態２乃至６においては、所定の条件が満足されるまでの間、ロードストアキュー１０内にストアリクエストを保持するように制御する構成としたが、本発明はこれに限定されない。例えば、ロードストアキュー１０内において、リクエストが主記憶部３０に対して発行対象となった場合に、そのリクエストがストアリクエスト又はロードリクエストのいずれかであるかを判定し、当該判定の結果、リクエストがストアリクエストである場合には、ロードストアキュー１０内に当該ストアリクエストを保持するように制御してもよい。また、上述した実施の形態においては、後続リクエストの個数に応じてストアリクエストを保持するように制御する構成としたが、ロードストアキュー１０内に所定の時間ストアリクエストを保持するように制御してもよい。

以上説明してきたように、本発明のロードストアキューの制御方法の一態様は、主記憶部３０に対して発行するリクエストを保持するロードストアキュー１０の制御方法であって、ロードストアキュー１０内の第１のリクエストのアドレスと第２のリクエストのアドレスが主記憶部３０において同一の処理単位に含まれるアドレスである場合には、第１のリクエストを主記憶部３０に発行する際に、その第２のリクエストを併せて主記憶部３０へと発行するように制御する。

このように、ロードストアキュー１０内のリクエストについて、そのアドレスが主記憶部３０において同一の処理単位に含まれるアドレスである場合には、主記憶部３０において同一の処理単位に応じて主記憶部３０に対してリクエストを連続して発行することができる。このため、ロードストアキュー１０から主記憶部３０に対してリクエストを発行する際には、主記憶部３０において同一の処理単位に含まれるアドレスであるリクエストの転送について、ＲＡＳを１回のみアクティベートすれば良く、ＲＡＳのアクティベート実行回数を削減することができ、主記憶部３０に対して効率的にリクエストを発行することができるため、アクセスレイテンシ、データ転送に関して性能改善及び低消費電力化を実現することができる。

また、本発明のロードストアキューの制御システムの一態様は、主記憶部３０に対して発行するリクエストを保持するロードストアキュー１０と、ロードストアキュー１０を制御する制御部１１０と、を備えたロードストアキューの制御システム１００であって、制御部１１０は、ロードストアキュー内の第１のリクエストのアドレスと第２のリクエストのアドレスが主記憶部３０において同一の処理単位に含まれるアドレスである場合には、第１のリクエストを主記憶部３０に発行する際に、その第２のリクエストを併せて主記憶部３０へと発行するように制御する。

これにより、ロードストアキュー１０から主記憶部３０に対してリクエストを発行する際には、主記憶部３０において同一の処理単位に含まれるアドレスであるリクエストの転送について、ＲＡＳを１回のみアクティベートすれば良く、ＲＡＳのアクティベート実行回数を削減することができ、主記憶部３０に対して効率的にリクエストを発行することができるため、アクセスレイテンシ、データ転送に関して性能改善及び低消費電力化を実現することができる。

尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明の実施の形態１のロードストアキュー制御方法を示す全体概念図である 本発明の実施の形態１のリクエストキューの制御内容を説明するための図である。 本発明の実施の形態１のロードストアキュー制御方法による制御手順の一例を示すフローチャートである。 本発明の実施の形態２のロードストアキュー制御方法による制御手順の一例を示すフローチャートである。 本発明の実施の形態７のロードストアキュー制御システムの機能ブロック図である。

符号の説明

１０ ロードストアキュー、
１１ リクエストキュー、 １２ ストアデータキュー、 １３ リプライキュー、
１４ 同一アドレスリクエスト制御部、 １５ ＭＲＳＵ、
２０ キャッシュ、
３０ 主記憶部、
４１ リクエスト種類情報（ＬＤ／ＳＴ）、 ４２ アドレス、 ４３ 制御情報、
４４ 有効情報、 ４５ ＳＴｗａｉｔＶ、 ４６ ＳＴｗａｉｔ、
４７ 近接アドレスフラグコード、 ４８ ストアデータ、
４９ ＬＤリクエストリプライ情報、
１００ ロードストアキューの制御システム、
１１０ 制御部、 １５０ アドレス判定部、 １６０ 識別情報付与部

Claims (16)

1. 主記憶部に対して発行するリクエストを保持するロードストアキューの制御方法であって、
   前記ロードストアキュー内の第１のリクエストのアドレスと第２のリクエストのアドレスが前記主記憶部において同一の処理単位に含まれるアドレスである場合には、前記第１のリクエストを前記主記憶部に発行する際に、前記第２のリクエストを併せて前記主記憶部へと発行する
   ロードストアキューの制御方法。
2. 前記処理単位のいずれかを示す識別情報のうち前記第１のリクエストと同一の識別情報を前記第２のリクエストに付与し、前記ロードストアキュー内のリクエストを前記主記憶部に発行する際に、前記ロードストアキュー内のリクエストのうち同一の前記識別情報を有するリクエストを併せて前記主記憶部へと発行する
   ことを特徴とする請求項１記載のロードストアキューの制御方法。
3. 前記第１のリクエストと前記第２のリクエストは共にロードリクエストか、又は、共にストアリクエストである
   ことを特徴とする請求項１又は２記載のロードストアキューの制御方法。
4. 前記処理単位は同一ロー単位であり、当該処理単位に含まれるアドレスが同一のローアドレスに含まれるアドレスである
   ことを特徴とする請求項１乃至３いずれか１項記載のロードストアキューの制御方法。
5. 前記処理単位は同一ランク単位であり、当該処理単位に含まれるアドレスが同一のランクアドレスに含まれるアドレスである
   ことを特徴とする請求項１乃至４いずれか１項記載のロードストアキューの制御方法。
6. 前記主記憶部をＤＲＡＭで構成する
   ことを特徴とする請求項１乃至５いずれか１項記載のロードストアキューの制御方法。
7. 前記主記憶部をシンクロナスＤＲＡＭで構成する
   ことを特徴とする請求項１乃至５いずれか１項記載のロードストアキューの制御方法。
8. 前記主記憶部をＤＲＡＭ又はシンクロナスＤＲＡＭを用いたＤＩＭＭ若しくはＳＩＭＭで構成する
   ことを特徴とする請求項１乃至５いずれか１項記載のロードストアキューの制御方法。
9. 主記憶部に対して発行するリクエストを保持するロードストアキューと、当該ロードストアキューを制御する制御部と、を備えたロードストアキューの制御システムであって、
   前記制御部は、
   前記ロードストアキュー内の第１のリクエストのアドレスと第２のリクエストのアドレスが前記主記憶部において同一の処理単位に含まれるアドレスである場合には、前記第１のリクエストを前記主記憶部に発行する際に、前記第２のリクエストを併せて前記主記憶部へと発行する
   ロードストアキューの制御システム。
10. 前記制御部は、
    前記第１のリクエストのアドレスと前記第２のリクエストのアドレスが同一の前記処理単位に含まれるアドレスであるか否かを判定するアドレス判定手段と、
    前記アドレス判定手段による判定の結果、前記第１のリクエストのアドレスと前記第２のリクエストのアドレスが同一の前記処理単位に含まれるアドレスである場合には、前記処理単位のいずれかを示す識別情報のうち前記第１のリクエストと同一の識別情報を前記第２のリクエストに付与する識別情報付与手段と、を備え、
    前記ロードストアキュー内のリクエストを前記主記憶部に発行する際に、前記ロードストアキュー内のリクエストのうち同一の前記識別情報を有するリクエストを併せて前記主記憶部へと発行する
    ことを特徴とする請求項９記載のロードストアキューの制御システム。
11. 前記第１のリクエストと前記第２のリクエストは共にロードリクエストか、又は、共にストアリクエストである
    ことを特徴とする請求項９又は１０記載のロードストアキューの制御システム。
12. 前記処理単位は同一ロー単位であり、当該処理単位に含まれるアドレスが同一のローアドレスに含まれるアドレスである
    ことを特徴とする請求項９乃至１１いずれか１項記載のロードストアキューの制御システム。
13. 前記処理単位は同一ランク単位であり、当該処理単位に含まれるアドレスが同一のランクアドレスに含まれるアドレスである
    ことを特徴とする請求項９乃至１２いずれか１項記載のロードストアキューの制御システム。
14. 前記主記憶部をＤＲＡＭで構成する
    ことを特徴とする請求項９乃至１３いずれか１項記載のロードストアキューの制御システム。
15. 前記主記憶部をシンクロナスＤＲＡＭで構成する
    ことを特徴とする請求項９乃至１３いずれか１項記載のロードストアキューの制御システム。
16. 前記主記憶部をＤＲＡＭ又はシンクロナスＤＲＡＭを用いたＤＩＭＭ若しくはＳＩＭＭで構成する
    ことを特徴とする請求項９乃至１３いずれか１項記載のロードストアキューの制御システム。

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