KR102324698B1 - 하위행 주소 지정을 위한 장치 및 방법 - Google Patents

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Abstract

전자적 메모리 및/또는 저장을 위한 하위행 주소 지정에 관련되는 시스템, 장치 및 방법이 설명된다. 독립적인 하위행 주소 지정은, 행에 의해 저장되는 데이터 값의 특정한 서브세트에 대한 동작의 수행에 의해 소비되는 에너지가, 전체 행을 주소 지정하고 활성화하는 것에 의해 소비되는 에너지에 비해, 데이터 값의 특정한 서브세트의 사이즈에 더욱 가깝게 대응하는 것을 가능하게 할 수도 있다. 예를 들면, 하나의 그러한 장치는 메모리 셀의 행 내의 복수의 하위행 및 복수의 하위행의 각각의 하위행의 활성화 상태를 선택적으로 주소 지정하고 관리하도록 구성되는 컨트롤러를 포함한다. 장치는 컨트롤러에 커플링되는 하위행 드라이버 회로부를 더 포함한다. 하위행 드라이버 회로부는 컨트롤러로부터의 시그널링에 적어도 부분적으로 기초하여 복수의 하위행 중 하나 이상의 하위행을 활성화 상태로 유지하도록 구성된다.

Description

하위행 주소 지정을 위한 장치 및 방법
본 개시내용은 일반적으로 반도체 메모리 및 방법에 관한 것으로, 더욱 상세하게는, 하위행 주소 지정(subrow addressing)을 위한 장치 및 방법에 관한 것이다.
메모리 디바이스는 컴퓨터 또는 다른 전자 시스템에서 내부 반도체 집적 회로로서 통상적으로 제공된다. 휘발성 및 불휘발성 메모리를 포함하는 많은 상이한 타입의 메모리가 있다. 휘발성 메모리는 자신의 데이터(예를 들면, 호스트 데이터, 에러 데이터 등)를 유지하기 위해 전력을 필요로 할 수 있으며, 다른 것들 중에서도, 랜덤 액세스 메모리(random access memory: RAM), 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM), 정적 랜덤 액세스 메모리(static random access memory: SRAM), 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random access memory: SDRAM) 및 사이리스터 랜덤 액세스 메모리(thyristor random access memory: TRAM)를 포함한다. 불휘발성 메모리는 전력을 공급받지 않을 때 저장된 데이터를 유지하는 것에 의해 영구적인 데이터를 제공할 수 있으며, 다른 것들 중에서도, NAND 플래시 메모리, NOR 플래시 메모리, 및 저항 가변 메모리 예컨대 상변화 랜덤 액세스 메모리(phase change random access memory: PCRAM), 저항성 랜덤 액세스 메모리(resistive random access memory: RRAM), 및 자기 저항 랜덤 액세스 메모리(magnetoresistive random access memory: MRAM), 예컨대 스핀 토크 전달 랜덤 액세스 메모리(spin torque transfer random access memory: STT RAM)를 포함할 수 있다.
전자 시스템은, 명령어를 검색(retrieve) 및 실행하고 실행된 명령어의 결과를 적절한 위치에 저장할 수도 있는 다수의 프로세싱 리소스(예를 들면, 하나 이상의 프로세서)를 종종 포함한다. 프로세서는, 예를 들면, 데이터(예를 들면, 하나 이상의 피연산자)에 대해 AND, OR, NOT, NAND, NOR 및 XOR 및 반전(invert)(예를 들면, 반전(inversion)) 논리적 연산과 같은 논리적 연산을 수행하는 것에 의해 명령어를 실행하기 위해 사용될 수 있는 다수의 기능 유닛 예컨대 산술 로직 유닛(arithmetic logic unit: ALU) 회로부(circuitry), 부동 소수점 유닛(floating point unit: FPU) 회로부, 및 조합 로직 블록을 포함할 수 있다. 예를 들면, 기능 유닛 회로부는 다수의 연산을 통해 피연산자에 대해 덧셈, 뺄셈, 곱셈 및 나눗셈과 같은 산술 연산을 수행하기 위해 사용될 수도 있다. 많은 경우에, 주소 지정 프로토콜은 메모리 셀의 전체 행을 활성화할 수도 있고, 프로세싱 리소스에 의한 동작을 수행함에 있어서 얼마나 많은 데이터가 사용되도록 의도되는지에 무관하게, 행 내의 모든 메모리 셀로부터의 데이터 값이 액세스될 수도 있다.
도 1은 본 개시내용의 다수의 실시형태에 따른 하위행 주소 지정을 위한 회로부를 예시하는 블록도이다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스를 포함하는 컴퓨팅 시스템의 형태의 장치의 블록도이다.
도 3은 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 일부의 뱅크 섹션(bank section)의 블록도이다.
도 4는 본 개시내용의 다수의 실시형태에 따른 하위행 주소 지정을 위한 회로부를 예시하는 개략도이다.
도 5는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 일부의 개략도이다.
도 6은 본 개시내용의 다수의 실시형태에 따른 하위행 주소 지정을 위한 플로우차트이다.
본 개시내용은 메모리 어레이의 행에서 하위행 주소 지정과 관련되는 시스템, 장치 및 방법을 포함한다. 본 명세서에서 설명되는 실시형태에 따른 독립적인 하위행 주소 지정은 어레이 동작에 대한 이전의 접근법과 비교하여 에너지 소비를 감소시키는 것과 같은 다양한 이점을 제공할 수도 있다. 예를 들면, 다수의 실시형태는 행에 의해 저장되는 데이터 값의 특정한 서브세트에 대한 동작의 수행에 의해 소비되는 에너지가, 전체 행을 주소 지정하고 활성화하는 것에 의해 소비되는 에너지에 비해, 데이터 값의 특정한 서브세트의 사이즈에 더욱 가깝게 대응하는 것을 가능하게 할 수도 있다. 예를 들면, 하나의 그러한 장치는 메모리 셀의 행 내의 복수의 하위행 및 복수의 하위행의 각각의 하위행의 활성화 상태를 선택적으로 주소 지정하고 관리하도록 구성되는 컨트롤러를 포함한다. 장치는 컨트롤러에 커플링되는 하위행 드라이버 회로부를 더 포함한다. 하위행 드라이버 회로부는 컨트롤러로부터의 시그널링에 적어도 부분적으로 기초하여 복수의 하위행 중 하나 이상의 하위행을 활성화 상태로 유지하도록 구성된다.
메모리 디바이스에 대한 (예를 들면, JEDEC, DDR3, DDR4 등과 같은 표준 및 프로토콜을 따르는 DRAM 구성에 대한) 어드레스 회로부의 구현은, 예를 들면, 복수의 행의 메모리 셀을 포함하는 서브어레이 내에서, 메모리 셀의 전체 행을 한 번에(예를 들면, 기록/판독 사이클마다) 활성화하도록 구성될 수도 있다. 그러한 구현은 감지 회로부(예를 들면, 본 명세서에 설명되는 바와 같은 판독/래치 회로부)를 통해 행의 모든 메모리 셀로부터의 데이터 값에 추가로 액세스할 수도 있다. 그 다음, 메모리 디바이스에 대한 호스트 및/또는 컨트롤러는 감지 회로부에 의해 저장되는 데이터 값에 액세스하여 저장된 데이터 값에 대한 프로세싱 리소스에 의한 동작의 수행을 가능하게 할 수도 있다. 그러나, 동작은, 예를 들면, 감지 회로부에 의해 저장되는 데이터 값의 일부(예를 들면, 16,384개의 데이터 값 중 128개의 데이터 값)에 대해서만 수행될 수도 있다.
동작이 지시되는 데이터의 양에 관계없이, 모든 메모리 셀에 액세스하는 것 및 전체 행으로부터의 모든 데이터 값을 저장하는 것은 다양한 결점을 초래할 수도 있다. 예를 들면, 메모리 디바이스에 의해 사용되는 에너지(예를 들면, 전력)의 적어도 절반은 모든 메모리 셀에 액세스하는 것 및 전체 행으로부터의 모든 데이터 값을 저장하여 그에 대한 동작의 수행을 가능하게 하는 것의 수행으로부터 유래할 수도 있다.
대조적으로, 하나 이상의 하위행은, 동작이 수행되도록 의도되는 데이터 값을 포함하는 행 내의 위치에서 구체적으로 주소 지정될 수도 있다. 본 명세서에서 설명되는 하위행은, 전체 행의 상이한 메모리 셀을 각각 포함하는, 순차적일 수도 있는 별개의 부분을 의미하도록 의도된다. 이들 하위행은, 동작의 수행에서 활용되지 않을 데이터 값이 저장되는 행 내의 특정한 위치에서 다수의 다른 하위행의 활성화를 금지하는 것에 의해 구체적으로 주소 지정될 수도 있다. 다수의 하위행의 활성화를 금지하는 것은, 메모리 디바이스에 의한 에너지 소비가 현저하게 감소시킬 수도 있다.
예를 들면, 한 행이 1024개(1K)의 메모리 셀을 각각 포함하는 열여섯 개의 하위행으로서 주소 지정되는 16,384(16K)개의 메모리 셀을 포함하는 실시형태에서, 그 안에 저장되는 데이터 값(예를 들면, 동작의 수행에서의 사용을 위해 의도되는 데이터 값)에 액세스하기 위해 오직 하나의 1K 하위행만을 주소 지정하고 활성화하는 것은, 모두 16개의 1K 하위행으로부터 액세스되는 데이터 값의 감지 회로부에 의한 저장과 조합하여 모두 16개의 1K 하위행의 주소 지정 및 활성화를 위해 잠재적으로 사용되는 것의 16분의 1(1/16)까지 에너지 소비를 감소시킬 수도 있다. 그러므로, 본 개시내용의 다수의 실시형태는, 예를 들면, 행에 의해 저장되는 데이터 값의 특정한 서브세트에 대한 동작의 수행에 의해 소비되는 에너지를, 전체 행을 주소 지정하고 활성화하는 것에 의해 소비되는 에너지에 비해, 데이터 값의 특정한 서브세트의 사이즈에 더욱 가깝게 대응하는 것을 가능하게 하는 독립적인 하위행 주소 지정에 의해 다양한 이점(예를 들면, 기술적 이점)을 제공할 수도 있다.
행마다의 16K 메모리 셀의 실시형태 및/또는 16K 메모리 셀이 열여섯 개의 1K 하위행으로 분할되는 실시형태는 제한이 아닌 예로서 제시된다. 예를 들면, 행은, 다른 가능성 중에서도, 1024, 2048, 4,096, 8192 또는 16,384개의 메모리 셀을 포함할 수도 있고, 각각의 행은, 다른 가능성 중에서도, 메모리 셀을 2, 4, 8, 16 또는 32개의 하위행으로 분할하는 복수의 부분을 포함할 수도 있다.
본 명세서에서의 도면은, 참조 번호의 제1 자리 숫자 또는 숫자들이 도면 번호에 대응하고 나머지 자리 숫자가 도면에서 엘리먼트 또는 컴포넌트를 식별하는 번호 지정 규칙(numbering convention)을 따른다. 상이한 도면 사이의 유사한 엘리먼트 또는 컴포넌트는, 유사한 숫자의 사용에 의해 식별될 수도 있다. 예를 들면, 104는 도 1에서 엘리먼트 "04"를 참조할 수도 있고, 유사한 엘리먼트는 도 2에서 204으로 참조될 수도 있다.
도 1은 본 개시내용의 다수의 실시형태에 따른 하위행 주소 지정을 위한 회로부(100)를 예시하는 개략도이다. 도 1에서 예시되는 하위행 주소 지정을 위한 회로부(100)는, 행이 주소 지정될 때, 전체 행(107), 및 그 안의 모든 메모리 셀을 활성화시키도록 구성되는 전역적 행 드라이버(global row driver)(101)를 포함한다. 마스크 레지스터(104)는, 다르게는 행이 전역적 행 드라이버(101)에 의해 주소 지정되는 것에 의해 활성화될 행(107)의 다수의 부분(예를 들면, 하위행(108-0, 108-1, ..., 108-N-1) 중 하나 이상)의 (예를 들면, 직접적인) 비활성화를 선택적으로 가능하게 하도록 구성되는 회로부(예를 들면, 래치)를 포함할 수도 있다.
마스크 레지스터(104)는, 하위행이 비활성인 상태로 남아 있도록 하위행에 커플링되는 하위행 드라이버 회로부(예를 들면, 도 1에서 도시되는 하위행 드라이버(105-0, 105-1, ..., 105-N-1) 및 도 4에서 도시되는 하위행 디코더(427-0 및 427-1))를 활성화시키기 위해 전역적 행 드라이버(101)로부터의 신호를 금지하는 것(예를 들면, 오버라이딩하는 것, 취소하는 것 등)에 의해 행(107) 내의 특정한 위치(예를 들면, 하위행(108-0))에서 하위행의 비활성화를 선택적으로 가능하게 할 수도 있다. 하위행 드라이버 및 하위행 디코더를 각각 포함하는 하위행 드라이버 회로부의 개개의 부분은 도 1의 105-0, 105-1, ..., 105-N-1에서 간결성을 위해 "하위행 드라이버"로 라벨링되어 도시된다.
다수의 실시형태에서, 특정한 행 내의 복수의 하위행 각각은, 특정한 하위행에 대응하는 엔트리가 마스크 레지스터(104)에 의해 래치(예를 들면, 저장)되는 것에 의해 그들의 활성화가 금지되게 할 수도 있다. 그러한 엔트리는 (예를 들면, (211)로 도시되고 도 2와 관련하여 설명되는 바와 같은) 호스트 및/또는 (도시되지 않는) 사용자에 의해 선택될 수도 있다. 복수의 선택된 하위행은 (예를 들면, 동작을 수행함에 있어서의 사용을 위해 어떤 데이터 값이 의도되는지에 따라) 서로 인접할 수도 있고 그리고/또는 특정한 행에 전체에 걸쳐 분리될 수도 있다. 예를 들면, 하위행 2, 4 내지 8 및 10 내지 16이, 몇몇 실시형태에서, 비활성인 상태로 남아 있다는 것을 지시하기 위해, 마스크 레지스터(104)에서의 엔트리를 래치하는 것에 의한 동작의 수행에서의 사용을 위해 특정한 행의 하위행 1, 3 및 9에 저장되는 데이터 값이 선택될 수도 있다.
도 1의 (108-0, 108-1, ..., 108-N-1)로 예시되는 박스 각각은, 다수의 실시형태에서, 상이한 하위행(예를 들면, 1K 메모리 셀)을 나타낼 수도 있고 참조 번호 (107)은 단일의 전체 행(예를 들면, 16개의 하위행을 갖는 16K 메모리 셀)을 나타낼 수도 있다. 대안적으로, 도 1의 박스(108) 각각은, 다수의 실시형태에서, 메모리 셀의 서브어레이의 상이한 부분(예를 들면, 매트)을 나타낼 수도 있고, 참조 번호 (107)은 (예를 들면, (325-0, 325-1, ..., 325-N-1)의 각각에 도시되며 도 3과 관련하여 설명되는 바와 같이) 단일의 전체 서브어레이를 나타낼 수도 있다. 상이한 매트 각각은 복수의 하위행을 포함할 수도 있다. 각각의 매트는 (예를 들면, (308-0, 308-1, ..., 308-N-1) 및/또는 (408-0 및 408-1)에 도시되고 도 3 및 도 4와 관련하여 각각 설명되는 바와 같이) 각각의 별개의 행에서 수직으로 정렬될 수도 있는 하나 이상의 하위행을 포함할 수도 있다. (예를 들면, 복수의 서브어레이 중의) 서브어레이 및/또는 서브어레이의 매트는, 다수의 실시형태에서, 64, 128 또는 256개의 별개의 행을 포함하도록 형성될 수도 있다. 서브어레이 내의, 또는 매트의 조합의 각각의 행은, 예를 들면, 16개의 하위행으로 분리되는 16K 메모리 셀을 포함할 수도 있다.
도 1에 도시되는 판독/래치 스트라이프(124)는, 특정한 행의 액세스된 메모리 셀의 데이터 값을 저장(예를 들면, 래치)하도록 구성되는 감지 회로부(예를 들면, 감지 증폭기의 그룹)의 스트라이프(stripe)를 나타낼 수도 있다. 판독/래치 스트라이프(124)는 또한 회로부(100)의 일부 또는 영역으로 지칭될 수도 있다. 다수의 실시형태에서, 판독/래치 스트라이프(124)의 감지 회로부는, (예를 들면, (322)로 도시되고 도 3과 관련하여 설명되는 바와 같은) 각각의 복수의 열(column)에 커플링되는 (예를 들면, (506)으로 도시되고 도 5와 관련하여 설명되는 바와 같은) 복수의 감지 증폭기를 포함할 수도 있다. 도 1에서 도시되는 판독/래치 스트라이프(124)는, 서브어레이(325-0, 325-1, ..., 325-N-1)의 각각에 커플링되는 도 3의 (324-0, 324-1, ..., 324-N-1)로 도시되는 판독/래치 스트라이프에 대응할 수도 있다. 비활성인 상태로 남아 있는 특정한 위치에서의 하위행(예를 들면, 하위행(108-0))은, 복수의 메모리 셀에 대응하는 감지 증폭기에 의해 하위행의 복수의 메모리 셀에 대한 액세스를 방지할 수도 있다. 감지 증폭기에 의한 액세스를 방지하는 것은, 결과적으로, 복수의 메모리 셀에 대응하는 복수의 감지 증폭기에 의한 다수의 데이터 값의 저장을 방지할 수도 있다.
도 1의 회로부(100)의 다양한 엘리먼트 사이의 연결은, 엘리먼트가 커플링되는 것(예를 들면, 엘리먼트 사이의 직접적인 또는 간접적인 커플링)을 나타내도록 의도된다. 다수의 실시형태에서, 마스크 레지스터(104)는, 전역적 행 드라이버(101)에 커플링되어, 전역적 행 드라이버(101)가 활성화를 위해 특정한 행을 선택하였다는 것을 검출할 수도 있다. 특정한 행, 및 그 안의 모든 메모리 셀이 활성화될 수도 있다는 것을 마스크 레지스터(104)가 검출하는 것에 응답하여, 마스크 레지스터(104)는, 특정한 행에 대응하는 래치된 엔트리가 선택되는 것을 참조(예를 들면, 판독)할 수도 있고 래치된 엔트리에 대응하는(예를 들면, 특정한 하위행 어드레스에 대응하는) 하위행(108)에 대한 다수의 하위행 드라이버(105)의 활성화를 금지할 수도 있다. 특정한 하위행의 활성화는, 마스크 레지스터(104)의 래치된 엔트리와 일치하는 (예를 들면, 도 4와 관련하여 추가로 설명되는 바와 같은) 선택 해제 신호(deselect signal)가 각각의 하위행 드라이버(105)에 커플링되는 컨트롤러(140)에 의해 전송되는 것을 통해 금지될 수도 있다.
도 2는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스(220)를 포함하는 컴퓨팅 시스템(210)의 형태의 장치의 블록도이다. 시스템(210)은, 다른 시스템 중에서도, 랩탑 컴퓨터, 태블릿 컴퓨터, 개인용 컴퓨터, 디지털 카메라, 디지털 레코딩 및 재생 디바이스, 이동 전화, 개인 휴대형 정보 단말(personal digital assistant: PDA), 메모리 카드 리더, 인터페이스 허브, 센서, 또는 사물 인터넷(Internet-of-Things: IoT) 대응 디바이스일 수도 있다. 본 명세서에서 사용되는 바와 같이, 본 명세서에 도시되고 설명되는 하위행 주소 지정을 위한 다른 회로부 중에서도, 감지 증폭기(예를 들면, 도 5에 도시되며 이와 관련하여 설명되는 바와 같은 감지 증폭기(506))를 비롯한, 메모리 디바이스(220), 컨트롤러(240), 하위행 드라이버 회로부(205), 메모리 어레이(230), 판독/래치 회로부(250) 각각은 또한 "장치"로서 별개로 간주될 수도 있을 것이다. 메모리 디바이스(220), 컨트롤러(240), 메모리 어레이(230) 등은 (예를 들면, (325-0, 325-1, ..., 325-N-1)로 도시되고 도 3과 관련하여 설명되는 바와 같은) 메모리 셀의 복수의 서브어레이를 포함하는 시스템(210)의 뱅크(221)를 형성할 수도 있다.
도 1에서 예시되는 하위행 주소 지정을 위한 회로부(100)는, 커플링된 회로 엘리먼트 사이의 상호 작용의 실시형태를 나타내도록 의도되며, 다른 회로 엘리먼트에 대한 하나의 회로 엘리먼트의 위치 결정 및/또는 배열을 나타내도록 반드시 의도되는 것은 아니다. 예를 들면, 도 2에서 예시되는 바와 같이, 마스크 레지스터(204)는, 하위행 드라이버 회로부(205)(예를 들면, 하위행 드라이버 및/또는 하위행 디코더를 포함함)에 커플링되는 것과 함께, (예를 들면, 내부에서의 래치된 엔트리의 선택 가능한 및 변경 가능한 저장을 가능하게 하기 위해) 컨트롤러(240) 및/또는 이의 일부와 물리적으로 관련(예를 들면, 컨트롤러에 커플링)될 수도 있다. 다수의 실시형태에서, 전역적 행 드라이버(201)는, 마스크 레지스터(204) 및/또는 하위행 드라이버 회로부(205)에 커플링되는 것과 함께, 어드레스 회로부(242)에 커플링될 수도 있다.
몇몇 실시형태에서, (예를 들면, (205)로 도시되는 바와 같은) 본 명세서에서 설명되는 하위행 드라이버 회로부는, 행 및/또는 서브어레이에서 상이한 하위행의 활성화를 선택적으로 제어하도록 구성되는 멀티플렉서로서 형성될 수도 있다. 그와 같이, 다수의 실시형태에서, 행 및/또는 서브어레이는 하위행 사이에 배치되는 하위행 드라이버 및 하위행 디코더 없이 형성될 수도 있다.
본 명세서에서 설명되는 바와 같이, 다양한 실시형태는 컴퓨팅 시스템(210)이 데이터를 저장(예를 들면, 유지)하기 위해 뱅크에 다수의 위치(예를 들면, 서브어레이)를 할당하는 것을 허용할 수도 있다. 복수의 서브어레이를 포함할 수도 있는 뱅크 및/또는 뱅크의 섹션의 한 실시형태가, 각각, (221) 및 (323)으로 도시되고 도 2 및 도 3과 관련하여 설명되지만, 다른 구성이 본 개시내용의 범위 내에 있다. (예를 들면, (211)로 도시되는 바와 같은) 호스트 및/또는 (예를 들면, (240)로 도시되는 바와 같은) 컨트롤러는 명령어(예를 들면, 프로그램을 실행하는 것과 관련되는 커맨드) 및 데이터의 전체 블록에 대한 어드레스 결정을 수행할 수도 있고 뱅크 내의 할당된 위치(예를 들면, 서브어레이 및 서브어레이의 일부, 및/또는 하위행에 대한 하위행 드라이버 회로부) 안으로의 그리고/또는 외부 목적지로의 데이터 및 커맨드의 할당 및 저장을 지시(예를 들면, 제어)할 수도 있다.
다수의 실시형태에서, (예를 들면, 도 2의 (220)으로 도시되는 바와 같은) 메모리 디바이스에서의 가상 어드레스 공간의 (예를 들면, 도 1의 (107)로 그리고 도 3의 (319)로 도시되는 바와 같은) 행은 16K 비트(예를 들면, DRAM 구성에서 16,384개의 메모리 셀 또는 메모리 셀의 상보적인 쌍에 대응함)의 비트 길이를 가질 수도 있다. 그러한 (예를 들면, 각각 도 1 및 도 3의 (124) 및 (324)로, 그리고 도 2의 (250)로 다수의 스트라이프로서 도시되는 바와 같은) 16K 비트 행에 대한 판독/래치 회로부는, 16K 비트 행에서 대응하는 메모리 셀에 선택적으로 커플링되는 감지 라인과 함께 피치 상에 형성되는 (예를 들면, 도 5의 (506)으로 도시되는 바와 같은) 대응하는 16K 감지 증폭기 및 관련된 회로부를 포함할 수도 있다. 메모리 디바이스 내의 감지 증폭기는 판독/래치 회로부(250)에 의해 감지되는(예를 들면, 감지 증폭기에 의해 감지되고 그리고/또는 그에 저장되는) 메모리 셀의 행으로부터의 단일의 데이터 값(비트)에 대한 캐시로서 동작할 수도 있다.
본 개시내용의 다수의 실시형태는 판독/래치 회로부(예를 들면, 감지 증폭기(506) 및 관련된 회로부)를 포함하는데, 판독/래치 회로부는 메모리 셀 어레이의 감지 라인과 함께 피치 상에 형성될 수도 있다. 본 명세서에서 설명되는 판독/래치 회로부 및 다른 데이터 저장 컴포넌트는, 메모리 셀 어레이에 로컬인 데이터의 데이터 감지 및/또는 저장(예를 들면, 캐싱, 래칭, 버퍼링 등)을 수행할 수 있다.
본 명세서에서 설명되는 개선된 하위행 주소 지정 기술을 인식하기 위해, 그러한 기술을 구현하기 위한 장치(예를 들면, 이들 성능을 갖는 메모리 디바이스(220) 및 관련된 호스트(211))의 논의가 이어진다. 다양한 실시형태에 따르면, 본 명세서에서 설명되는 하위행 주소 지정 성능을 갖는 메모리 디바이스를 수반하는 프로그램 명령어(예를 들면, 커맨드)는, 동작을 구현할 수도 있고 커맨드 및 데이터를 메모리 어레이 내에서 (예를 들면, 호스트와 메모리 디바이스 사이에서 버스를 통해 그러한 것을 이리저리 전송할 필요 없이) 이동 및 저장할 수도 있는 다수의 판독/래치 및 하위행 주소 지정 회로부에 걸쳐 커맨드(예를 들면, 어드레스 신호) 및 데이터의 구현을 분배할 수도 있다. 따라서, 본 명세서에서 설명되는 하위행 주소 지정 성능을 갖는 메모리 디바이스에 대한 데이터는, 더 적은 전력을 사용하는 것과 함께, 더 적은 시간에서 액세스되고 사용될 수도 있다. 예를 들면, 요청된 메모리 동작(예를 들면, 판독, 기록, 로직 연산 등)에 대한 데이터 프로세싱이, 동작에서의 사용을 위해 의도되는 데이터 값이 저장되는 하위행으로부터의 데이터 값에 대해서만 수행되는 것을 가능하게 하기 위해, 데이터가 다수의 하위행으로부터만 액세스되고 판독/래치 회로부(예를 들면, 감지 회로부)에 저장되는 속도, 레이트, 및/또는 효율성을 증가시키는 것에 의해 시간 및 전력 이점이 실현될 수도 있다.
시스템(210)은, 본 명세서에 도시되고 설명되는 바와 같이, 하위행 주소 지정을 위한 다양한 회로부 중에서도, 메모리 어레이(230) 및 컨트롤러(240)를 포함하는 메모리 디바이스(220)에 커플링되는 호스트(211)를 포함할 수도 있다. 호스트(211)는 (예를 들면, 컨트롤러(240)를 통해 메모리 디바이스(220)로부터) 자신에게 로딩될 수도 있는 다양한 애플리케이션 및/또는 오퍼레이팅 시스템(operating system: OS)의 실행을 담당할 수도 있다. 호스트(211)는 시스템 마더보드 및 백플레인을 포함할 수도 있고, (예를 들면, 컨트롤러(240)를 통해 제공되는 하위행 주소 지정 신호를 사용하여) 메모리 디바이스(220)로부터 이동되는 데이터 값에 대해 동작을 수행하기 위해, (예를 들면, 컨트롤러(240)를 통해) 메모리 디바이스(220)에 액세스할 수 있는 다수의 프로세싱 리소스(예를 들면, 하나 이상의 프로세서(272), 마이크로프로세서, 또는 몇몇 다른 타입의 제어용 회로부(controlling circuitry))를 포함할 수도 있다. 컨트롤러(240)는 또한, 다수의 실시형태에서, 프로세싱 동작의 수행을 위한 다수의 프로세싱 리소스를 포함할 수도 있다. 별개의 집적 회로를 포함할 수도 있는 시스템(210) 또는 호스트(211) 및 메모리 디바이스(220) 둘 모두는 동일한 집적 회로 상에 있을 수도 있다. 시스템(210)은, 예를 들면, 서버 시스템 및 고성능 컴퓨팅(high performance computing: HPC) 시스템 또는 그 일부일 수도 있다. 도 2에 도시되는 예가 폰 노이만(Von Neumann) 아키텍처를 갖는 시스템을 예시하지만, 본 개시내용의 실시형태는, 폰 노이만 아키텍처와 종종 관련되는 하나 이상의 컴포넌트(예를 들면, CPU, ALU 등)를 포함하지 않을 수도 있는 비 폰 노이만(non-Von Neumann) 아키텍처로 구현될 수도 있다.
컨트롤러(240)(예를 들면, 뱅크 제어 로직 및 시퀀서(sequencer))는, 하드웨어, 펌웨어, 또는 소프트웨어, 또는 이들의 조합의 형태의 제어 회로부를 포함할 수도 있다. 한 예로서, 컨트롤러(240)는, 상태 머신, 시퀀서, 및/또는 몇몇 다른 타입의 제어 회로부를 포함할 수도 있는데, 이들은 인쇄 회로 보드에 커플링되는 주문형 집적 회로(application specific integrated circuit: ASIC)의 형태로 구현될 수도 있다. 다수의 실시형태에서, 컨트롤러(240)는 (예를 들면, 시스템 온 칩(system-on-chip: SOC) 구성으로) 호스트(211)와 병치될(co-located) 수도 있다.
명확성을 위해, 시스템(210)의 설명은 본 개시와 특히 관련이 있는 특징부에 초점을 맞추도록 간략화되었다. 예를 들면, 어레이(230)는, 예를 들면, DRAM 어레이, SRAM 어레이, STT RAM 어레이, PCRAM 어레이, TRAM 어레이, RRAM 어레이, FeRAM 어레이, 상 변화 메모리 어레이, 3D XPoint™ 어레이, NAND 플래시 어레이, 및/또는 NOR 플래시 어레이일 수도 있다. 메모리 어레이(230)는, 액세스 라인(이것은 본 명세서에서 워드 라인 또는 선택 라인으로 지칭될 수도 있음)에 의해 커플링되는 (예를 들면, 복수의 서브어레이 내의) 행 및 감지 라인(이것은 본 명세서에서 데이터 라인 또는 디지트 라인(digit line)으로 지칭될 수도 있음)에 의해 커플링되는 열로 배열되는 메모리 셀을 포함할 수도 있다. 단일의 뱅크(221) 및 단일의 메모리 어레이(230)가 도 2에 도시되지만, 실시형태는 그렇게 제한되지는 않는다. 예를 들면, 메모리 디바이스(220)는, 본 명세서에서 설명되는 바와 같이, 복수의 서브어레이 외에 복수의 메모리 어레이(230)(예를 들면, DRAM 셀, NAND 플래시 셀 등의 다수의 뱅크에 포함되는 메모리 어레이)를 각각 포함할 수도 있는 복수의 뱅크(221)를 나타낼 수도 있다. 따라서, 본 개시에서의 설명은 예로서 및/또는 명확성을 목적으로 DRAM 아키텍처와 관련하여 이루어질 수도 있다. 그러나, 달리 명시적으로 언급되지 않는 한, 본 개시 및 청구범위의 범위는 DRAM 아키텍처로 제한되지는 않는다.
메모리 디바이스(220)는, I/O 회로부(244)에 의해 데이터 버스(256)(예를 들면, 호스트(211)로부터의 I/O 버스)를 통해 제공되는(예를 들면, 로컬 I/O 라인 및 전역적 I/O 라인을 통해 외부 ALU 회로부에 그리고 DRAM DQ에 제공되는) 어드레스 신호를 래치하기 위한 어드레스 회로부(242)를 포함할 수도 있다. 상태 및 예외 정보가, 예를 들면, 제어 버스(254)를 통해 메모리 디바이스(220)의 컨트롤러(240)로부터 채널 컨트롤러(243)로 제공될 수도 있는데, 상태 및 예외 정보는, 이어서, 채널 컨트롤러(243)로부터 호스트(211)로 제공될 수도 있다. 어드레스 신호는 (예를 들면, 채널 컨트롤러(243) 또는 다른 호스트 컴포넌트로부터) 어드레스 회로부(242)를 통해 수신될 수도 있고 (예를 들면, 어드레스 회로부(242)의 서브어레이 디코더 및/또는 행 디코더를 통해) 디코딩될 수도 있고 그리고/또는 메모리 어레이(130)에 액세스하기 위해 열 디코더(249)가 판독 래치 회로부(250)에 커플링될 수도 있다. (예를 들면, 도 1의 (107)로 도시되는 바와 같은) 전체 행, 및 그 내부의 모든 메모리 셀을 활성화하도록 구성되는 전역적 행 드라이버(201)는, 행이 주소 지정될 때, 어드레스 회로부(242) 및 (예를 들면, 하위행 드라이버 회로부를 통해 내부의 메모리 셀의 행에 선택적으로 커플링되는) 메모리 어레이(230)에 커플링될 수도 있다.
(예를 들면, 도 2에서 판독/래치 회로부(250)로서 도시되는) 감지 회로부를 사용하여 감지 라인(디지트 라인) 상에서 전압 및/또는 전류 변화를 감지하는 것에 의해 메모리 어레이(230)로부터 데이터가 감지(판독)될 수도 있다. 판독/래치 회로부(250)는 메모리 어레이(230)로부터 데이터의 페이지(예를 들면, 본 명세서에서 설명되는 바와 같은 행 또는 하위행)를 판독 및 래치하기 위해, 본 명세서에서 설명되는 바와 같이, 다수의 감지 증폭기를 포함할 수도 있다. 추가적인 회로부(예를 들면, 본 명세서에서 설명되는 바와 같은, 하위행 주소 지정 회로부)는, 어드레스 회로부(242), 열 디코더(249), 하위행 드라이버 회로부(205)(예를 들면, 하위행 드라이버 및/또는 하위행 디코더), 및/또는 판독/래치 회로부(250)의 일부일 수도 있거나, 또는 이들에 커플링될 수도 있다. I/O 회로부(244)는 데이터 버스(256)(예를 들면, 64 비트 폭 데이터 버스)를 통한 호스트(211)와의 양방향 데이터 통신을 위해 사용되는 데이터 I/O 핀을 포함할 수도 있다. 데이터 버스(256)는, 도 3에 도시되는 바와 같이, DRAM DQ에 커플링될 수도 있다. 기록 회로부(248)는 데이터를 메모리 어레이(230)에 기록하기 위해 사용될 수도 있다.
컨트롤러(240)는 호스트(211)로부터 제어 버스(254)에 의해 제공되는 신호(예를 들면, 커맨드)를 디코딩할 수도 있다. 컨트롤러(240)는, 호스트(211)로부터의 디코딩된 커맨드로부터 결정되는 신호를 발행하는 것에 의해 동작을 제어할 수도 있다. 이들 신호는, 칩 인에이블 신호, 기록 인에이블 신호, 어드레스 신호(예를 들면, 서브어레이 어드레스 신호, 행 어드레스 신호, 및/또는 하위행 어드레스 신호), 및/또는 다른 동작 중에서도, 데이터 감지, 데이터 저장, 서브어레이 주소 지정, 행 주소 지정, 하위행 주소 지정, 데이터 이동, 데이터 기록, 및 데이터 소거 동작을 비롯한, 메모리 어레이(230)에 대해 수행되는 동작을 제어하기 위해 사용될 수도 있는 모드 신호를 포함할 수도 있다. 다양한 실시형태에서, 컨트롤러(240)는 호스트(211)로부터의 명령어를 실행하고 메모리 어레이(230)에 액세스하는 것을 담당할 수도 있다.
컨트롤러(240)는, 다양한 실시형태에서, 행 내의 활성화되고 있는 모든 복수의 메모리 셀이 (예를 들면, 전역적 행 드라이버(201)로부터의 신호에 응답하여) 주소 지정되는 것과 (예를 들면, 마스크 레지스터(204)에서의 래치된 하위행 엔트리에 응답하여) 주소 지정되고 있는 행 내의 복수의 메모리 셀의 선택된 하위행의 활성화 사이의 선택을 가능하게 하도록 구성되는 모드 레지스터(238)를 포함할 수도 있다. 다수의 실시형태에서, 행 내의 활성화되고 있는 모든 메모리 셀이 주소 지정되는 것이 디폴트 모드 선택일 수도 있다. 모드 레지스터(238)에서의 모드 사이의 선택은 제어 버스(254)를 통해 호스트(211)에 의해 제공되는 모드 신호에 응답하여 수행될 수도 있다.
디폴트 모드에서, 컨트롤러(240)는, 모든 대응하는 하위행(예를 들면, 도 1에서 행(107)에 대응하는 하위행(108-1, 108-2, ..., 108-N-1)을 활성화하기 위해, 신호가 전역적 행 드라이버(201)를 통해 행의 모든 하위행 드라이버(예를 들면, 하위행 드라이버 105-0, 105-2, ..., 105-N-1)로 전송되어야 한다는 것을 지시할 수도 있다. 그러한 디폴트 모드는 마스크 레지스터(204)에서의 래치된 하위행 엔트리와 일치하는 행 내의 선택된 하위행의 활성화를 위한 모드를 선택하는 것에 의해 극복될 수도 있다. 마스크 레지스터(204)에서의 래치된 하위행 엔트리를 사용하는 것의 선택에 응답하여, 컨트롤러(240)는, 행의 특정한 하위행 드라이버가 활성화되는 것을 금지하기 위해, 래치된 하위행 엔트리에 대응하는 신호를 전송할 수도 있다. 특정한 하위행 드라이버가 활성화되는 것을 금지 또는 방지하는 것은, 전역적 행 드라이버(201)로부터의 신호를 오버라이딩 및/또는 취소하는 것에 의해 및/또는 특정한 하위행 드라이버가 활성화되는 것을 디스에이블하는 것에 의해(예를 들면, 도 4와 관련하여 추가로 설명되는 바와 같이, 하위행 드라이버의 활성화를 위한 게이트를 선택 해제하는 것에 의해) 수행될 수도 있다. 특정한 하위행 드라이버의 활성화를 금지하는 것은, 대응하는 하위행이 활성화되는 것 및 그로부터 데이터 값이 액세스되는 것을 방지할 수도 있다. 그에 의해, 활성화되는 하위행으로부터의 데이터 값은 그에 대해 수행될 동작에서 프로세싱을 위해 선택되는 데이터 값을 포함할 수도 있다.
다수의 실시형태에서, (예를 들면, (220)으로 도시되고 도 2와 관련하여 설명되는 바와 같은) 메모리 디바이스는 (예를 들면, (108) 및 (107)로 각각 도시되고, 도 1과 관련하여 설명되는 바와 같은) 메모리 셀의 행 내의 복수의 하위행 및 복수의 하위행의 각각의 하위행의 활성화 상태를 선택적으로 주소 지정하고 관리하도록 구성되는 (예를 들면, (240)으로 도시되고 도 2와 관련하여 설명되는 바와 같은) 컨트롤러를 포함할 수도 있다. 메모리 디바이스(220)는 컨트롤러(240)에 커플링되는 (예를 들면, 도 1의 하위행 드라이버(105), 도 4의 하위행 디코더(427), 및 도 2의 하위행 드라이버 회로부(205), 및 본 명세서의 그 밖의 곳과 관련하여 설명되는 바와 같은) 하위행 드라이버 회로부를 더 포함할 수도 있다. 하위행 드라이버 회로부는, 컨트롤러(240)로부터의 시그널링에 적어도 부분적으로 기초하여 복수의 하위행 중 하나 이상의 하위행(예를 들면, 하위행(108-0, 108-1, ..., 108-N-1) 중 하나 이상)을 활성화 상태로 유지하도록 구성될 수도 있다.
본 명세서에서 설명되는 바와 같이, 하위행의 활성화 상태는 하위행이 활성인 상태 또는 비활성인 상태에 있는 것을 포함할 수도 있다. 활성 상태는, 하위행, 및 그 내부의 메모리 셀이 (예를 들면, 도 2의 판독/래치 회로부(250) 및/또는 도 5의 (506)으로 도시되는 감지 증폭기로서 도시되는) 감지 회로부에 의해 액세스 가능한 것을 적어도 의미하도록 의도된다. 비활성 상태는, 하위행, 및 그 내부의 메모리 셀이 감지 회로부에 의해 액세스 불가능한 것을 적어도 의미하도록 의도된다.
예를 들면, 다수의 실시형태에서, 컨트롤러(240)는 선택적으로 주소 지정하도록 그리고 행의 특정한 위치에 있는(예를 들면, 하위행(행(107)에서의 하위행(108-0, 108-1, ..., 108-N-1) 중 임의의 하나 이상의 위치에 있는) 하위행이 비활성인 상태로 남아 있다는 것을 지시하도록 구성될 수도 있다. 다수의 실시형태에서, 선택적으로 주소 지정하는 것은, 복수의 행의 특정한 행에 대응하는 행 어드레스를 사용하는 것일 수도 있고, 행의 특정한 위치에 있는 하위행은, (예를 들면, 하위행이 활성화되어야 한다는 것을 지시하기 위한 다른 신호와는 대조적으로) 하위행이 비활성인 상태로 남아 있어야 한다는 것을 지시하기 위한 신호를 포함하는 (예를 들면, 행 어드레스에 포함되는 및/또는 행 어드레스를 수반하는) 하위행의 표시자를 통해 비활성인 상태로 남아 있도록 지시받을 수도 있다. 컨트롤러는 특정한 위치에 있는 하위행의 활성화를 금지하도록 구성되는 하위행 드라이버 회로부(105, 205)에 커플링될 수도 있다.
본 명세서에서 설명되는 바와 같이, (예를 들면, 각각, (104) 및 (204)로 도시되고 도 1 및 도 2와 관련하여 설명되는 바와 같은) 마스크 레지스터는 복수의 하위행의 활성화 상태의 관리를 가능하게 하도록 구성될 수도 있다. 컨트롤러(240)는 또한, 마스크 레지스터(204)에 의한 인에이블화(enablement)에 적어도 부분적으로 기초하여 복수의 하위행의 활성화 상태를 (예를 들면, 컨트롤러(240)로부터 전송되는 다수의 어드레스, 표시자, 및/또는 신호에 의해)를 관리하도록 구성될 수도 있다. 예를 들면, 다수의 실시형태에서, 마스크 레지스터(204)는 복수의 하위행 중에서부터의 선택이 비활성인 상태로 남아 있는 것을 가능하게 하도록 구성될 수도 있고, 컨트롤러는 마스크 레지스터를 통해 선택되는 하위행이 비활성인 상태로 남아 있다는 것을 지시하도록 구성될 수도 있다.
본 명세서에서 설명되는 바와 같이, (예를 들면, 각각, (101) 및 (201)로 도시되고 도 1 및 도 2와 관련하여 설명되는 바와 같은) 전역적 행 드라이버는, 제1 하위행 드라이버를 통해 복수의 하위행 중 제1 하위행을 제1 활성화 상태(예를 들면, 활성)에서 유지하도록 그리고, 제2 하위행 드라이버를 통해 복수의 하위행 중 제2 하위행을 제1 활성화 상태로 유지하도록 구성될 수도 있다. 예를 들면, 전역적 행 드라이버(201)는 제1 하위행 드라이버를 통해 특정한 위치에 있는 하위행의 활성화를 그리고 제2 하위행 드라이버를 통해 상이한 위치에 있는 하위행의 활성화를 지시하도록 구성될 수도 있다. 다수의 실시형태에서, 전역적 행 드라이버(201)는, 하위행 드라이버 회로부의 대응하며 커플링된 하위행 드라이버(105-0, 105-1, ..., 105-N-1)를 통해 모든 하위행(108-0, 108-1, ..., 108-N-1)이 활성화되어야 한다는 것을 지시할 수도 있다.
마스크 레지스터(204)는, 제2 활성화 상태(예를 들면, 비활성)에서 남아 있도록 복수의 하위행 중에서부터의 (예를 들면, 호스트(211) 및/또는 사용자에 의해 제공되는) 다수의 선택을 선택적으로 래치하도록 구성될 수도 있다. 래치된 제2 활성화 상태는, 래치된 수의 선택에 응답하여 제1 및 제2 하위행 드라이버가 선택 해제(예를 들면, 비활성화)되는 것을 통해 제1 활성화 상태를 금지할 수도 있다.
하위행 드라이버 회로부(205)는 특정한 위치에 있는 하나 이상의 하위행에 커플링되는 하위행 드라이버를 포함할 수도 있다. 예를 들면, 다수의 실시형태에서, 하위행 드라이버(105-1)는 하위행(108-1)에만 커플링될 수도 있다. 다수의 다른 실시형태에서, 하위행 드라이버(105-1)는, 다른 가능한 조합 및/또는 수의 하위행이 주어진 하위행 드라이버에 커플링되는 것 중에서도, 하위행(108-1) 및 하위행(108-0) 및/또는 하위행(108-2) 양자에 커플링될 수도 있다. 하위행 드라이버의 각각은 하나 이상의 하위행의 활성화를 제어하도록 구성될 수도 있다. 하위행 드라이버 회로부(205)는 특정한 위치에 있는 하나 이상의 하위행 및/또는 하위행 드라이버에 커플링되는 (예를 들면, (427)로 도시되며 도 4와 관련하여 설명되는 바와 같은) 하위행 디코더를 더 포함할 수도 있다. 하위행 디코더는 하나 이상의 하위행의 활성화 상태에 적어도 부분적으로 기초하여 컨트롤러로부터의 신호를 디코딩하도록 구성될 수도 있다. 예를 들면, 컨트롤러로부터의 신호는, 현재 비활성인 커플링된 하위행을 활성화하기 위해, 현재 비활성인 하위행 드라이버를 활성화하도록 디코딩될 수도 있다. 대안적으로, 하위행 디코더는, 하위행 드라이버의 비활성화에 의해 하위행의 활성화가 금지되어야 하는지의 여부를 결정하기 위해 컨트롤러로부터의 신호를 디코딩하도록 구성될 수도 있다. 예를 들면, 컨트롤러로부터의 신호는, 현재 활성인 커플링된 하위행을 비활성화하기 위해, 현재 활성인 하위행 드라이버를 비활성화하도록 디코딩될 수도 있다.
하위행 드라이버 회로부(205)는 행(107) 내의 특정한 위치에 있는 하위행 중 하나(예를 들면, 108-0)에 커플링되는 제1 하위행 드라이버(예를 들면, 하위행 드라이버(105-0)) 및 행(107) 내의 상이한 위치에 있는 대응하는 하위행 중 다른 하나(예를 들면, 하위행(108-1, 108-2, ..., 108-N-1) 중 임의의 것)에 커플링되는 제2 하위행 드라이버(예를 들면, 하위행 드라이버(105-1, 105-2, ..., 105-N-1) 중 임의의 것)를 포함할 수도 있다. 제1 및 제2 하위행 드라이버 각각은, 컨트롤러(240)로부터의 시그널링에 응답하여, 대응하는 하위행의 활성화를 금지하도록 구성될 수도 있다.
컨트롤러(240)는 선택적으로 주소 지정하도록 그리고 특정한 위치에 있는 하위행(예를 들면, 하위행(108-0))이 제1 하위행 드라이버(예를 들면, 하위행 드라이버(105-0))의 활성화를 금지하는 시그널링에 응답하여 비활성인 상태로 남아 있다는 것을 지시하도록 구성될 수도 있다. 조합하여, 컨트롤러(240)는 선택적으로 주소 지정하도록 그리고 상이한 위치에 있는 하위행(예를 들면, 하위행(108-1, 108-2, ..., 108-N-1) 중 임의의 것)이 제2 하위행 드라이버(예를 들면, 하위행 드라이버(105-1, 105-2, ..., 105-N-1) 중 임의의 것)의 활성화를 금지하는 시그널링에 응답하여 비활성인 상태로 남아 있다는 것을 지시하도록 구성될 수도 있다. 따라서, 제1 및 제2 하위행 드라이버(예를 들면, 모든 하위행 드라이버(105-0, 105-1, ..., 105-N-1)) 각각은 컨트롤러로부터의 시그널링에 응답하여 비활성화되도록 구성된다.
도 1에서 예시되는 바와 같이, 하위행 드라이버 회로부(205)는 복수의 하위행 드라이버(105-0, 105-1, ..., 105-N-1)를 포함할 수도 있고, 복수의 하위행 드라이버 중 각각의 하위행 드라이버는 복수의 하위행(108-1, 108-2, ..., 108-N-1) 중 각각의 하위행에 커플링될 수도 있다. 복수의 하위행 드라이버는 다수의 복수의 하위행 사이에 배치될 수도 있다. 예를 들면, 하위행 드라이버(105-0)는 하위행(108-0 및 108-1) 사이에 배치되고, 하위행 드라이버(105-1)는 하위행(108-1 및 108-2) 사이에 배치되고, 하위행 드라이버(105-2)는 하위행(108-2 및 108-N-1) 사이에 배치된다. 그러나, 하위행(108-N-1)이 행(107)에서의 마지막 하위행인 경우, 하위행 디코더(105-N-1)는 마지막 하위행 디코더일 수도 있고, 따라서, 두 개의 하위행 사이에 있지 않을 수도 있다. 본 명세서에서 설명되는 복수의 하위행 각각은 미리 결정된 수의 메모리 셀을 포함할 수도 있는데, 이들은, 다수의 실시형태에서, 하위행의 각각에서 동일할 수도 있거나 또는 상이한 하위행 사이에서 변할 수도 있다.
도 3은 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스(220)의 일부의 뱅크 섹션(323)의 블록도이다. 예를 들면, 뱅크 섹션(323)은 메모리 디바이스의 뱅크(221)에 대응하는 복수의 뱅크 섹션 중 하나를 나타낼 수도 있다. 뱅크 아키텍처는 복수의 열(예를 들면, 도 3에 도시되는 바와 같은 "X"개의 열(322))을 포함할 수도 있다. 추가적으로, 뱅크 섹션(323)은 복수의 서브어레이(325-0(서브어레이(SUBARRAY) 0), 325-1(서브어레이 1), ..., 325-N-1(서브어레이 325-N-1))로 분할될 수도 있는데, 이들은, 감지 증폭기의 그룹(예를 들면, 세트)을 포함할 수도 있는 각각의 증폭 영역에 의해 분리될 수도 있다. 감지 증폭기의 그룹은 감지 증폭기 스트라이프(sense amplifier stripe) 또는 판독/래치 스트라이프(read/latch stripe)로 지칭될 수도 있다. 예를 들면, 도 3에 도시되는 바와 같이, 서브어레이(325-0, 325-1, ..., 325-N-1)의 각각은 그들과 관련되는 판독/래치 스트라이프(예를 들면, 각각, 324-0, 324-1, ..., 324-N-1)를 구비한다.
뱅크(221) 또는 뱅크 섹션(323)은, 다양한 다른 가능한 수의 서브어레이 중에서도, 64개의 서브어레이, 128개의 서브어레이, 256개의 서브어레이, 512개의 서브어레이를 포함할 수도 있다. 그러나, 실시형태는 그렇게 제한되지는 않으며, 그 결과, 뱅크의 몇몇 실시형태는 방금 제시된 것과는 상이한 수의 서브어레이를 가질 수도 있다. 다수의 실시형태에서, 서브어레이는 각각의 서브어레이에서 동일한 수의 행(예를 들면, 다양한 다른 가능한 수의 행 중에서도, 256개의 행, 512개의 행, 1024개의 행, 2048개의 행)을 가질 수도 있다. 그러나, 실시형태는 그렇게 제한되지는 않으며, 그 결과, 뱅크 또는 뱅크 섹션 내의 복수의 서브어레이 중 적어도 일부는 상이한 수의 행을 가질 수도 있다.
각각의 열(322)은 (예를 들면, 도 5와 관련하여 추가로 설명되는 바와 같이) 판독/래치 회로부(250)에 커플링되도록 구성된다. 그와 같이, 서브어레이 내의 각각의 열은, 그 서브어레이에 대한 감지 증폭기의 세트(예를 들면, 판독/래치 스트라이프)에 기여하는 감지 증폭기에 개별적으로 커플링될 수도 있다. 예를 들면, 도 3에 도시되는 바와 같이, 뱅크 아키텍처는, 다양한 실시형태에서, 레지스터, 캐시, 및 데이터 버퍼링으로서 사용될 수도 있는 감지 증폭기의 세트를 갖는 판독/래치 회로부(250)를 각각 구비하는, (예를 들면, (124-0, 124-1, ..., 124-N-1)로 도시되는) 판독/래치 스트라이프 0, 판독/래치 스트라이프 1, ..., 판독/래치 스트라이프 N-1을 포함할 수도 있다. (예를 들면, (506)으로 도시되고 도 5와 관련하여 설명되는 바와 같은) 감지 증폭기는 서브어레이(325-0, 325-1, ..., 325-N-1) 내의 각각의 열(322)에 커플링될 수도 있다.
서브어레이(325-0, 325-1, ..., 325-N-1)의 각각은, (예를 들면, 각각 (230) 및 (530)으로 도시되고 도 2 및 도 5와 관련하여 설명되는 바와 같은) 메모리 어레이 내에 각각의 복수의 행(예를 들면, "Y"개의 행(319)의 각각의 그룹)을 포함할 수도 있다. 본 명세서에서 설명되는 바와 같이, 복수의 하위행(308-0, 308-1, ..., 308-N-1)은 복수의 행(319)의 각각 내에 형성될 수도 있다. 몇몇 실시형태에서, 복수의 행의 각각의 하위행은 동일한 양의 메모리 셀을 포함할 수도 있다. 복수의 하위행 드라이버(305-0, 305-1, ..., 305-N-1)는 복수의 하위행의 각각의 하위행에 대응할 수도 있다. 예를 들면, 하위행 드라이버(305-0)는 행(319) 중 하나의 행 내의 하위행(308-0)에 커플링될 수도 있고 하위행 드라이버(305-1)는 행(319) 중 동일한 행 내의 하위행(308-1)에 커플링될 수도 있다. 그러나, 다수의 실시형태에서, 하위행 드라이버(305-0)는 행(319) 중 하나보다 더 많은 행 내의(예를 들면, 서브어레이(325-0) 내의 모든 행 내의 또는 모든 서브어레이(325-0, 325-1, ..., 325-N-1)의 모든 행 내의) 하위행(308-0)에 커플링될 수도 있다. 유사하게, 하위행 드라이버(305-1, 305-2, ..., 305-N-1)는 행(319) 중 하나보다 더 많은 행 내의 대응하는 하위행(308-1, 308-2, ..., 308-N-1)에 커플링될 수도 있다.
다수의 복수의 하위행 드라이버(305)는 복수의 행(319)의 각각의 하위행(308) 사이에 배치될 수도 있다. 각각의 하위행 드라이버(305)는 복수의 행(319)의 각각 내의 복수의 하위행 중 하나의 하위행(308)에 커플링될 수도 있다. 미리 결정된 수의 메모리 셀(예를 들면, 128, 256, 512, 1024 또는 2048개의 메모리 셀)이 복수의 하위행의 각각에 대한 다수의 하위행 드라이버를 분리할 수도 있다.
도 3에 도시되는 컨트롤러(340)는, 적어도, (240)으로 도시되며 도 2와 관련하여 설명되는 컨트롤러의 기능성(functionality)을 나타낼 수도 있고 그리고/또는 포함할 수도 있다. 예를 들면, 다수의 실시형태에서, 컨트롤러(340)는, 도 2와 관련하여 설명되는 대응하는 마스크 레지스터(204) 및/또는 모드 레지스터(240)와 일치하여 기능하도록 각각 구성될 수도 있는 마스크 레지스터(304) 및/또는 모드 레지스터(340)에 커플링될 수도 있다. 또한, 마스크 레지스터(304) 및/또는 모드 레지스터(340) 각각은, 복수의 서브어레이(예를 들면, 325-0, 325-1, ..., 325-N-1) 내의 복수의 행(319)의 각각 내의 하위행(예를 들면, 308-0, 308-1, ..., 308-N-1)에 대한 하위행 드라이버(예를 들면, 305-0, 305-1, ..., 305-N-1) 및/또는 (예를 들면, 427에서 도시되며 도 4와 관련하여 설명되는 바와 같은) 하위행 디코더와 상호 작용하도록(예를 들면, 이들을 제어하도록) 구성될 수도 있다.
컨트롤러(340)는 (예를 들면, 전역적 행 드라이버(201)를 통해) 행 활성화 신호를 행에 제공하도록 그리고 복수의 하위행 중 선택된 하나에 대응하는 하위행 드라이버(305)에 의해 수신되는 신호를 통해 행 활성화 신호에 응답하여 복수의 하위행(308) 중 선택된 하나의 활성화를 금지하도록 구성될 수도 있다. 컨트롤러는 하위행 드라이버의 선택적 활성화(예를 들면, 활성화 또는 비활성화)를 위한 신호를 사용하여 특정한 위치에 있는 하위행에 커플링되는 하위행 드라이버를 주소 지정할 수도 있다. (예를 들면, 하위행 드라이버 회로부(205)의 일부로서 주소 지정된 하위행 드라이버에 커플링되는) 하위행 디코더는, 하위행 드라이버의 활성화를 위한 게이트를 선택 또는 선택 해제하기 위해 신호를 디코딩하도록 구성될 수도 있다. 예를 들면, 신호를 디코딩하고 게이트를 선택하는 것은, 커플링된 하위행 드라이버의 활성화로 나타날 수도 있고, 반면, 신호를 디코딩하고 게이트를 선택 해제하는 것은 (예를 들면, 도 4와 관련하여 추가로 설명되는 바와 같이) 커플링된 하위행 드라이버의 비활성화로 나타날 수도 있다. 따라서, 컨트롤러(340)는 특정한 행을 선택적으로 주소 지정하고 행 내의 특정한 위치에 있는 하위행이 비활성인 상태로 남아 있다는 것을 지시하도록 구성될 수도 있다.
(예를 들면, 각각, 104, 204, 및 304에서 도시되며 도 1, 도 2 및 도 3과 관련하여 설명되는 바와 같은) 마스크 레지스터는 (예를 들면, 어떤 행이 주소 지정되고 있는지에 따라) 하나의 하위행 및/또는 복수의 하위행의 선택이 비활성인 상태로 남아 있는 것을 가능하게 하도록 구성될 수도 있다. 마스크 레지스터는, 주소 지정되고 있는 행 내의 메모리 셀의 선택된 하위행의 활성화의 금지를 가능하게 하도록 그리고 특정한 행 내의 특정한 하위행에 대해 어떤 하위행 드라이버가 활성화를 위해 선택 해제되는지의 표시를 포함하는 행 어드레스를 제공하도록 구성될 수도 있다. 마스크 레지스터는 특정한 행 내의 복수의 하위행의 활성화의 금지를 가능하게 하도록 구성될 수도 있다. 예를 들면, 마스크 레지스터는 특정한 행 내의 적어도 하나의 하위행이 활성화되는 동안 복수의 하위행의 활성화의 금지를 가능하게 하도록 구성될 수도 있다. 마스크 레지스터는 복수의 행의 각각 내의 상이한 하위행의 활성화의 금지를 가능하게 하도록 구성될 수도 있다. 컨트롤러(340)는 마스크 레지스터를 통해 선택되는 하나 이상의 하위행이 비활성인 상태로 남아 있다는 것을 (예를 들면, 신호를 통해) 지시하도록 구성될 수도 있다. 다수의 실시형태에서, 마스크 레지스터는 하위행이 비활성인 상태로 남아 있는 것에 응답하여 특정한 위치에 있는 하위행에 대한 (예를 들면, DRAM 구성에서) 리프레시 동작의 수행을 금지하도록 그리고 하위행이 활성화되는 것에 응답하여 상이한 위치에 있는 하위행에 대한 리프레시 동작의 수행을 촉진하도록 구성될 수도 있다.
본 명세서에서 설명되는 바와 같이, (예를 들면, 220에서 도시되고 도 2와 관련하여 설명되는 바와 같은) 메모리 디바이스는, 행(예를 들면, 행(319)으로부터 선택되는 하나의 행) 내의 복수의 하위행의 제1 하위행(예를 들면, 308-0)에 커플링되는 제1 하위행 드라이버(예를 들면, 305-0)에 의해 (예를 들면, 마스크 레지스터(304) 및/또는 모드 레지스터(338)에 의해 인에이블될 때 컨트롤러(340)로부터) 제1 신호를 수신하는 것에 의해 동작될 수도 있다. 따라서, 제1 하위행 드라이버(305-0)의 활성화는, (예를 들면, 도 4와 관련하여 추가로 설명되는 바와 같은) 제1 신호를 수신하는 것에 응답하여 제1 하위행(308-0)의 활성화를 금지하도록 선택 해제될 수도 있다. 제2 신호는, 복수의 하위행의 제2 하위행(예를 들면, 308-1, 308-2, ..., 308-N-1 중 하나 이상)에 커플링되는 제2 하위행 드라이버(예를 들면, 305-1, 306-2, ..., 305-N-1 중 하나 이상)에 의해 (예를 들면, 전역적 행 드라이버(201)를 통해 컨트롤러(340)로부터) 수신될 수도 있다. 따라서, 제2 하위행 드라이버의 활성화는 제2 신호를 수신하는 것에 응답하여 제2 하위행을 활성화하도록 선택될 수도 있다.
(예를 들면, 도 5와 관련하여 설명되는 바와 같은) 복수의 메모리 셀에 커플링되는 감지 증폭기에 의한 제1 하위행의 복수의 메모리 셀에 대한 액세스는 제1 하위행의 활성화를 금지하는 것에 응답하여 방지될 수도 있다. 감지 증폭기에 의한, 복수의 메모리 셀에 대응하는 데이터 값의 저장은, 메모리 셀에 대한 액세스를 방지하는 것에 의해 방지될 수도 있다.
따라서, 다수의 하위행의 활성화를 금지하는 것에 응답하여, 다수의 하위행, 및 그 내부의 복수의 메모리 셀에 대한 액세스는 방지될 수도 있고, 다수의 하위행, 및 그 내부의 복수의 메모리 셀에 대응하는 다수의 데이터 값의 저장도 또한 방지될 수도 있다. 하위행의 활성화를 금지하는 것에 의해, 결과적으로, 하위행에 대한 액세스 및 데이터 값의 저장을 방지하는 것에 의해, 메모리 디바이스에 의해(예를 들면, 메모리 디바이스의 동작을 가능하게 하기 위한 전력에 의해) 사용되는 에너지의 양은 감소될 수도 있다. 사용되는 에너지의 감소된 양은, 메모리 디바이스의 상이한 동작 모드(예를 들면, 본 명세서에서 설명되는 바와 같은 디폴트 모드)에서 행 내 복수의 하위행 모두의 활성화를 위해 사용되는 에너지에 비해, 활성화가 금지되고 있는 하위행의 수에 대응할 수도 있다.
모든 하위행이 주소 지정되는 행 내에서 활성화되는 것은, 메모리 셀의 전체 행을 한 번에 활성화하는 표준 및 프로토콜(예를 들면, JEDEC, DDR3, DDR4 등)을 따르는 구현예와 일치한다. 그러나, 모든 하위행을 활성화하는 것, 모든 하위행에 액세스하는 것, 및 그로부터 액세스되는 모든 데이터 값을 저장하는 것은, 행 내의 하위행의 서브세트에만 저장되는 데이터 값에 대한 액세스, 및 그 데이터 값에 대한 동작의 수행의 경우 감소될 수도 있는(예를 들면, 필요하지 않을 수도 있는) 에너지의 양을 사용할 수도 있다. 그러므로, (예를 들면, 마스크 레지스터, 모드 레지스터, 하위행 주소 지정 회로부 및 시그널링 통로 등을 활용하는) 본 명세서에서 설명되는 독립 하위행 주소 지정은, 행의 다수의 하위행에 의해 저장되는 데이터 값의 특정한 서브세트에 대한 동작의 수행에 의해 소비되는 에너지가, 데이터 값의 특정한 서브세트의 사이즈에 더욱 밀접하게 대응하는 것을 가능하게 하는 것에 의해 기술적 이점을 제공할 수도 있다.
반면 도 1에 도시되는 각각의 하위행 드라이버(105-0, 105-1, ..., 105-N-1)는 대응하는 하위행(108-0, 108-1, ..., 108-N-1)에 대한 단일의 연결을 가질 수도 있는데(예를 들면, 대응하는 하위행에 개별적으로 커플링될 수도 있는데), 그러한 커플링의 실시형태는 그렇게 제한되지는 않는다. 예를 들면, 도 3에 도시되는 하위행 드라이버 회로부(305-0, 305-1, ..., 305-N-1)는, 서브어레이(325-0, 325-1, ..., 325-N-1)의 각각의 행(319)의 각각 내의 하위행(308-0, 308-1, ..., 308-N-1)의 각각에 커플링되는 상이한 하위행 드라이버 및/또는 상이한 하위행 디코더가 존재할 수도 있다는 점에서, 도 1에 도시되는 하위행 드라이버 회로부(105-0, 105-1, ..., 105-N-1)에 대응할 수도 있다. 대안적으로, 하위행 드라이버 회로부(305-0, 305-1, ..., 305-N-1)는, 각각의 하위행 드라이버(예를 들면, 305-0)가 행(319)의 각각 내의 하위행(예를 들면, 308-0)에 개별적으로 커플링되기 위해 복수의 연결을 가질 수도 있도록, 서브어레이에 걸쳐(예를 들면, 서브어레이(325-0)에서, 그 안의 행(319)의 각각에 수직인 열(322)의 방향에서) 연장되는 회로부일 수도 있다.
도 3은, 각각의 행(319)의 각각의 하위행(308-0, 308-1, ..., 308-N-1)에 대해 대응하는 수의 메모리 셀(예를 들면, 도 5에서 예시되는 메모리 어레이(530)의 메모리 셀)을 포함하는 다수의 열(322)을 도시한다. 각각의 서브어레이에는 복수의 행이 있을 수도 있는데, 이 경우, 각각의 행은 각각의 열에 대응하는 복수의 메모리 셀을 포함할 수도 있다. 대응하는 하위행 드라이버 회로부(예를 들면, 하위행 드라이버 및/또는 하위행 디코더(305-0, 305-1, ..., 305-N-1))에 의해 분리되며 이들에 커플링되는 각각의 하위행(308) 내의 열 및/또는 메모리 셀의 수는 도 3에서 제한이 아닌 예로서 열 개(10)인 것으로 도시된다. 예를 들면, 다른 가능성 중에서도, 대응하는 하위행 드라이버 회로부(305)에 의해 분리되고 이들에 커플링되는 각각의 하위행(308)에는, 128개, 256개, 512개, 1024개 또는 2048개의 열 및/또는 메모리 셀이 있을 수도 있다. 다수의 실시형태에서, 하위행 중 일부는 다른 하위행과는 상이한 수의 열 및/또는 메모리 셀을 포함할 수도 있다. 예를 들면, 서브어레이(325-0)의 하위행은, 서브어레이(325-1, 325-2, ..., 325-N-1) 중 하나 이상의 하위행과는 상이한 수의 열 및/또는 메모리 셀을 포함하도록 구성될 수도 있는데, 서브어레이 중 하나 이상의 하위행은 또한 서로 상이할 수도 있다. 따라서, 다수의 실시형태에서, 각각의 행이 동일한 수의 열 및/또는 메모리 셀을 가질 때 상이한 행에는 상이한 수의 하위행이 존재할 수도 있다. 판독/래치 스트라이프(324-0, 324-0, ..., 324-N-1)에서 감지 회로부(예를 들면, 도 5의 (506)으로 도시되는 바와 같은 감지 증폭기)의 간격 및/또는 커플링은, 각각의 하위행 내의 다수의 열 및/또는 메모리 셀이 분리되고 그리고/또는 대응하는 하위행 드라이버 회로부(305)에 커플링되기에 적절하도록 각각의 대응하는 서브어레이(325-0, 325-1, ..., 325-N-1)에 대해 조정될 수도 있다.
컨트롤러(340)는, (341)로 도시되는 바와 같이, 뱅크(221), 뱅크(323)의 섹션, 행(319), 및/또는 하위행(308)에 (예를 들면, 호스트(211)로부터 수신되는 바와 같은) 데이터를 제공하도록 그리고/또는 그들로부터 데이터 검색하도록 그리고/또는 그들로부터의 데이터에 액세스하도록 구성될 수도 있다. 도 3에서 예시되는 뱅크(323)의 섹션은, 메모리 디바이스(220)의 I/O 회로부(244) 및/또는 컨트롤러(340)에 커플링되는 호스트(211)의 DRAM DQ에 대한 데이터 버스(356)를 도시한다.
도 4는 본 개시내용의 다수의 실시형태에 따른 하위행 주소 지정을 위한 회로부를 예시하는 개략도이다. 도 4에\서 도시되는 바와 같이, 하위행 주소 지정을 위한 회로부는, 다수의 실시형태에서, (예를 들면, 각각, (101) 및 (201)로 도시되며 도 1 및 도 2와 관련하여 설명되는 바와 같은) 전역적 행 드라이버(401)를 포함할 수도 있다. 전역적 행 드라이버(401)는 행에 그리고 행 내의 하위행의 각각에 연결되는(예를 들면, 이들에 커플링되는) 전역적 행 라인(426)을 통해 활성화 신호를 선택적으로 전송할 수도 있는데, 하위행의 각각으로의 활성화 신호는, 본 명세서에서 설명되는 바와 같이, 금지(예를 들면, 오버라이딩, 취소)될 수 있다. 예를 들면, 각각의 전역적 행 라인(426)은, 행의 형성에 기여하는 하위행(예를 들면, 하위행(408-0, 408-1 등))의 각각에 잠재적으로 커플링될 수도 있다. 다양한 실시형태에서, 예를 들면, (예를 들면, 16개의 매트를 갖는 서브어레이의) 다수의 매트의 각각에 수직으로 배치되는(다른 것 위 및/또는 아래의 하나) 64개, 128개, 256개, 512개 또는 1024개의 하위행이 존재할 수도 있다.
전역적 행 드라이버(401)는, 몇몇 실시형태에서, 한 번에 하나의 행/하위행을 활성화하기 위해 모든 행/하위행에 개별적으로 커플링되는 다수의 전역적 행 라인(426)에 커플링될 수도 있다. 각각의 전역적 행 라인(426)은, 전역적 행 드라이버(401)로부터, 선택된 행 및 선택된 하위행의 (예를 들면, (405-0), (405-1) 등으로 도시되는 바와 같은) 하위행 드라이버로 전송되는 활성화 신호(예를 들면, 이진수에서 1의 값을 가짐)를 반송하도록 구성될 수도 있다. 활성화 신호는, 예를 들면, 각각의 하위행(408-0, 408-1)의 각각에 대응하는(예를 들면, 커플링되는) 하위행 드라이버(405-0, 405-1) 내의 다수의 게이트(428)(예를 들면, 두 개의 이진 값의 입력에 기초하여 부울 AND 함수를 수행하도록 구성되는 로직 게이트)로 전송될 수도 있다.
다수의 실시형태에서, 도 4에 도시되는 바와 같이, 각각의 하위행 드라이버(405)에 커플링되는 하위행 디코더(427)가 존재할 수도 있다. 커플링된 하위행 디코더(427) 및 하위행 드라이버(405)는, (205)으로도시되고 도 2와 관련하여 설명되는 하위행 드라이버 회로부에 기여하거나, 또는 그 하위행 드라이버 회로부일 수도 있다. 예를 들면, 하위행 디코더(427-0)는 하위행 드라이버(405-0)에 커플링될 수도 있고, 하위행 디코더(427-1)는 하위행 드라이버(405-1)에 커플링될 수도 있고 등일 수도 있다. 각각의 하위행 디코더(427)는, (예를 들면, 304에서 도시되며 도 3 및 본 명세서의 그 밖의 곳과 관련하여 설명되는 바와 같은) 마스크 레지스터에 저장되는 특정한 하위행 어드레스에 대응하는 엔트리와 일치하여, 전역적 행 드라이버(401)로부터의 활성화 신호를 통해 잠재적으로 활성화되는 행의 하나 이상의 하위행(408)의 활성화를 선택적으로 디스에이블하기 위해 신호를 게이트(428)(예를 들면, 로직 게이트)로 제공하도록 대응하는 하위행 드라이버(405)에 커플링될 수도 있다.
예를 들면, 각각의 하위행 드라이버(405)에 대한 각각의 하위행 디코더(427)는, 전역적 행 드라이버(401)로부터의 신호를 통해 잠재적으로 활성화될 하위행 중 임의의 것의 선택을 허용하도록 구성될 수도 있다. 선택은 마스크 레지스터(304)에 저장되는 엔트리와 일치하게 만들어질 수도 있다. 예를 들면, 게이트(428)(예를 들면, AND 로직 게이트)에 커플링되는 적절하게 구성된 회로부를 사용하여, 전역적 행 드라이버(401)로부터의 활성화 신호를 통해 활성화될 특정한 하위행의 활성화를 선택적으로 디스에이블하기 위해(예를 들면, 선택 해제하기 위해) 신호가 하위행 드라이버(405)로 전송될 수도 있다. 예를 들면, 1의 이진 값을 갖는 활성화 신호가 전역적 행 드라이버(401)로부터 AND 로직 게이트로 전송될 수도 있고, 신호(예를 들면, 1의 이진 값을 갖는 제1 신호)가 하위행 디코더(427)로부터, 제2 입력으로서, AND 로직 게이트로 전송되어 전역적 행 드라이버(401)로부터의 활성화 신호를 통해 잠재적으로 활성화되는 행의 특정한 하위행(408)의 활성화를 선택 해제할 수도 있다.
다수의 실시형태에서, 특정한 하위행에 대한 마스크 레지스터(304)에 저장된 엔트리가 없는 경우, 전역적 행 드라이버(401)로부터의 활성화 신호와 조합하여 행의 특정한 하위행(408)의 활성화를 선택하기 위해, 신호(예를 들면, 0의 이진 값을 갖는 제2 신호)가 AND 로직 게이트에 대한 제2 입력으로서 하위행 디코더(427)로부터 전송될 수도 있다. 몇몇 실시형태에서, 특정한 하위행에 대한 마스크 레지스터(304)에 저장된 엔트리가 없는 경우, 신호가 AND 로직 게이트에 대한 제2 입력으로서 하위행 디코더(427)로부터 전송되지 않을 수도 있다. 그러한 경우에, 전역적 행 드라이버(401)로부터의 활성화 신호와 조합하여 행의 특정한 하위행(408)의 활성화를 선택하기 위해, 0의 이진 값을 갖는 디폴트 신호가 AND 로직 게이트에 입력될 수도 있다.
몇몇 실시형태에서, 전역적 행 드라이버(401)로부터의 각각의 전역적 행 라인(426)은, (예를 들면, 전역적 행 라인(426)의 잠재적인 밀집 및/또는 그에 대한 제한된 영역을 극복하기 위해) 대응하는 하위행과 함께, 복수(예를 들면, 2 개, 4 개, 6 개, 16 개 등)의 행에 커플링될 수도 있다. 예를 들면, 각각의 전역적 행 라인(426)은, 16개의 매트의 각각에서 복수의 하위행(예를 들면, 다른 것 위 및/또는 아래의 512개의 하위행) 중 네 개의 하위행의 시퀀스에 커플링될 수도 있다. 전역적 행 드라이버(401)로부터의 활성화 신호는, 그 다음, 16개 매트의 각각에서, 적절한 하위행 드라이버(405)를 통해, 특정한 전역적 행 라인(426)에 커플링되는 네 개의 모든 하위행을 잠재적으로 활성화할 수도 있다. 그러한 실시형태에서, 하위행 디코더(427)의 회로부는, (예를 들면, 마스크 레지스터(304)에 저장되는 엔트리에 기초하여) 잠재적으로 활성화된 하위행 중 하나 이상의 적절하게 디스에이블된 활성화를, 하위행 드라이버(405)를 통해, 결정 및 지시하도록 구성될 수도 있다.
도 5는 본 개시내용의 다수의 실시형태에 따른 메모리 디바이스의 일부의 개략도이다. 도 5는, 적층식 DRAM 구성(folded DRAM configuration)에서, 감지 증폭기(506)에 각각 커플링되는 1T1C 메모리 셀을 포함하는 예를 예시한다. 그러나, 실시형태는 그렇게 제한되지는 않으며, 그 결과, 몇몇 실시형태는 2T2C 구성 또는 3T 구성의 메모리 셀을 가질 수도 있다.
도 5에서 예시되는 실시형태에서, 메모리 어레이(530)는, 액세스 디바이스(502)(예를 들면, 트랜지스터) 및 저장 엘리먼트(503)(예를 들면, 커패시터, 강유전체 커패시터 등)를 각각 포함할 수도 있는 메모리 셀의 어레이(예를 들면, DRAM 어레이)이다. 메모리 어레이(530)의 메모리 셀은, 액세스 라인(512-X(행 X), 512-Y(행 Y) 등)에 의해 커플링되는 (도 1의 (107)로 그리고 도 3의 (319)로 도시되는 바와 같은) 행, 및 상보적 감지 라인의 쌍(디지트(n-1)/디지트(n-1)_, 디지트(n)/디지트(n)_ 및 디지트(n+1)/디지트(n+1)_ 등)에 의해 커플링되는 열로 배열될 수도 있다. 상보적 데이터 라인의 각각의 쌍에 대응하는 개개의 감지 라인은, 감지 라인(509-1(디지트(n)) 및 509-2(디지트(n)_))으로 각각 지칭될 수도 있다. 도 5에서 상보적 감지 라인의 세 개의 쌍만이 도시되지만, 본 개시내용의 실시형태는 그렇게 제한되지는 않으며, 메모리 셀의 어레이는 메모리 셀 및/또는 감지 라인의 추가적인 열(예를 들면, 4,096, 8,192, 16,384 등)을 포함할 수도 있다. 도 5에 도시되는 바와 같이, 특정한 메모리 셀 트랜지스터(502)의 게이트는 자신의 대응하는 액세스 라인(512-X, 512-Y 등)에 커플링될 수도 있고, 제1 소스/드레인 영역은 자신의 대응하는 감지 라인(예를 들면, 509-1(디지트(n), 509-2(디지트(n)_))에 커플링될 수도 있고, 특정한 메모리 셀 트랜지스터의 제2 소스/드레인 영역은 자신의 대응하는 커패시터(503)에 커플링될 수도 있다.
메모리 셀은 상이한 감지 라인 및/또는 액세스 라인에 커플링될 수도 있다. 예를 들면, 트랜지스터(502-1)의 제1 소스/드레인 영역은 감지 라인(509-1)에 커플링될 수도 있고, 트랜지스터(502-1)의 제2 소스/드레인 영역은 커패시터(503-1)에 커플링될 수도 있고, 트랜지스터(502-1)의 게이트는 액세스 라인(512-Y)에 커플링될 수도 있다. 트랜지스터(502-2)의 제1 소스/드레인 영역은 감지 라인(509-2)에 커플링될 수도 있고, 트랜지스터(502-2)의 제2 소스/드레인 영역은 커패시터(503-2)에 커플링될 수도 있고, 트랜지스터(502-2)의 게이트는 액세스 라인(512-X)에 커플링될 수도 있다. 셀 플레이트(cell plate)는, 도 2에 도시되는 바와 같이, 커패시터(503-1 및 503-2)의 각각에 커플링될 수도 있다. 셀 플레이트는, 다양한 메모리 어레이 구성에서 기준 전압(예를 들면, 접지)이 인가될 수도 있는 공통 노드일 수도 있다. 강유전체 커패시터를 활용하는 것과 같은 몇몇 예에서, 셀 플레이트는 전압 소스에 커플링될 수도 있고 메모리 셀에 대한 액세스 동작 동안 활성화될 수도 있다.
본 명세서에서 설명되는 바와 같이, 트랜지스터(502) 및 커패시터(503)는, 상보적 감지 라인(예를 들면, 감지 라인(509-1 및 509-2))에 커플링되는 메모리 어레이(530)의 단일의 행에서 상보적 메모리 셀의 쌍의 형성에 기여할 수도 있다. (예를 들면, 판독 동작에서) 메모리 셀로부터 감지되는 데이터 값(예를 들면, 전압)의 수는, 예를 들면, 도 3과 관련하여 도시되고 설명되는 서브어레이(325)의 행과 교차하는 감지 라인의 쌍 및/또는 메모리 셀의 열의 수(예를 들면, 4,096, 8,192, 16,384 등)에 대응할 수도 있다.
도 5에서 예시되는 메모리 어레이(530)는, (예를 들면, 도 2의 판독/래치 회로부(250)로 도시되고 도 1의 판독/래치 스트라이프(124) 및 도 3의 판독/래치 스트라이프(324)와 관련하여 설명되는 바와 같은) 감지 회로부에 커플링된다. 다수의 실시형태에서, 판독/래치 회로부는 메모리 셀의 각각의 열에 대응하는(예를 들면, 상보적 감지 라인(509-1, 509-2)의 각각의 쌍에 커플링되는) 감지 증폭기(506)를 포함할 수도 있다. 감지 증폭기(506)는 선택된 메모리 셀에 저장되는 데이터 값(예를 들면, 로직 상태)을 결정하도록 동작될 수도 있다. 감지 증폭기(506)는 교차 커플링된 래치(도시되지 않음)를 포함할 수도 있다. 감지 증폭기(506)는 평형 회로부(도시되지 않음)에 커플링될 수도 있는데, 평형 회로부는 감지 라인(509-1 및 509-2)을 평형화하도록 구성될 수도 있다.
(예를 들면, (506)으로 도시되는 바와 같은) 복수의 감지 증폭기는 (예를 들면, 감지 라인(509-1, 509-2)을 통해) 메모리 어레이(530)의 (예를 들면, (322)로 도시되며 도 3과 관련하여 설명되는 바와 같은) 각각의 복수의 열에 커플링될 수도 있다. 비활성인 상태로 남아 있는 특정한 위치에 있는 하위행(예를 들면, 행(319) 중 하나에서의 하위행(308-0))은, 복수의 메모리 셀에 대응하는 감지 증폭기에 의한 하위행의 복수의 메모리 셀에 대한 액세스를 방지할 수도 있다. 하위행의 메모리 셀에 대한 액세스를 방지하는 것은, 복수의 메모리 셀에 대응하는 복수의 감지 증폭기에 의한 다수의 데이터 값의 저장을 방지할 수도 있다.
도 6은 본 개시내용의 다수의 실시형태에 따른 하위행 주소 지정을 위한 방법(660)의 실시형태의 플로우차트이다. 명시적으로 언급되지 않는 한, 본 명세서에 설명되는 방법의 엘리먼트는 특정한 순서 또는 시퀀스로 제한되지는 않는다. 추가적으로, 본 명세서에서 설명되는 다수의 방법 실시형태, 또는 그 엘리먼트는 동일한 시점에 또는 실질적으로 동일한 시점에 수행될 수도 있다.
블록(661)에서, 방법(660)은 메모리 셀의 행 내의 복수의 하위행의 제1 하위행에 커플링되는 제1 하위행 드라이버에 의해 제1 신호를 수신하는 것을 포함할 수도 있다. 블록(661)의 동작은, 다수의 실시형태에서, (예를 들면, 도 1, 도 3 및 도 4와 관련하여 설명되는 바와 같은) 하위행 드라이버(105, 305, 또는 405)에 의해 수행될 수도 있다. 각각의 하위행 드라이버는 (예를 들면, 도 1 및 도 3과 관련하여 설명되는 바와 같은) 메모리 셀의 행(107 또는 319)에서 (예를 들면, 도 1, 도 3, 및 도 4와 관련하여 설명되는 바와 같은) 각각의 하위행(108, 308 또는 408)에 개별적으로 커플링될 수도 있다.
블록(662)에서, 방법(660)은 제1 신호를 수신하는 것에 응답하여 제1 하위행의 활성화를 금지하기 위해 제1 하위행 드라이버의 활성화를 선택 해제하는 것을 포함할 수도 있다. 블록(662)의 동작은, 다수의 실시형태에서, 커플링된 하위행 드라이버(예를 들면, 하위행 드라이버(405-0))의 비활성화에 의해 하위행(예를 들면, 하위행(428-0))의 활성화가 금지되어야 하는지의 여부를 결정하기 위해 신호를 디코딩하도록 구성되는 하위행 디코더(예를 들면, 하위행 디코더(427-0))에 의해 (예를 들면, 도 4와 관련하여 설명되는 바와 같이) 수행될 수도 있다. 다수의 실시형태에서, 제1 신호는 현재 비활성인 커플링된 하위행의 활성화를 금지하기 위해 현재 비활성인 하위행 드라이버의 활성화를 금지(예를 들면, 방지)하도록 또는 현재 활성인 커플링된 하위행을 비활성화하기 위해 현재 활성인 하위행 드라이버를 비활성화하도록 디코딩될 수도 있다. 각각의 하위행 디코더(427)는, (예를 들면, 도 1, 도 2 및 도 4와 관련하여 설명되는 바와 같은) 전역적 행 드라이버(101, 201, 또는 401)로부터의 활성화 신호를 통해 잠재적으로 활성화되는 하위행(408)의 활성화를 금지하기 위해(예를 들면, 선택 해제하기 위해) 게이트(428)에 신호를 제공하도록 대응하는 하위행 드라이버(405)에 커플링될 수도 있다.
블록(663)에서, 방법(660)은 복수의 하위행 중 제2 하위행(예를 들면, 하위행(408-1))에 커플링되는 제2 하위행 드라이버(예를 들면, 하위행 드라이버(405-1))에 의해 제2 신호를 수신하는 것을 포함할 수도 있다. 제2 신호는 전역적 행 드라이버(401)에 의해 제2 하위행 드라이버로 전송될 수도 있다.
블록(664)에서, 방법(660)은 제2 신호를 수신하는 것에 응답하여 제2 하위행(408-1)을 활성화하기 위해 제2 하위행 드라이버(405-1)의 활성화를 선택하는 것을 포함할 수도 있다. 다수의 실시형태에서, (예를 들면, 제2 하위행(408-1)의 활성화를 금지하는 제1 신호의 부재 시), 제2 하위행 드라이버(405-1)의 게이트(428)로의 제2 신호는 제2 하위행(408-1)의 활성화를 선택할 수도 있다. 따라서, 제2 신호를 수신하는 것에 응답하여 제2 하위행(408-1)을 활성화하기 위해 제2 하위행 드라이버(405-1)의 활성화가 선택될 수도 있다.
서수적 위치지정(ordinal positioning)은, 본 명세서에서 사용될 때, 엘리먼트의 각각의 그룹 내의 엘리먼트의 상대적 위치 사이를 구별하기 위해 사용된다. 예를 들면, 메모리 셀의 행 각각은 16개의 하위행(예를 들면, 하위행 0 내지 하위행 15)의 시퀀스를 포함할 수도 있다. 이 예에서, 특정한 행으로부터의 하위행 0(예를 들면, 특정한 행의 제1 하위행)은 행의 하위행 1에서 15 중 임의의 것(예를 들면, 마지막 하위행)과는 상이한 서수적 위치를 갖는다. 그러나, 본 명세서에서 "제1" 및 "제2"와 같은 서수(ordinal number)의 사용은, 문맥 상 명백하게 다르게 지시하지 않는 한, 엘리먼트의 특정한 서수적 위치를 나타내도록 의도되지는 않는다. 예를 들면, 특정한 행 내의 하위행 0의 서수적 위치를 갖는 하위행 및 하위행 4의 서수적 위치를 갖는 상이한 하위행을 고려한다. 이 예에서, 하위행 0은 "제1" 하위행으로 지칭될 수도 있고, 하위행 4는, 하위행 2의 서수적 위치를 갖지 않음에도 불구하고, "제2" 하위행으로 지칭될 수도 있다. 대안적으로, 하위행 4는 "제1" 하위행으로 지칭될 수도 있고, 하위행 0은 "제2" 하위행으로 지칭될 수도 있다.
본 개시내용의 상기의 상세한 설명에서, 본 개시내용의 일부를 형성하며 본 개시내용의 하나 이상의 실시형태가 어떻게 실시될 수도 있는지를 예시로서 도시하는 첨부의 도면에 대한 참조가 이루어진다. 이들 실시형태는, 통상의 숙련자가 본 개시내용의 실시형태를 실시하는 것을 가능하게 하기 위해 충분히 상세하게 설명되며, 다른 실시형태가 활용될 수도 있다는 것 및 본 개시내용의 범위를 벗어나지 않으면서 프로세스, 전기적 및 구조적 변경이 이루어질 수도 있다는 것이 이해되어야 한다.
본 명세서에서 사용될 때, 특히 도면에서의 참조 번호와 관련한 "X", "Y", "N", "M" 등과 같은 지정자(designator)는, 그렇게 지정되는 다수의 특정한 특징부가 포함될 수도 있다는 것을 나타낸다. 또한, 본 명세서에서 사용되는 전문 용어는 단지 특정한 실시형태를 설명하는 목적을 위한 것이며, 제한하도록 의도되지는 않는다는 것이 이해되어야 한다. 본 명세서에서 사용될 때, 단수 형태는, 문맥 상 명백하게 다르게 지시하지 않는 한, "다수의", "적어도 하나의", 그리고 "하나 이상의"가 하는 것처럼, 단수 및 복수의 지시 대상을 포함하지만(예를 들면, 다수의 메모리 어레이는 하나 이상의 메모리 어레이를 지칭할 수도 있음), 반면, "복수의"는 하나보다 더 많은 그러한 것을 가리키도록 의도된다. 더구나, 단어 "할 수 있는(can)" 및 "할 수도 있는(may)"는, 본 출원 전체에 걸쳐, 필수의 의미(즉, 반드시 해야 한다)가 아닌, 허용적인 의미(즉, 잠재성을 갖는, 할 수 있는)에서 사용된다. 용어 "포함하는(include)", 및 그 파생어는 "포함하는, 그러나 제한되지 않는"을 의미한다. 용어 "커플링되는(coupled)" 및 "커플링(coupling)"은, 문맥에 따라 적절히, 명령어(예를 들면, 제어 신호, 어드레스 신호 등) 및 데이터에 대한 액세스를 위해 및/또는 그들의 이동(송신)을 위해 물리적으로 직접적으로 또는 간접적으로 연결되는 것을 의미한다. 용어 "데이터" 및 "데이터 값"은 본 명세서에서 상호 교환 가능하게 사용되며, 문맥에 따라 적절히, 동일한 의미를 가질 수도 있다(예를 들면, 하나 이상의 데이터 단위 또는 "비트").
본 명세서에 도시되고 설명되는 하위행 주소 지정을 위한 다른 회로부 중에서도, 판독/래치 회로부, 감지 증폭기, 판독/래치 스트라이프, 하위행 드라이버 회로부, 하위행 드라이버, 하위행 디코더, 마스크 레지스터, 모드 레지스터, 및/또는 멀티플렉서의 다양한 조합 및 구성을 포함하는 예시적인 실시형태가 본 명세서에서 예시되고 설명되었지만, 본 개시내용의 실시형태는 본 명세서에서 명시적으로 기재되는 그들 조합으로 제한되지는 않는다. 하위행 주소 지정을 위한 다른 회로부 중에서도, 본 명세서에서 개시되는 판독/래치 회로부, 감지 증폭기, 판독/래치 스트라이프, 하위행 드라이버 회로부, 하위행 드라이버, 하위행 디코더, 마스크 레지스터, 모드 레지스터, 및/또는 멀티플렉서의 다른 조합 및 구성은 본 개시내용의 범위 내에 명시적으로 포함된다.
특정한 실시형태가 본 명세서에서 예시되고 설명되었지만, 기술 분야에서 통상의 지식을 가진 자는, 동일한 결과를 달성하도록 계산되는 배열이 도시되는 특정한 실시형태를 대신할 수도 있다는 것을 인식할 것이다. 본 개시내용은 본 개시내용의 하나 이상의 실시형태의 적응 또는 변형을 포괄하도록 의도된다. 상기의 설명은, 제한적인 양식이 아니라, 예시적인 양식으로 이루어졌다는 것이 이해되어야 한다. 상기의 실시형태, 및 본 명세서에서 구체적으로 설명되지 않은 다른 실시형태의 조합은, 상기의 설명의 리뷰 시, 기술 분야의 숙련된 자에게 명백할 것이다. 본 개시내용의 하나 이상의 실시형태의 범위는, 상기의 구조 및 프로세스가 사용되는 다른 애플리케이션을 포함한다. 그러므로, 본 개시내용의 하나 이상의 실시형태의 범위는, 그러한 청구범위의 자격이 부여되는 균등물의 전체 범위와 함께, 첨부된 청구범위를 참조하여 결정되어야 한다.
전술한 발명을 실시하기 위한 구체적인 내용에서, 몇몇 특징부는 본 개시내용을 간소화하는 목적을 위해 단일의 실시형태에서 함께 그룹화된다. 본 개시내용의 방법은, 본 개시내용의 개시된 실시형태가 각각의 청구범위에 명시적으로 언급되는 것보다 더 많은 특징부를 사용해야 한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 오히려, 다음의 청구범위가 반영하는 바와 같이, 본 발명의 주제는 단일의 개시된 실시형태의 모든 특징부보다 더 적은 것에 있다. 따라서, 다음의 청구범위는, 이로써, 발명을 실시하기 위한 구체적인 내용에 통합되는데, 각각의 청구범위는 그 자체가 별개의 실시형태로서 독립한다.

Claims (24)

  1. 장치로서,
    메모리 셀의 행 내의 복수의 하위행;
    상기 복수의 하위행의 각각의 하위행의 활성화 상태를 선택적으로 주소 지정하고 관리하도록 구성되는 컨트롤러;
    상기 컨트롤러에 커플링되는 하위행 드라이버 회로부; 및
    상기 복수의 하위행의 상기 활성화 상태의 관리를 가능하게 하도록 구성되는 마스크 레지스터를 포함하되,
    상기 하위행 드라이버 회로부는 상기 컨트롤러로부터의 시그널링에 적어도 부분적으로 기초하여 상기 복수의 하위행 중 하나 이상의 하위행을 상기 활성화 상태로 유지하도록 구성되고,
    상기 컨트롤러는 상기 마스크 레지스터에 의한 인에이블화(enablement)에 적어도 부분적으로 기초하여 상기 복수의 하위행의 상기 활성화 상태를 관리하도록 더 구성되는, 장치.
  2. 제1항에 있어서, 하위행의 상기 활성화 상태는 활성인 상태 또는 비활성인 상태를 포함하는, 장치.
  3. 삭제
  4. 장치로서,
    메모리 셀의 행 내의 복수의 하위행;
    상기 복수의 하위행의 각각의 하위행의 활성화 상태를 선택적으로 주소 지정하고 관리하도록 구성되는 컨트롤러;
    상기 컨트롤러에 커플링되는 하위행 드라이버 회로부;
    제1 하위행 드라이버를 통해 상기 복수의 하위행 중 제1 하위행을 제1 활성화 상태로 유지하고 그리고 제2 하위행 드라이버를 통해 상기 복수의 하위행 중 제2 하위행을 상기 제1 활성화 상태로 유지하도록 구성되는 전역적 행 드라이버(global row driver); 및
    마스크 레지스터를 포함하되,
    상기 하위행 드라이버 회로부는 상기 컨트롤러로부터의 시그널링에 적어도 부분적으로 기초하여 상기 복수의 하위행 중 하나 이상의 하위행을 상기 활성화 상태로 유지하도록 구성되고,
    상기 마스크 레지스터는,
    제2 활성화 상태로 남아 있도록 상기 복수의 하위행 중에서부터 다수의 선택을 선택적으로 래치하도록; 그리고
    래치된 수의 선택에 응답하여 상기 제1 및 제2 하위행 드라이버를 통해 상기 제1 활성화 상태를 금지하도록 구성되는, 장치.
  5. 제1항 또는 제2항에 있어서, 상기 하위행 드라이버 회로부는,
    특정한 위치에 있는 상기 하나 이상의 하위행에 커플링되는 하위행 드라이버로서, 상기 하나 이상의 하위행의 활성화를 제어하도록 구성되는, 상기 하위행 드라이버; 및
    상기 특정한 위치에 있는 상기 하나 이상의 하위행에 커플링되는 하위행 디코더로서, 상기 하나 이상의 하위행의 상기 활성화 상태에 적어도 부분적으로 기초하여 상기 컨트롤러로부터의 신호를 디코딩하도록 구성되는, 상기 하위행 디코더를 포함하는, 장치.
  6. 제1항 또는 제2항에 있어서, 상기 하위행 드라이버 회로부는,
    상기 하위행 중, 상기 행 내의 특정한 위치에 있는 하위행에 커플링되는 제1 하위행 드라이버; 및
    상기 하위행 중, 상기 행 내의 상이한 위치에 있는 다른 하위행에 커플링되는 제2 하위행 드라이버를 포함하되;
    상기 제1 하위행 드라이버는 상기 하위행 중, 상기 제1 하위행 드라이버에 커플링된 상기 하위행의 활성화를 금지하도록 구성되고,
    상기 제2 하위행 드라이버는 상기 하위행 중, 상기 제2 하위행 드라이버에 커플링된 상기 다른 하위행의 활성화를 금지하도록 구성되는, 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 복수의 하위행의 각각의 하위행에 대응하는 복수의 하위행 드라이버를 더 포함하고; 그리고
    상기 컨트롤러는,
    행 활성화 신호를 상기 행에 제공하도록; 그리고
    상기 복수의 하위행 중 선택된 하나에 대응하는 상기 하위행 드라이버에 의해 수신되는 신호를 통해 상기 행 활성화 신호에 응답하여 상기 복수의 하위행 중 상기 선택된 하나의 활성화를 금지하도록 더 구성되는, 장치.
  8. 제1항 또는 제2항에 있어서,
    복수의 행의 각각의 하위행 사이에 배치되는 다수의 복수의 하위행 드라이버;
    상기 복수의 행의 각각에서 상기 복수의 하위행 중 하나의 하위행에 커플링되는 각각의 하위행 드라이버; 및
    상기 복수의 하위행의 각각에 대한 상기 다수의 상기 하위행 드라이버를 분리하는 미리 결정된 수의 메모리 셀을 더 포함하는, 장치.
  9. 시스템으로서,
    메모리 어레이 내의 복수의 행으로서, 각각의 행은 복수의 메모리 셀을 포함하는, 상기 복수의 행;
    주소 지정되고 있는 특정한 행 내의 선택된 하위행의 활성화의 금지를 가능하게 하도록 구성되는 마스크 레지스터; 및
    상기 마스크 레지스터에 적어도 부분적으로 기초하여 상기 행 내의 특정한 위치에 있는 하위행의 활성화의 금지를 선택적으로 가능하게 하도록 구성되는 컨트롤러를 포함하는, 시스템.
  10. 제9항에 있어서, 제어 버스를 통해 상기 마스크 레지스터에 선택적으로 커플링되며 상기 마스크 레지스터에 의해 래치될 선택된 하위행의 어드레스에 대응하는 신호를 제공하도록 구성되는 호스트를 더 포함하는, 시스템.
  11. 제9항에 있어서,
    행 내의 활성화되고 있는 모든 상기 복수의 메모리 셀이 주소 지정되는 것과;
    상기 마스크 레지스터에 의해 래치되는 상기 선택된 하위행의 상기 특정한 위치에 적어도 부분적으로 기초하여 주소 지정되고 있는 상기 행 내의 선택된 하위행의 활성화
    간의 선택을 가능하게 하도록 구성되는 모드 레지스터를 더 포함하는, 시스템.
  12. 제9항에 있어서, 상기 마스크 레지스터는, 상기 특정한 행 내의 특정한 하위행에 대한 어떤 하위행 드라이버가 활성화를 위해 선택 해제되는지의 표시를 포함하는 어드레스를 제공하도록 더 구성되는, 시스템.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 마스크 레지스터는,
    상기 특정한 행 내의 적어도 하나의 하위행이 활성화되는 동안 상기 특정한 행 내의 복수의 하위행의 활성화의 금지를 가능하게 하도록; 그리고
    상기 복수의 행의 각각 내의 상이한 하위행의 활성화의 금지를 가능하게 하도록 더 구성되는, 시스템.
  14. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 마스크 레지스터는,
    상기 하위행이 비활성인 상태로 남아 있는 것에 응답하여 상기 특정한 위치에 있는 상기 하위행에 대한 리프레시 동작의 수행을 금지하도록; 그리고
    상기 하위행이 활성화되는 것에 응답하여 상이한 위치에 있는 하위행에 대한 리프레시 동작의 수행을 촉진하도록 더 구성되는, 시스템.
  15. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 마스크 레지스터는 전역적 행 드라이버에 커플링되고, 상기 전역적 행 드라이버가 활성화를 위해 특정한 행을 선택하였다는 것을 검출하도록 더 구성되고;
    상기 특정한 행이 선택된다는 상기 마스크 레지스터에 의한 검출에 응답하여, 상기 마스크 레지스터는, 선택되는 상기 특정한 행에 대응하는 상기 마스크 레지스터에 의해 래치되는 하위행 어드레스를 결정하도록 더 구성되고; 그리고
    상기 마스크 레지스터에 의해 래치되는 상기 하위행 어드레스의 결정에 응답하여, 상기 컨트롤러는 상기 래치된 하위행 어드레스에 대응하는 하위행에 대한 다수의 하위행 드라이버의 활성화를 금지하도록 더 구성되는, 시스템.
  16. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 컨트롤러는, 상기 마스크 레지스터에 의해 래치되는 상기 행 내의 상기 특정한 위치와 일치하여, 특정한 하위행에 커플링되는 하위행 드라이버로 상기 컨트롤러에 의해 전송되는 선택 해제 신호를 통해, 상기 특정한 하위행의 활성화를 금지하도록 더 구성되는, 시스템.
  17. 메모리 디바이스를 동작시키기 위한 방법으로서,
    마스크 레지스터를 이용해서 메모리 셀의 행 내의 복수의 하위행의 활성화 상태의 관리를 가능하게 하는 단계;
    컨트롤러를 이용해서 상기 마스크 레지스터에 의한 인에이블화에 적어도 부분적으로 기초하여 상기 복수의 하위행의 상기 활성화 상태를 관리하는 단계;
    상기 복수의 하위행의 제1 하위행에 커플링되는 제1 하위행 드라이버에 의해 제1 신호를 수신하는 단계; 및
    상기 제1 신호를 수신하는 것에 응답하여 상기 제1 하위행의 활성화를 금지하기 위해 상기 제1 하위행 드라이버의 활성화를 선택 해제하는 단계를 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
  18. 제17항에 있어서,
    상기 복수의 하위행의 제2 하위행에 커플링되는 제2 하위행 드라이버에 의해 제2 신호를 수신하는 단계; 및
    상기 제2 신호를 수신하는 것에 응답하여 상기 제2 하위행 드라이버를 활성화시키기 위해 상기 제2 하위행 드라이버의 활성화를 선택하는 단계를 더 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
  19. 제17항 또는 제18항에 있어서,
    상기 제1 하위행의 활성화를 금지하는 것에 응답하여,
    상기 복수의 메모리 셀에 대응하는 복수의 열에 커플링되는 감지 증폭기에 의해 상기 제1 하위행의 복수의 메모리 셀에 대한 액세스를 방지하는 단계; 및
    상기 감지 증폭기에 의해, 상기 복수의 메모리 셀에 대응하는 데이터 값의 저장을 방지하는 단계를 더 포함하는, 메모리 디바이스를 동작시키기 위한 방법.
  20. 메모리 디바이스를 동작시키기 위한 방법으로서,
    메모리 셀의 행 내의 복수의 하위행의 제1 하위행에 커플링되는 제1 하위행 드라이버에 의해 제1 신호를 수신하는 단계;
    상기 제1 신호를 수신하는 것에 응답하여 상기 제1 하위행의 활성화를 금지하기 위해 상기 제1 하위행 드라이버의 활성화를 선택 해제하는 단계; 및
    다수의 하위행의 활성화를 금지하는 것에 응답하여,
    상기 다수의 하위행에 대한 액세스를 방지하는 단계;
    상기 다수의 하위행에 대응하는 다수의 데이터 값의 저장을 방지하는 단계; 및
    상기 메모리 디바이스에 의해 사용되는 에너지의 양을 감소시키는 단계를 포함하되,
    사용되는 에너지의 상기 감소된 양은, 상기 메모리 디바이스의 상이한 동작 모드에서 상기 행 내의 상기 복수의 하위행 모두의 활성화를 위해 사용되는 에너지에 비해, 활성화가 금지되고 있는 하위행의 수에 대응하는, 메모리 디바이스를 동작시키기 위한 방법.
  21. 삭제
  22. 장치로서,
    메모리 셀의 행 내의 복수의 하위행;
    마스크 레지스터에 의해 래치된 하위행 선택에 적어도 부분적으로 기초하여, 상기 복수의 하위행의 각각의 활성화 상태의 관리를 가능하게 하도록 구성된 상기 마스크 레지스터; 및
    상기 마스크 레지스터에 의해 래치된 하위행 선택에 적어도 부분적으로 기초하여, 복수의 반응성인 각 하위행의 활성화 상태를 선택적으로 주소 지정하고 관리하도록 구성되는 컨트롤러를 포함하는, 장치.
  23. 장치로서,
    액세스 라인에 공통으로 커플링된 메모리 셀의 그룹으로서, 메모리 셀의 복수의 서브세트를 포함하는, 메모리 셀의 그룹;
    상기 복수의 서브세트 중 각각의 서브세트의 활성화 상태를 선택적으로 주소 지정하고 관리하도록 구성되는 컨트롤러;
    상기 컨트롤러에 커플링되는 드라이버 회로부로서, 상기 컨트롤러로부터의 시그널링에 적어도 부분적으로 기초하여 상기 복수의 서브세트 중 다수의 서브세트를 상기 활성화 상태로 유지하도록 구성되는, 상기 드라이버 회로부;
    제1 서브세트 드라이버를 통해 상기 복수의 서브세트 중 제1 서브세트를 제1 활성화 상태로 유지하고 그리고 제2 서브세트 드라이버를 통해 상기 복수의 서브세트 중 제2 서브세트를 상기 제1 활성화 상태로 유지하도록 구성되는 전역적 행 드라이버; 및
    마스크 레지스터를 포함하되,
    상기 다수의 서브세트는 상기 복수의 서브세트 중의 전체 서브세트보다 더 적은 서브세트를 포함하고,
    상기 마스크 레지스터는,
    제2 활성화 상태로 남아 있도록 상기 복수의 서브세트 중에서부터 복수의 선택을 선택적으로 래치하도록; 그리고
    래치된 상기 복수의 선택에 응답하여 상기 제1 및 제2 서브세트 드라이버를 통해 상기 제1 활성화 상태를 금지하도록 구성되는, 장치.
  24. 삭제
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