CN112639976A - 使用逻辑运算组件的逻辑运算 - Google Patents

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Abstract

一种实例设备包括：存储器单元阵列，其耦合到感测电路系统，所述感测电路系统包含第一感测放大器、第二感测放大器以及逻辑运算组件。所述感测电路系统可受控以：经由第一感测放大器感测存储在所述阵列中的第一存储器单元中的数据值；经由第二感测放大器感测存储在所述阵列中的第二存储器单元中的数据值；以及基于存储在所述第一感测放大器中的所述数据值和存储在所述第二感测放大器中的所述数据值来操作所述逻辑运算组件以输出逻辑运算结果。

Description

使用逻辑运算组件的逻辑运算
技术领域
本公开大体上涉及半导体存储器和方法，且更尤其涉及与使用逻辑运算组件的逻辑运算相关的设备和方法。
背景技术
存储器装置通常作为计算系统中的内部半导体集成电路提供。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可需要功率以维持其数据(例如主机数据、误差数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)和闸流体随机存取存储器(TRAM)等等。非易失性存储器可通过在未供电时保留所存储数据来提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器和电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)和磁阻随机存取存储器(MRAM)，例如自旋力矩转移随机存取存储器(STT RAM)等等。
计算系统通常包含数个处理资源(例如一或多个处理器)，所述处理资源可检索和执行指令且将所执行指令的结果存储到合适的位置。处理资源可包括数个功能单元，例如算术逻辑单元(ALU)电路系统、浮点单元(FPU)电路系统和组合逻辑块，其例如可用于通过进行逻辑运算(例如AND、OR、NOT、NAND、NOR和XOR)来执行指令，且反转(invert)(例如反转(inversion))对数据(例如一或多个操作数)进行的逻辑运算。举例来说，功能单元电路系统可用于经由数个逻辑运算对操作数进行算术运算，例如加法、减法、乘法和除法。
计算系统中的数个组件可涉及向功能单元电路系统提供指令以供执行。所述指令可例如由例如控制器和/或主机处理器的处理资源执行。数据(例如将对其执行指令的操作数)可存储在可由功能单元电路系统存取的存储器阵列中。可从存储器阵列检索指令和数据，且在功能单元电路系统开始对所述数据执行指令之前对所述指令和数据进行排序和/或缓冲。此外，由于可通过功能单元电路系统在一个或多个时钟循环中执行不同类型的操作，所以也可对指令和数据的中间结果进行排序和/或缓冲。
在许多情况下，处理资源(例如处理器和/或相关联功能单元电路系统)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。各种存储器装置的阵列和/或子阵列之间和所述阵列和/或子阵列内的数据移动可影响处理时间和/或功率消耗。
附图说明
图1是根据本公开的数个实施例的呈包含存储器装置的计算系统形式的设备的框图。
图2A是说明根据本公开的数个实施例的存储器阵列的一部分的示意图。
图2B是说明根据本公开的数个实施例的存储器阵列的一部分的另一示意图。
图3是根据本公开的数个实施例的感测电路系统的框图。
图4是说明根据本公开的数个实施例的响应于与感测电路系统相关联的行线的激活的多个数字线的行为的图表。
图5是说明根据本公开的数个实施例的具有逻辑运算组件的感测电路系统的示意图。
图6是说明根据本公开的数个实施例的包含具有逻辑运算组件的感测电路系统的存储器阵列的一部分的另一示意图。
图7是说明根据本公开的数个实施例可实施的可选逻辑运算结果的逻辑表。
图8是根据本公开的数个实施例的用于使用具有逻辑运算组件的感测电路系统来进行逻辑运算的流程图。
具体实施方式
本公开包含与使用逻辑运算组件的逻辑运算相关的设备和方法。一种实例设备包括：存储器单元阵列，其耦合到感测电路系统，所述感测电路系统包含第一感测放大器、第二感测放大器和逻辑运算组件。所述感测电路系统可受控以：经由第一感测放大器感测存储在所述阵列中的第一存储器单元中的数据值；经由第二感测放大器感测存储在所述阵列中的第二存储器单元中的数据值；和基于存储在所述第一感测放大器中的所述数据值和存储在所述第二感测放大器中的所述数据值来操作所述逻辑运算组件以输出逻辑运算结果。
在许多情况下，处理资源(例如处理器和/或相关联功能单元电路系统)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线存取数据以执行一组指令。可在存储器内处理(PIM)装置中改进处理性能，其中可在存储器内部和/或附近(例如直接在与存储器阵列相同的芯片上)实施处理资源。PIM装置可减少处理时间且还可省电。各种存储器装置(例如PIM装置)的阵列和/或子阵列之间和所述阵列和/或子阵列内的数据移动可影响处理时间和/或功率消耗。
动态随机存取存储器(DRAM)可作为计算系统的部分提供以存储与计算系统相关联的数据。在一些方法中，DRAM可包括多个一晶体管一电容器(1T1C)存储器单元，其可耦合在一起以形成存储器阵列。在1T1C DRAM环境中，二进制数据信息可以电荷的形式存储在电容器中。一旦已读取1T1C存储器单元(例如一旦已使用存储在1T1C存储器单元中的数据进行读取操作)，对应于存储在电容器中的二进制数据信息的电荷就可能放电(例如泄漏、变得耗尽等)，从而破坏存储在电容器中的二进制数据信息。这一现象可称为“破坏性读取”或“破坏性存储器单元读取”。
相比之下，具有三个晶体管(3T)的DRAM存储器单元可在进行读取操作之后保持二进制数据信息(例如可保持存储在其中的电荷)。这可允许激发多个字线(例如读取行线、写入行线等)，而不需要在进行读取操作之后刷新存储器单元或将数据重写到存储器单元。这可降低存储器装置的功率消耗，这是由于相较于常规的1T1C DRAM存储器单元，不需要重写或刷新存储器单元，且相较于常规的1T1C DRAM存储器单元，可减少进行读取操作之间所需的时间量(例如读取到读取延迟)。
在一些方法中，在存储在存储器单元中的二进制数据(例如操作数)与存储在累加器中的二进制数据之间进行逻辑运算可能需要在进行逻辑运算之前反转(例如使用除感测放大器锁存器之外的锁存器)。举例来说，在一些方法中，数据将传送到将要反转的第一锁存器，且存储在第一锁存器中的反转的数据可能已用作反转的操作数与存储在累加器中的操作数之间的逻辑运算中的操作数。
另外，在一些方法中，在存储在存储器单元中的二进制数据(例如操作数)与存储在累加器中的二进制数据之间进行逻辑运算可能需要每列多个锁存器，这是由于二进制数据可能需要在执行逻辑运算之前多次传送。举例来说，可将存储在存储器单元中的数据传送到第一锁存器，接着可在使用数据值进行逻辑运算之前在两个离散运算中将数据传送到第二锁存器。
相比之下，本文中所公开的实施例允许在不使用额外锁存器进行反转的情况下在存储在存储器单元中的二进制数据(例如操作数)之间进行逻辑运算。举例来说，3T存储器单元可受控以反转存储在其中的数据，而不需要额外锁存器。在一些实施例中，与3T存储器单元相关联的反转的数据可接着用作用于逻辑运算的操作数。
另外，在一些实施例中，可在不进行多个运算以将数据从存储器单元传送到感测放大器的情况下，在存储在感测放大器中的二进制数据之间进行逻辑运算。举例来说，在一些实施例中，可同时将数据值从存储器单元传送到多个感测放大器。在传送数据之后，可使用存储在感测放大器中的数据值来进行逻辑运算。在一些实施例中，可通过使用逻辑运算组件来促进逻辑运算的进行，所述逻辑运算组件可配置成使得在存储在感测放大器中的数据值之间进行例如XOR逻辑运算的逻辑运算。
本文中的一些实施例可允许使用具有不同参考电压的两个感测放大器来进行例如NOR逻辑运算和/或NAND逻辑运算的逻辑运算。举例来说，可操作具有不同参考电压(例如跳脱点)的一对感测放大器以取决于启用所述对感测放大器中的哪一感测放大器而进行NOR运算或NAND运算。如本文中更详细地描述，可操作耦合到所述对感测放大器的逻辑运算组件，使得感测电路系统输出存储在感测放大器中的数据值的XOR，其可对应于存储在由感测放大器感测的一对单元中的数据值之间的XOR运算。
在本公开的以下详细描述中，参考形成本公开的部分的附图，且图中通过图示方式展示可实践本公开的一或多个实施例的方式。足够详细地描述这些实施例以使得所属领域的一般技术人员能够实践本公开的实施例，且应理解，可利用其它实施例且可在不脱离本公开的范围的情况下进行过程、电气和/或结构性改变。如本文中所使用，例如“n”、“N”等特定地关于图中的附图标号的指定符指示可包含数个如此指定的特定特征。如本文中所使用，“数个”特定事物是指这类事物中的一或多个(例如数个存储器阵列可指一或多个存储器阵列)。“多个”意图指代这类事物中的多于一个。
本文中的图遵循编号定则，其中第一一或多个数字对应于图号，且剩余的数字标识图中的元件或组件。可通过使用类似数字来标识不同图之间的类似元件或组件。举例来说，150可指代图1中的元件“50”，且类似元件可在图3中指代为350。如将了解，可添加、交换和/或去除本文中的各种实施例中展示的元件，以便提供本公开的数个额外实施例。此外，如将了解，图中提供的元件的比例和相对标度意图说明本发明的某些实施例，且不应以限制性意义理解。
图1是根据本公开的数个实施例的呈包含存储器装置120的计算系统100形式的设备的框图。如本文中所使用，也可将存储器装置120、控制器140、信道控制器143、存储器阵列130和/或感测电路系统150单独地视为“设备”。
系统100包含耦合(例如连接)到包含存储器阵列130的存储器装置120的主机110。主机110可以是例如个人笔记本计算机、台式计算机、数码相机、智能手机或存储卡读卡器的主机系统，以及各种其它类型的主机。主机110可包含系统母板和/或底板，且可包含数个处理资源(例如一或多个处理器、微处理器或某一其它类型的控制电路系统)。系统100可包含单独的集成电路，或主机110与存储器装置120两者可在同一集成电路上。举例来说，系统100可以是服务器系统和/或高性能计算(HPC)系统和/或其一部分。虽然图1中展示的实例说明具有冯诺依曼(Von Neumann)体系结构的系统，但本公开的实施例可实施于非冯诺依曼体系结构中，所述非冯诺依曼体系结构可不包含通常与冯诺依曼体系结构相关联的一或多个组件(例如CPU、ALU等)。
出于清楚起见，已简化系统100以聚焦于与本公开特别相关的特征。存储器阵列130可以是例如DRAM阵列(例如3T DRAM阵列)、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列和/或NOR快闪阵列。阵列130可包括以通过字线(其在本文中可称为行线、存取线或选择线)耦合的行和通过数字线(其在本文中可称为数据线或感测线)耦合的列布置的存储器单元。虽然在图1中展示单个阵列130，但实施例不限于此。举例来说，存储器装置120可包含数个阵列130(例如DRAM单元、NAND快闪单元等的数个组)。在一些实施例中，除以通过字线耦合的行和通过数字线耦合的列布置的存储器单元之外，存储器阵列还可包含感测电路系统150。
存储器装置120包含地址电路系统142以锁存通过I/O电路系统144经由数据总线156(例如I/O总线)提供的数据的地址信号。状态和/或异常信息可通过包含带外总线157的高速接口(HSI)从存储器装置120上的控制器140提供到信道控制器143，其又可从信道控制器143提供到主机110。地址信号通过地址电路系统142接收，且由行解码器146和列解码器152解码以存取存储器阵列130。通过使用感测电路系统150感测数字线上的电压和/或电流变化，可从存储器阵列130读取数据。感测电路系统150可从存储器阵列130读取和锁存一页(例如行)数据。I/O电路系统144可用于经由数据总线156与主机110进行双向数据通信。写入电路系统148可用于将数据写入到存储器阵列130。
控制器140(例如存储器控制器)对由控制总线154提供的来自主机110的信号进行解码。这些信号可包含用于控制对存储器阵列130进行的操作(包含数据读取、数据写入和数据擦除操作)的芯片启用信号、写入启用信号和地址锁存器信号。在各种实施例中，控制器140负责执行来自主机110的指令且排序对阵列130的存取。控制器140可以是状态机、排序器或某一其它类型的控制器，且包含呈专用集成电路(ASIC)、现场可编程门阵列等形式的硬件和/或固件(例如微码指令)。控制器140可控制例如存储在存储器阵列130中的操作数之间的逻辑运算的进行。
如下文进一步描述，在数个实施例中，感测电路系统150和/或阵列130可包括一或多个感测放大器和/或逻辑运算组件。感测放大器可用于进行逻辑运算。举例来说，感测放大器和/或逻辑运算组件可用于进行存储在感测放大器中的操作数之间的逻辑运算，例如XOR、NOR、NAND等逻辑运算。然而，实施例不限于此，且在一些实施例中，感测放大器可配置成基于感测放大器的参考电压(例如跳脱点)来锁存对应于NOR和/或NAND运算的数据值。
举例来说，如本文中所描述，第一感测放大器可配置成锁存对应于存储在耦合到第一感测放大器的存储器阵列中的数据值的NOR的数据值，而第二感测放大器可配置成锁存对应于存储在耦合到第二感测放大器的存储器阵列中的数据值的NAND的数据值。锁存在第一感测放大器和/或第二感测放大器中的数据值可传送回存储器阵列。在一些实施例中，锁存在第一和第二感测放大器中的数据值可由逻辑运算组件用作操作数以输出XOR。
在数个实施例中，感测电路系统150可用于使用存储在阵列130中的数据作为输入来进行逻辑运算和/或将逻辑运算的结果存储回阵列130，而不经由数字线地址存取传送数据(例如不激发列解码信号)。因此，各种计算功能可使用感测电路系统150且在感测电路系统150内进行，而非由感测电路系统外部的处理资源(例如由与主机110相关联的处理资源和/或其它处理电路系统，例如位于装置120上(例如控制器140上或其它处)的ALU电路)进行(或与之结合)。换句话说，可使用感测电路系统150且在感测电路系统150内进行各种逻辑运算，而不将数据或命令传送到主机110或从主机110传送数据或命令。
在各种先前方法中，例如，将经由感测电路系统从存储器读取与操作数相关联的数据，且经由I/O线(例如经由本地I/O线和/或全局I/O线)将所述数据提供给外部ALU电路系统。外部ALU电路系统可包含数个寄存器且将使用操作数来进行计算功能，且结果将经由I/O线传送回阵列。相比之下，在本公开的数个实施例中，感测电路系统150配置成对存储在存储器阵列130中的数据进行逻辑运算，且将结果存储回存储器阵列130，而不使I/O线(例如本地I/O线)能够耦合到感测电路系统150。感测电路系统150可与阵列中的存储器单元以间距形成。
在数个实施例中，在阵列130和感测电路系统150外部的电路系统不需要进行计算功能，这是因为感测电路系统150可进行适当逻辑运算以进行这类计算功能，而不使用外部处理资源。因此，感测电路系统150可用于至少在某一程度上补足和/或替换这一外部处理资源(或至少补足或替换这一外部处理资源的带宽消耗)。
然而，在数个实施例中，除通过外部处理资源(例如主机110)进行逻辑运算之外，还可使用感测电路系统150来进行逻辑运算(例如执行指令)。举例来说，主机110和/或感测电路系统150可限于仅进行某些逻辑运算和/或某一数目的逻辑运算。
启用I/O线可包含启用(例如接通)具有耦合到解码信号(例如列解码信号)的栅极和耦合到I/O线的源极/漏极的晶体管。然而，实施例不限于在不启用阵列的列解码线的情况下使用感测电路系统(例如150)进行逻辑运算。无论是否与经由感测电路系统150进行逻辑运算相关联地使用本地I/O线，所述本地I/O线都可启用以便将结果传送到除回到阵列130以外的合适的位置(例如传送到外部寄存器)。
图2A是说明根据本公开的数个实施例的存储器阵列的一部分的示意图。图2A说明一个存储器单元232，其可以是对应于图1中展示的存储器阵列130的数个存储器单元中的一个。在图2中展示的实例中，存储器单元232是3T DRAM存储器单元。在这一实例中，存储器单元232包括三个晶体管202-1、202-2和202-3。存储器单元232可操作以存储数据值(例如节点204处的所存储电荷)。在一些实施例中，可使用在晶体管202-3与晶体管203-2之间产生的寄生电容将与数据值相关联的电荷存储在节点204处。然而，实施例不限于此；且存储器单元232可任选地包含离散电容器203以存储数据值。
存储器单元232包含两个字线209-1/209-2(例如行线)和两个数字线205-1/205-2(例如位线)。字线209-1在本文中可称为读取行线，且字线209-2在本文中可称为写入行线。数字线205-1在本文中可称为写入数字线，且数字线205-2在本文中可称为读取数字线。字线209-1/209-2和数字线205-1/205-2可结合将数据读取和写入到存储器单元232的节点204而启用和/或停用。
如图2A中所展示，晶体管203-2、203-2和203-3耦合到字线209-1/209-2和数字线205-1/205-2。与进行写入操作相关联，可启用写入行线209-2，且可将数据放置在写入数字线205-1上，从而使得将数据存储在节点204处。类似地，与进行读取操作相关联，可启用读取行线209-1且可经由读取数字线205-2将数据传送出节点204。在一些实施例中，相较于作为写入操作的部分写入到存储器单元232的数据值，作为读取操作的部分从存储器单元232读出的数据值可反转。举例来说，如果将值“1”写入到存储器单元232，那么可从存储器单元232读出值“0”。相反，如果将值“0”写入到存储器单元232，那么可从存储器单元232读出值“1”。
举例来说，存储器单元232可耦合到不同数字线205-1/205-2和字线209-1/209-2。举例来说，在这一实例中，晶体管202-3的第一源极/漏极区耦合到数字线205-1，晶体管202-3的第二源极/漏极区耦合到节点204，且晶体管202-3的栅极耦合到字线209-2。晶体管202-1的第一源极/漏极区耦合到数字线205-2，晶体管202-1的第二源极/漏极区耦合到晶体管202-2的第一源极/漏极区，且晶体管202-1的栅极耦合到字线209-1。
在一些实施例中，存储在存储器单元232的节点204处的数据值可用作用于进行逻辑运算的操作数。举例来说，存储在存储器单元232的节点204处的数据值可用作操作数以与存储在不同存储器单元的节点204处的数据值一起进行逻辑运算，如结合图3至5更详细地描述。举例来说，存储在存储器单元232的节点204处的数据值可传送到感测放大器，且随后用作操作数以与存储在不同存储器单元的节点204处且传送到不同感测放大器的数据值一起进行逻辑运算。在一些实施例中，逻辑运算可包括XOR运算；然而，实施例不限于此，且可以本文中所描述的方式进行各种逻辑运算，例如AND、OR、XOR、NAND等运算。
在一些实施例中，存储器单元232可受控以在进行读取操作之后在节点204处存储数据值。举例来说，存储器单元232可受控使得读取操作是非破坏性的。这可允许在不刷新或重写数据到存储器单元232的情况下激发多个行(例如读取行)，这相比于利用破坏性读取单元(例如1T1C存储器单元)的先前方法可允许改进的性能和降低的功率消耗。
虽然以平面定向示意性地表示，但晶体管202-1、202-2和/或202-3可以竖直定向布置(例如在图2中向上延伸出页面或向下延伸到页面中)。在一些实施例中，可形成存储器单元232的晶体管202-1、202-2和/或202-3，使得晶体管202-1、202-2和/或202-3含于由数字线205-1/205-2界定的区域内。举例来说，存储器单元232的晶体管202-1、202-2和/或202-3可与存储器单元232的数字线205-1/205-2以间距形成。在一些实施例中，存储器单元232可形成使得存储器单元232的晶体管202-1、202-2和/或202-3安置在等于或小于由常规1T1C DRAM存储器单元所使用的区域的区域内。
图2B是说明根据本公开的数个实施例的存储器阵列230的一部分的另一示意图。如图2B中所展示，存储器阵列230包括多个存储器单元232。出于清楚起见，在图2B中仅标记一个存储器单元232；然而，图2B中所说明的每一组三个晶体管表示与存储器阵列230相关联的多个存储器单元232中的一个。
多个存储器单元232耦合到多个数字线205和行线209。举例来说，第一存储器单元232耦合到数字线205-10/205-20(例如写入数字0线205-10和读取数字0线205-20)和行线209-10/209-20(例如读取行0线209-10和写入行0线209-20)。类似地，第二存储器单元耦合到数字线205-11/205-21(例如写入数字1线205-11和读取数字1线205-21)和字线209-10/209-20(例如读取行0线209-10和写入行0线209-20)，第三存储器单元耦合到数字线205-10/205-20(例如写入数字0线205-10和读取数字0线205-20)和字线209-11/209-21(例如读取行1线209-11和写入行1线209-21等。
在一些实施例中，如果耦合到特定数字线205-20……205-2N的一或多个存储器单元232(例如如果存储器单元的特定列中的一或多个存储器单元)含有高电压(例如逻辑值“1”)，那么相关联数字线205-20……205-2N将驱动到接地参考电位。举例来说，如果存储器单元232(或耦合到数字线205-20的存储器单元的列中的任何其它存储器单元)含有高电压，那么数字线205-20将驱动到接地参考电位。
如结合本文中的图3更详细地描述，感测放大器(例如图3中所说明的感测放大器306)耦合到相应对数字线205-10……205-1N和205-20……205-2N。如果耦合到相同对数字线205-10……205-1N和205-20……205-2N的存储器单元(其也耦合到感测放大器)中的一或多个含有高电压(例如逻辑值“1”)，那么感测放大器可感测低电压(例如逻辑值“0”)。相反，如果耦合到相同对数字线205-10……205-1N和205-20……205-2N的存储器单元(其也耦合到感测放大器)中的一或多个含有低电压(例如逻辑值“0”)，那么感测放大器可感测高电压(例如逻辑值“1”)。也就是说，在一些实施例中，感测放大器可基于存储在耦合到其的存储器单元中的值来感测特定值(例如“1”或“0”)。
如上文所提及，因为使用图2A和2B中所描述的存储器单元232的读取操作可能是非破坏性的，所以存储器单元232可仍含有在进行读取操作和/或进行逻辑运算之前存储在其中的初始数据值(例如相同高电压或低电压)，而感测放大器可含有在进行逻辑运算之后的逻辑运算的结果。在一些实施例中，可将在进行逻辑运算之后存储在感测放大器中的数据值(例如逻辑值“0”或“1”)写回到存储器阵列230中的任何存储器单元232(或存储器单元行)，如结合本文中的图3更详细地描述。
图3是根据本公开的数个实施例的感测电路系统的框图。如图3中所展示，感测电路系统350可包含第一感测放大器(感测放大器1)306、第二感测放大器(感测放大器2)307和逻辑运算组件311。如图3中所展示，逻辑运算组件311是异或(XOR)逻辑运算组件。举例来说，逻辑运算组件311可配置成使得在存储在第一感测放大器306中的操作数(例如对应于逻辑“1”或“0”的数据值或电荷)与存储在第二感测放大器307中的操作数之间进行XOR 363逻辑运算。在一些实例中，如结合本文中的图4更详细地描述，第一感测放大器306可具有与其相关联的使得将数据值的逻辑NOR存储在第一感测放大器306中的参考电压(例如跳脱点)，而第二感测放大器307可具有与其相关联的使得将数据值的逻辑NAND存储在第二感测放大器307中的参考电压。结合本文中的图5更详细地描述逻辑运算组件311。
如本文中所使用，“组件”是电气电路(例如电路系统)、硬件装置(例如一或多个处理资源和/或一或多个存储器资源)、逻辑装置、专用集成电路、现场可编程门阵列或其组合，以进行一或多个任务或功能。“逻辑运算组件”是配置成使得进行逻辑运算(例如XOR逻辑运算)的组件。
第一感测放大器306和可耦合到逻辑运算组件311，且第二感测放大器307可耦合到逻辑运算组件311。在一些实施例中，第二感测放大器307可经由反转器314耦合到逻辑运算组件311。在一些实施例中，反转器314可充当NOT门。当调用逻辑运算组件311时，可促进在存储在第一感测放大器306中的操作数与存储在第二感测放大器307中的操作数之间进行XOR逻辑运算。
如结合本文中的图7更详细地论述，在一些实施例中，感测电路系统350可配置成存储对应于存储在存储器单元(例如本文中的图2中所说明的存储器单元232)中的数据值的逻辑NOR的数据值(其将存储在第一感测放大器306中)，和/或感测电路系统350可配置成存储对应于存储在存储器单元中的数据值的逻辑NAND的数据值(其将存储在第二感测放大器307中)。举例来说，如果存储在第一感测放大器306中的数据值不穿过逻辑运算组件311，那么感测电路系统350可配置成输出来自第一感测放大器306的对应于NOR 361逻辑运算的数据值。类似地，如果存储在第二感测放大器307中的数据值不穿过逻辑运算组件311，那么感测电路系统350可配置成输出来自第二感测放大器307的对应于NAND 365逻辑运算的数据值。在一些实施例中，可通过启用列选择线(例如本文中的图5中所说明的列选择晶体管534)从第一感测放大器306和/或第二放大器307读取对应于NOR逻辑运算361、XOR逻辑运算363和/或NAND逻辑运算365的数据值。
图4是说明根据本公开的数个实施例的响应于与感测电路系统相关联的行线的激活的多个数字线的行为的图表。图4中所说明的图表可对应于与感测电路系统(例如本文中的图5中所说明的感测电路系统550)相关联的电压感测方案。展示于图4中的上部水平曲线对应于为Vcc的电压幅值，而展示于图4中的下部水平曲线对应于与接地参考电位(Gnd)相关联的电压幅值。
如图4中所展示，可激活一或多个感测放大器(例如本文中的图3中所说明的感测放大器1和/或感测放大器2)。感测放大器可具有在一对轨电压(例如供应电压Vcc之间的某处且施加于图4中所说明的读取数字线405和对角曲线的的参考电压(例如跳脱点)。
举例来说，在激活第一感测放大器(例如本文中的图3中所说明的感测放大器1)后(例如在启用第一感测放大器后)，第一感测放大器就可具有对应于与第一感测放大器(例如展示于图4中的感测放大器1参考电压)相关联的电压的在Vcc与对角曲线之间的某处的参考电压。类似地，在激活第二感测放大器(例如本文中的图3中所说明的感测放大器2)后，第二感测放大器就可具有对应于与第二感测放大器(例如展示于图4中的感测放大器2参考电压)相关联的电压的在Vcc与对角曲线之间的某处的参考电压。
在一些实施例中，第一感测放大器和第二感测放大器可各自具有不同参考电压(例如跳脱点)。参考电压可指一电压，在所述电压下与感测放大器相关联的至少一个存储器单元是通电的。举例来说，第一感测放大器可配置成具有对应于第一电压的参考电压，且第二感测放大器可配置成具有对应于第二电压的参考电压。第一电压可具有比第二电压更大的幅值，或反之亦然。
图4说明其中激活两个行线的实例。当激活两个行线时，可存在数字线(例如本文中的图2中所说明的数字线205-1和205-2)如何作出响应的三种不同情况。第一情况对应于其中耦合到行线的两个存储器单元含有逻辑值“0”(如在“单元中0,0”处所展示)的情况。在这种情况下，读取数字线(例如本文中的图2中所说明的读取数字线205-2)保持在为Vcc的预充电电平下。举例来说，在第一情况中，可选择感测放大器的参考电压，使得在特定时间量之后(例如在标记感测放大器决定的点处)，感测放大器两者都不对应于耦合到行线的存储器单元含有逻辑值“0”而“跳脱”。
第二情况对应于其中存储器单元中的一个含有逻辑值“1”且另一存储器单元含有逻辑值“0”的情况(如在“单元中的0,1或单元中的1,0”处所展示)。在这种情况下，读取数字线可从Vcc放电到接地参考电位，如由曲线462展示。举例来说，在第二情况中，可选择感测放大器的参考电压，使得在特定时间量之后(例如在标记感测放大器决定的点处)，感测放大器中的一个对应于耦合到行线的存储器单元中的一个含有逻辑值“0”而耦合到行线的另一存储器单元含有逻辑值“1”而“跳脱”。
在第二情况中，响应于感测放大器跳脱而由第一感测放大器锁存的数据值可对应于存储在对应存储器单元中的数据值的逻辑NOR(或NAND)。类似地，由第二感测放大器锁存的数据值可对应于存储在对应存储器单元中的数据值的逻辑NAND(或NOR)。由相应感测放大器锁存的数据值是对应于逻辑NOR还是逻辑NAND对应于与跳脱的感测放大器相关联的参考电压。
举例来说，如图4中所展示，感测放大器1参考电压在对应于感测放大器决定曲线的时间处高于对应读取数字线上的电压的电压，这可使得第一感测放大器锁存对应于存储在对应于第一感测放大器的存储器单元中的数据值的逻辑NOR的数据值。相比之下，感测放大器2参考电压在对应于感测放大器决定曲线的时间处低于对应读取数字线上的电压的电压，这可使得第二感测放大器锁存对应于存储在对应于第二感测放大器的存储器单元中的数据值的逻辑NAND的数据值。
第三情况对应于其中两个存储器单元都含有逻辑值“1”的情况(如在“单元中的1,1”处所展示)。在这种情况下，读取数字线可从Vcc放电到接地参考电位，如由曲线464展示。举例来说，在第三情况中，可选择感测放大器的参考电压，使得在特定时间量之后(例如在标记感测放大器决定的点处)，两个感测放大器都响应于耦合到行线的存储器单元含有逻辑值“1”而“跳脱”。在一些实施例中，由曲线464呈现的放电速率可以是由曲线462呈现的放电速率的两倍。举例来说，在对应于曲线464的情况下，存储器单元中的电流可以是在对应于曲线462的情况下的电流的两倍。
在一些实施例中，可将第一感测放大器的参考电压设定成特定值(如在“感测放大器1参考电压”处所展示)，和/或可将第二感测放大器的参考电压设定成不同特定值(如在“感测放大器2参考电压”处所展示)。然而，实施例不限于展示于图4中的其中存在两个感测放大器的情况，且在一些实施例中，可使用单个感测放大器。在其中使用单个感测放大器的实例中，感测放大器可感测两次以对应于图4中所说明的两个特定感测放大器参考电压电平。
举例来说，可针对单个感测放大器设定第一参考电压且可由感测放大器锁存数据值。在一些实施例中，由感测放大器使用第一参考电压来锁存的数据值可对应于存储在对应于感测放大器的存储器单元中的数据值的逻辑NOR。随后，可针对感测放大器设定第二参考电压。由感测放大器使用第二参考电压来锁存的数据值可对应于存储在对应于感测放大器的存储器单元中的数据值的逻辑NAND。可将对应于逻辑NOR的数据值和/或对应于逻辑NAND的数据值传送到存储位置以用于后续逻辑运算中(例如使用对应于NOR的数据值和对应于NAND的数据值作为用于XOR逻辑运算的操作数来进行XOR逻辑运算中)。
图5是说明根据本公开的数个实施例的具有逻辑运算组件的感测电路系统的示意图。图5说明第一感测放大器506(例如感测放大器1)、第二感测放大器507(例如感测放大器2)，和逻辑运算组件511。图5说明一个感测组件550，其可以是对应于图1中展示的感测电路系统150的数个感测组件中的一个。感测组件550可经由数字线505-2(例如读取数字线505-2)和数字线505-1(例如写入数字线505-1)耦合到存储器阵列530。
读取数字线505-2可耦合到晶体管516-1(例如预充电1晶体管516-1)的第一源极/漏极区。晶体管516-1的第二源极/漏极区可耦合到配置成向晶体管516-1的第二源极/漏极区提供Vcc/2的电压源。写入数字线505-1可耦合到晶体管516-2(例如预充电2晶体管516-2)的第一源极/漏极区。晶体管516-2的第二源极/漏极区可耦合到配置成向晶体管516-2的第二源极/漏极区提供Vcc的电压源。
如下文更详细地描述，读取数字线505-2和写入数字线505-1可耦合到感测电路系统550、列选择晶体管534和/或本地输入/输出(I/O)线。列选择晶体管534可受控以选择存储器阵列530的各种列，以例如允许在存储器阵列530与感测电路系统550之间传送数据值和/或将数据值传送到存储器阵列550外部的电路系统。在一些实施例中，本地I/O线可受控以将数据值从存储器阵列530和/或感测电路系统550传送到存储器阵列530外部的电路系统。
感测放大器506和507可操作以确定存储在存储器阵列530中的选定存储器单元中的数据值(例如逻辑状态)。感测放大器506和507可各自包含交叉耦合的锁存器512-1/512-2(例如一对晶体管(例如n沟道晶体管)的与另一对晶体管(例如p沟道晶体管)的栅极交叉耦合的栅极)；然而，实施例不限于这一实例。
感测放大器1 506的交叉耦合的锁存器512-1可耦合到读取启用1晶体管531-1，所述读取启用1晶体管531-1可耦合到读取数字线505-2和写入启用1晶体管513-1，所述写入启用1晶体管513-1可耦合到写入数字线505-1。类似地，感测放大器2 507的交叉耦合的锁存器512-2可耦合到读取启用2晶体管531-2，所述读取启用2晶体管531-2可耦合到读取数字线505-2和写入启用2晶体管513-2，所述写入启用2晶体管513-2可耦合到写入数字线505-1。
感测电路系统506可进一步包含参考启用1晶体管519-1，所述参考启用1晶体管519-1可在晶体管519-1的第一源极/漏极区处耦合到交叉耦合的锁存器512-1。在一些实施例中，晶体管519-1的第二源极/漏极区可耦合到参考电位(例如接地参考电位)。类似地，感测电路系统507可进一步包含参考启用2晶体管519-2，所述参考启用2晶体管519-2可在晶体管519-2的第一源极/漏极区处耦合到交叉耦合的锁存器512-2。在一些实施例中，晶体管519-2的第二源极/漏极区可耦合到参考电位(例如接地参考电位)。
在一些实施例中，如上文结合图3和下文结合图7和8所描述的XOR逻辑运算可通过以下步骤在存储在存储器阵列530中的数据值之间进行：对感测放大器1 506的交叉耦合的锁存器512-1的主动1(主动上拉)节点预充电和对感测放大器2 507的交叉耦合的锁存器512-2的主动2节点预充电，和/或对感测放大器1 506的交叉耦合的锁存器512-1的RNL1(激活)节点预充电和对感测放大器2 507的交叉耦合的锁存器512-2的RNL2节点预充电。在一些实施例中，可在进行逻辑运算之前将主动1节点、主动2节点、RNL1节点和/或RNL2节点预充电到Vcc/2。
在对主动1节点、主动2节点、RNL1节点和/或RNL2节点预充电之后，或与对主动1节点、主动2节点、RNL1节点和/或RNL2节点预充电同时，可启用预充电1晶体管516-1以将读取数字线505-2预充电到Vcc/2。在一些实施例中，可启用读取启用1晶体管531-1和读取启用2晶体管531-2，使得数字线505-2上的电荷可穿过读取启用1晶体管531-1和读取启用2晶体管531-2。随后，可启用参考启用1晶体管519-1和参考启用2晶体管519-2。
可随后激活(例如开启)多个行(例如本文中的图2中所说明的行209-1/209-2)。在一些实施例中，可激活两个行，例如写入行0 209-20和写入行1 209-21。可激活行209-1/209-2以允许将存储在存储器单元(例如图2中所说明的存储器单元232)中的数据值传送到感测放大器506/507(例如感测放大器1和/或感测放大器2)。
在一些实施例中，可由感测放大器1和/或感测放大器2感测存储在耦合到行(例如行209-1/209-2)的存储器单元中的数据值。举例来说，信号可响应于行的激活而在感测放大器1和/或感测放大器2上产生。一旦信号已在感测放大器1和/或感测放大器2上产生，就可停用参考启用1晶体管519-1和参考启用2晶体管519-2，和/或可停用读取启用1晶体管531-1和读取启用2晶体管531-2。
可随后启用(例如激发)主动1节点主动2节点、RNL1节点和/或RNL2节点以感测对应于读取数字线505-2的状态。举例来说，可随后启用主动1节点主动2节点、RNL1节点和/或RNL2节点以感测存在于感测放大器1 506和/或感测放大器2 507中的读取数字线505-2上的数据值。
在一些实施例中，一旦由感测放大器1和/或感测放大器2感测到数据值，就可去激活(例如关闭)行。在一些实施例中，可将写入数字线505-1预充电到Vcc。举例来说，可启用预充电2晶体管516-2以将写入数字线505-1预充电到Vcc。随后，可激活不同于先前激活的行的行。举例来说，可激活(例如开启)写入行N 209-2N。
可随后启用XOR启用晶体管518以将由感测放大器1和感测放大器2的数据值感测之间的XOR逻辑运算的结果传送到不同于先前激活的行的行(例如传送到写入行N209-2N)。在一些实施例中，XOR逻辑运算的结果可存储在耦合到写入行的存储器单元中(例如存储到耦合到写入行N 209-2N的存储器单元)。在已将XOR逻辑运算的结果传送到不同于先前激活的行的写入行之后，可停用(例如关闭)不同于先前激活的行的写入行。
在一些实施例中，可经由列选择线和/或经由本地I/O线从感测电路系统550读出XOR逻辑运算的结果。如上文所描述，可从感测电路系统不同于先前激活的行的写入行、列选择线和/或经由本地I/O线读出由感测放大器1感测到的数据值。如上文结合图3所描述，从感测放大器1读出的所得数据值可对应于具有应用于其或对其进行的NOR逻辑运算的数据值。类似地，可从感测电路系统不同于先前激活的行的写入行、列选择线和/或经由本地I/O线读出由感测放大器2感测到的数据值。如上文结合图3所描述，从感测放大器2读出的所得数据值可对应于具有应用于其或对其进行的NAND逻辑运算的数据值。
图6是说明根据本公开的数个实施例的包含具有逻辑运算组件的感测电路系统的存储器阵列的一部分的示意图。图6展示耦合到相应数字线605和605的数个感测放大器606/607。展示于图6中的感测放大器606/607可对应于图1中展示的感测电路系统150、图3中展示的感测放大器306/307和/或图5中展示的感测放大器506/507。
虽然未明确展示，但存储器单元(例如在图2B中所描述的存储器单元)耦合到相应数字线605-1和605-2存储器阵列630中的单元可以通过字线耦合的行和通过数字线对耦合的列等布置。对应于每一对相应数字线的各个数字线也可称为数据线。虽然图6中仅展示五对数字线605-1/605-2(例如五个列)，但本公开的实施例不限于此。
可将存在于数字线605上的数据值加载到对应感测放大器606和/或感测放大器607中。举例来说，如结合图5所描述，可由感测放大器606和/或感测放大器607感测到存在于数字线605-2上的数据值。
每一列可耦合到存储器单元632，所述存储器单元632可耦合到列选择晶体管634(例如列解码线)，所述列选择晶体管634可激活以将数据值从对应感测放大器606/607传送到阵列外部的控制组件，例如外部处理资源(例如主机处理器和/或其它功能单元电路系统)。列解码线可耦合到列解码器。在数个实施例中，例如，可在不将数据传送到阵列外部的控制组件和/或处理资源的情况下(例如在不将数据从存储器装置传送到主机(例如图1中所说明的主机110)的情况下)将数据值传送到感测放大器606/607和/或传送出感测放大器606/607。在一些实施例中，可在不拖累主机(例如图1中展示的主机110)的情况下使用存储在感测放大器506/507中的操作数来进行逻辑运算。如本文中所使用，术语“拖累”是指利用处理资源和/或传送命令和/或数据。举例来说，可在不从存储器装置到主机利用处理资源和/或传送命令和/或数据的情况下使用存储在感测放大器506/507中的操作数来进行逻辑运算。
如本文中所使用，传送数据(其也可称为移动数据或使数据移位)是包含性术语，其可包含例如将数据从源位置复制到目的地位置和/或将数据从源位置移动到目的地位置，而不必在源位置处(例如在感测放大器606处和/或在感测放大器607处)维护数据的副本。
逻辑运算组件611可耦合到数字线605-1/605-2和/或耦合到感测放大器606/607。逻辑运算组件611可类似于本文中的图3中所说明的逻辑运算组件311和/或图5中所说明的逻辑运算组件511。
在一些实施例中，逻辑运算组件611可配置成使得在存储在感测放大器606和感测放大器607中的数据值(例如操作数)之间进行逻辑运算(例如XOR逻辑运算)。可通过启用和/或停用包括逻辑运算组件611的各种晶体管使用逻辑运算组件611来实现所述逻辑运算的进行，如结合本文中的图5所展示和描述。
可经由本地I/O线将通过使用逻辑运算组件611来进行的逻辑运算的结果从存储器阵列630和/或感测电路系统(例如图5中展示的感测电路系统550)传送到存储器阵列外部的电路系统。然而，实施例不限于此，且可经由列选择晶体管634的激活将逻辑运算的结果从存储器阵列和/或感测电路系统传送到存储器阵列外部的电路系统。
图7是说明根据本公开的数个实施例可实施的可选逻辑运算结果的逻辑表。在图7中，每一列对应于与存储器阵列(例如图1中所说明的存储器阵列130)的特定组件或部分和/或感测电路系统(例如图1中所说明的感测电路系统150)的特定组件或部分相关联的数据值。
第一列对应于与存储器阵列的第一行709-10(例如行1)相关联的数据值。第二列对应于与存储器阵列的第一行709-20(例如行2)相关联的数据值。第三列对应于感测电路系统的第一感测放大器706，而第四列对应于感测电路系统的第二感测放大器707。在第三和第四列中，数据值分别对应于由第一感测放大器和第二感测放大器输出的数据值。举例来说，如上文结合图3所描述，由第一感测放大器706输出的数据值可对应于由第一感测放大器进行NOR逻辑运算761，且由第二感测放大器707输出的数据值可对应于由第一感测放大器进行NAND逻辑运算765。第五列对应于由逻辑运算组件(例如图5中所说明的逻辑运算组件511)使用存储在第一感测放大器706中的数据值和存储在第二感测放大器707中的数据值来进行的XOR逻辑运算763的结果。
在图7中所说明的逻辑表的第二行(例如逻辑表的含有数字的第一行)中，行1和行2可各自包含逻辑值“0”。在这种情况下，第一感测放大器706可配置成存储和/或输出对应于逻辑NOR运算761的进行的逻辑值“1”。第二感测放大器707可配置成存储和/或输出对应于逻辑NAND运算765的进行的逻辑值“1”。如果调用逻辑运算组件以使得在存储在第一感测放大器706中的操作数(例如具有逻辑值“1”的数据值)与存储在第二感测放大器707中的操作数(例如具有逻辑值“1”的数据值)之间进行XOR逻辑运算763，那么结果将具有逻辑值“0”，如图7中所展示。
在图7中所说明的逻辑表的第三行(例如逻辑表的含有数字的第二行)中，行1可包含逻辑值“0”且行2可包含逻辑值“1”。在这种情况下，第一感测放大器706可配置成存储和/或输出对应于逻辑NOR运算761的进行的逻辑值“0”。第二感测放大器707可配置成存储和/或输出对应于逻辑NAND运算765的进行的逻辑值“1”。如果调用逻辑运算组件以使得在存储在第一感测放大器706中的操作数(例如具有逻辑值“0”的数据值)与存储在第二感测放大器707中的操作数(例如具有逻辑值“1”的数据值)之间进行XOR逻辑运算763，那么结果将具有逻辑值“1”，如图7中所展示。
在图7中所说明的逻辑表的第四行(例如逻辑表的含有数字的第三行)中，行1可包含逻辑值“1”且行2可包含逻辑值“0”。在这种情况下，第一感测放大器706可配置成存储和/或输出对应于逻辑NOR运算761的进行的逻辑值“0”。第二感测放大器707可配置成存储和/或输出对应于逻辑NAND运算765的进行的逻辑值“1”。如果调用逻辑运算组件以使得在存储在第一感测放大器706中的操作数(例如具有逻辑值“0”的数据值)与存储在第二感测放大器707中的操作数(例如具有逻辑值“1”的数据值)之间进行XOR逻辑运算763，那么结果将具有逻辑值“1”，如图7中所展示。
在图7中所说明的逻辑表的第五行(例如逻辑表的含有数字的第四行)中，行1和行2可各自包含逻辑值“1”。在这种情况下，第一感测放大器706可配置成存储和/或输出对应于逻辑NOR运算761的进行的逻辑值“0”。第二感测放大器707可配置成存储和/或输出对应于逻辑NAND运算765的进行的逻辑值“0”。如果调用逻辑运算组件以使得在存储在第一感测放大器706中的操作数(例如具有逻辑值“0”的数据值)与存储在第二感测放大器707中的操作数(例如具有逻辑值“0”的数据值)之间进行XOR逻辑运算763，那么结果将具有逻辑值“0”，如图7中所展示。
图8是根据本公开的数个实施例的用于使用具有逻辑运算组件的感测电路系统来进行逻辑运算的流程图870。在一些实施例中，逻辑运算可以是XOR逻辑运算，如结合本文中的图3、4、5和7所描述。进行逻辑运算可包含在不同参考电压下操作感测放大器和/或启用XOR启用晶体管(例如图5中所说明的XOR启用晶体管518)。逻辑运算可在存储在一或多个存储器单元中的数据值之间和/或存储在第一感测放大器和第二感测放大器中的数据值之间进行。
在框871处，可将数字线(例如图5中所说明的读取数字线505-2)预充电到VCC/2。在一些实施例中，在对数字线预充电之前，可将第一感测放大器(例如图5中所说明的感测放大器1 506)的主动1(主动上拉)节点、第二感测放大器(例如图5中所说明的感测放大器2507)的主动2节点和/或第一感测放大器的RNL1(激活)节点和第二感测放大器的RNL2节点预充电到Vcc/2。
在框872处，可激活(例如开启)读取启用晶体管和参考启用晶体管。在一些实施例中，读取启用晶体管可对应于图5中所说明的读取启用1晶体管531-1和/或读取启用2晶体管531-2。可启用读取启用晶体管，使得数字线上的电荷可穿过读取启用晶体管。随后，可启用参考启用晶体管，其可对应于图5中所说明的参考启用1晶体管519-1和参考启用2晶体管519-2。
在框873处，可激活存储器阵列中的一或多个行(例如存储器阵列130在图1中说明)。在一些实施例中，可激活两个行，例如图2中所说明的写入行0 209-20和写入行1209-21。可激活行以允许将存储在存储器单元(例如图2中所说明的存储器单元232)中的数据值传送到第一感测放大器和第二感测放大器。在一些实施例中，可由第一感测放大器和/或第二感测放大器感测存储在耦合到行的存储器单元中的数据值。举例来说，信号可响应于行的激活而在第一感测放大器和/或第二感测放大器上产生。随后，在一些实施例中，可停用读取启用晶体管和参考启用晶体管，如结合本文中的图5所描述。
在框874处，可激活(例如激发)主动1节点、主动2节点、RNL1节点和/或RNL2节点。在一些实施例中，激活主动1节点、主动2节点、RNL1节点和/或RNL2节点可允许由第一感测放大器和/或第二感测放大器感测到对应于数字线的状态。举例来说，激活主动1节点、主动2节点、RNL1节点和/或RNL2节点可允许由第一感测放大器和/或第二感测放大器感测到存在于数字线上的数据值。
在一些实施例中，一旦由第一感测放大器和/或第二感测放大器感测到数据值，就可去激活(例如关闭)行。在一些实施例中，可将写入数字线(例如图5中所说明的写入数字线505-1)预充电到Vcc。举例来说，可启用预充电晶体管(例如图5中展示的预充电2晶体管516-2)以将写入数字线预充电到Vcc。随后，可激活不同于先前激活的行的行，如结合图5所描述。
一旦已进行逻辑运算，就可将XOR逻辑运算的结果传送到不同于先前激活的行的行(例如传送到图2中展示的写入行N 209-2N)。在一些实施例中，XOR逻辑运算的结果可存储在耦合到写入行的存储器单元中(例如存储到耦合到图2中所说明的写入行N209-2N的存储器单元)。在已将XOR逻辑运算的结果传送到不同于先前激活的行的写入行之后，可停用(例如关闭)不同于先前激活的行的写入行。
在一些实施例中，可经由列选择线和/或经由本地I/O线从感测电路系统读出XOR逻辑运算的结果，如结合本文中的图5和6所描述。如上文结合图3所描述，(在不进行XOR逻辑运算的情况下)从第一感测放大器读出的所得数据值可对应于具有应用于其或对其进行的NOR逻辑运算的数据值。在一些实施例中，(在不进行XOR逻辑运算的情况下)从第二感测放大器读出的所得数据值可对应于具有应用于其或对其进行的NAND逻辑运算的数据值
根据本公开的用以进行逻辑XOR运算的操作可概述如下：
对主动1节点、主动2节点、RNL1节点和RNL2节点预充电
将读取数字线预充电到VCC/2
激活读取启用1和读取启用2
激活参考启用1和参考启用2
激活两个行线(例如第一行线和第二行线)
等待信号在第一感测放大器和第二感测放大器上产生
停用参考启用1和参考启用2
停用读取启用1和读取启用2
激活主动1节点、主动2节点、RNL1节点和RNL2节点
停用第一行线和第二行线
将写入数字线预充电到VCC
启用第三行线
主动XOR逻辑运算组件
停用第三行线
虽然已在本文中说明且描述具体实施例，但所属领域的技术人员应了解，计算以实现相同结果的布置可取代所展示的具体实施例。本公开意图覆盖本公开的一或多个实施例的修改或变化。应理解，已以说明方式而非限制方式进行以上描述。对于所属领域的技术人员而言，在审阅以上描述后以上实施例的组合和本文中未具体描述的其它实施例就将是显而易见的。本公开的一或多个实施例的范围包含使用以上结构和方法的其它应用。因此，应参考所附权利要求书连同这一权利要求书有权享有的等效物的全范围确定本公开的一或多个实施例的范围。
在前述具体实施方式中，出于简化本公开的目的而将一些特征一并归到单个实施例中。本公开的这一方法不应理解为反映本公开的所公开实施例必须使用比每一权利要求中明确陈述的特征更多的特征的意图。实情为，如所附权利要求书所反映，本发明主题在于比单个所公开实施例的所有特征要少。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求就其自身而言作为单独实施例。

Claims (21)

1.一种设备，其包括：
存储器单元阵列，其耦合到感测电路系统，所述感测电路系统包含第一感测放大器、第二感测放大器以及逻辑运算组件，其中所述感测电路系统受控以：
经由第一感测放大器感测存储在所述阵列中的第一存储器单元中的数据值；
经由第二感测放大器感测存储在所述阵列中的第二存储器单元中的数据值；以及
基于存储在所述第一感测放大器中的所述数据值和存储在所述第二感测放大器中的所述数据值来操作所述逻辑运算组件以输出逻辑运算结果。
2.根据权利要求1所述的设备，其中所述第一存储器单元和所述第二存储器单元各自包括三晶体管3T动态随机存取存储器DRAM单元。
3.根据权利要求1所述的设备，其中所述逻辑运算结果包括异或XOR逻辑运算。
4.根据权利要求1至3中任一权利要求所述的设备，其中所述第一存储器单元和所述第二存储器单元竖直地定向且安置在由耦合到所述第一存储器单元和所述第二存储器单元的相应第一数字线和相应第二数字线界定的区域内。
5.根据权利要求1至3中任一权利要求所述的设备，其中所述存储器单元阵列当中的存储器单元安置在等于或小于由单晶体管单电容器1T1C存储器单元界定的区域的区域内。
6.根据权利要求1至3中任一权利要求所述的设备，其中所述第一存储器单元和所述第二存储器单元配置成在传送存储在所述第一存储器单元中的所述数据值和传送存储在所述第二存储器单元中的所述数据值之后保留存储在其中的相应数据值。
7.根据权利要求1至3中任一权利要求所述的设备，其中所述第一感测放大器具有与其相关联的第一参考电压，且其中所述第二感测放大器具有与其相关联的第二参考电压。
8.根据权利要求1至3中任一权利要求所述的设备，其中所述感测电路系统受控以使得在不将数据传送到耦合到所述阵列和所述感测电路系统的主机的情况下进行所述逻辑运算。
9.一种系统，其包括：
多个三晶体管3T存储器单元，其耦合到相应写入数字线、读取数字线、读取行线以及写入行线；
感测电路系统，其包括耦合到所述多个3T存储器单元的第一感测放大器、第二感测放大器以及逻辑运算组件；以及
控制器，其配置成使得在存储在耦合到第一读取行线的第一存储器单元和耦合到第二读取行线的第二存储器单元中的数据值之间进行选定逻辑运算；
其中进行第一选定逻辑运算包括，在激活所述第一读取行线和所述第二读取行线时，在不激活所述第二感测放大器的情况下激活所述第一感测放大器；
其中进行第二选定逻辑运算包括，在激活所述第一读取行线和所述第二读取行线时，在不激活所述第一感测放大器的情况下激活所述第二感测放大器；且
其中进行第三选定逻辑运算包括，在激活所述第一读取行线和所述第二读取行线时，激活所述第一感测放大器和所述第二感测放大器。
10.根据权利要求9所述的系统，其中所述控制器配置成使得将所述第一选定逻辑运算、所述第二选定逻辑运算或所述第三选定逻辑运算的结果存储在所述第一感测放大器或所述第二感测放大器中的至少一个中。
11.根据权利要求9所述的系统，其中所述控制器配置成使得在不将所述第一数据值或所述第二数据值传送到所述感测电路系统或所述多个3T存储器单元外部的位置的情况下进行所述第一选定逻辑运算、所述第二选定逻辑运算或所述第三选定逻辑运算。
12.根据权利要求9至11中任一权利要求所述的系统，其中所述多个3T存储器单元配置成：
在将所述第一数据值传送到所述第一感测放大器之前反转所述第一数据值；以及
在将所述第二数据值传送到所述第二感测放大器之前反转所述第二数据值。
13.根据权利要求9至11中任一权利要求所述的系统，其中所述系统包含：
存储器装置，其包括所述多个3T存储器单元、所述感测电路系统以及所述控制器；以及
主机，其耦合到所述存储器装置，其中所述控制器进一步配置成使得在不将数据从所述存储器装置传送到所述主机的情况下进行所述第一选定逻辑运算、所述第二选定逻辑运算或所述第三选定逻辑运算。
14.根据权利要求13所述的系统，其中所述第一选定逻辑运算包括NOR逻辑运算，所述第二选定逻辑运算包括NAND逻辑运算，且所述第三选定逻辑运算包括XOR逻辑运算。
15.一种方法，其包括：
将第一数据值从包括多个三晶体管3T存储器单元的存储器阵列传送到耦合到所述阵列的第一感测放大器；
将第二数据值从所述存储器阵列传送到耦合到所述阵列的第二感测放大器；
启用逻辑运算组件以使得在所述第一数据值与所述第二数据值之间进行异或XOR逻辑运算。
16.根据权利要求15所述的方法，其进一步包括在不启用将所述存储器阵列耦合到主机的输入/输出信号路径的情况下进行所述逻辑运算。
17.根据权利要求15至16中任一权利要求所述的方法，其进一步包括：
通过启用耦合到所述多个3T存储器单元中的第一存储器单元和所述第一感测放大器的第一写入行线将所述第一数据值从所述存储器阵列传送到所述第一感测放大器；以及
通过启用耦合到所述多个3T存储器单元中的第二存储器单元和所述第二感测放大器的第二写入行线将所述第二数据值从所述存储器阵列传送到所述第二感测放大器。
18.根据权利要求15至16中任一权利要求所述的方法，其进一步包括在进行所述逻辑运算之后将所述第一数据值和所述第二数据值中的至少一个保持在所述存储器阵列中。
19.一种方法，其包括：
激活第一行线和第二行线；
在不激活第二感测放大器的情况下激活第一感测放大器以进行第一选定逻辑运算；以及
在不激活所述第一感测放大器的情况下激活所述第二感测放大器以进行第二选定逻辑运算。
20.根据权利要求19所述的方法，其进一步包括：
停用所述第一行线和所述第二行线；
激活第三行线；
激活耦合到所述第一感测放大器和所述第二感测放大器的逻辑运算组件；以及
同时激活所述第一感测放大器和所述第二感测放大器以使用所述逻辑运算组件来进行第三选定逻辑运算。
21.根据权利要求19至20中任一权利要求所述的方法，其中进行所述第一选定逻辑运算和所述第二逻辑运算包括进行NOR逻辑运算或NAND逻辑运算中的至少一个。
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GR01 Patent grant
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