JPH0383287A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶技術さらには読出し増幅回路の駆
動方式に適用して特に有効な技術に関し、例えばリフレ
ッシュ動作を必要とするダイナミック型ＲＡＭ　（ラン
ダムアクセスメモリ）に利用して有効な技術に関する。

〔従来の技術〕

電荷蓄積型のメモリセルからたるダイナミック型ＲＡＭ
においては、キャパシタに蓄積された情報電荷のリーク
による情報消滅を防止するため周期的なリフレッシュ動
作が必要とたる。

従来のダイナミックＲＡＭは、一般にリフレッシュコン
トローラを内蔵し、メモリマットの構成に応じてメモリ
アレイの一行または数行を同時に選択してリフレッシュ
を行なうようになっていた。

例えば標準４メガＤＲＡＭでは、１６　ｍｓに１０２４
回の割合でリフレッシュを行なうように規定されている
ため、−度に選択されるべきメモリセルの数は４０９６
ビツトである。従って、一つのワード線に接続されてい
るメモリセルの数が１０２４ビツトのＤＲＡＭでは４本
のワード線を、また一つのワード線上のメモリセルの数
が２０４８ビツトのＤＲＡＭでは２本のワード線をリフ
レッシュの際に同時に選択するようにしている。

ＤＲＡＭに関しては、例えば特願昭６１−１９５３２２
号がある。

〔発明が解決しようとする課題〕

ところで一つ一つのリフレッシュ動作は、リードアンド
ライトすたわちメモリセルの情報を読み出して再び同一
の情報を書き込むものである。従って、上記のように一
度に４０９６ビツトのメモリセルをリフレッシュするた
めには、少なくとも４０９６個のセンスアンプ（読出し
増幅回路）が必要である。

従来のダイナミックＲＡＭでは、通常のデータ読出し時
においてもリフレッシュサイクルから決まる数（４メガ
ＤＲＡＭでは４０９６個）のセンスアンプを同時に駆動
して、これらのセンスアンプに読み出されたデータの中
から所望のものをカラムアドレスによって選択してメイ
ンアンプで増幅し、出力するようになっていた。

このようにリフレッシュサイクルから決まるセンスアン
プをすべて同時に駆動する方式においては、センスアン
プの動作に伴うビット線の充放電によって非常に大きな
消費電力が必要になるという問題点があった。

本発明の第１の目的は、リフレッシュ動作を必要とする
ダイナミックＲＡＭにおける消費電力の低減を図ること
にある。

〔課題を解決するための手段〕

上記第１の目的を達成するため、本願において開示され
る発明のうち代表的なものの概要を説明すれば、下記の
とおりである。

すなわち、メモリ了レイ内のワード線を細分化して１本
のワード線に接続されるメモリセル数を減少させるとと
もに、読出しや書・込み時には細分化されたワード線の
中の１本を選択してそれに属するピントａ上のセンスア
ンプのみ動作させ、リフレッシュ時には同時に複数のワ
ード線を選択して全センスアンプを動作させるようにす
るものである。

また、ワード線を二重化し、かつメモリセルに直結され
る一方のワード線を細分化して、このサブワード線を各
々スイッチ手段を介して他方のメインワード線に接続可
能な構成とし、リフレッシュ時には同一メインワード線
に対応するすべてのサブワード線をメインワード線に接
続させるとともに、読出し、書込み時には一つのサブワ
ード線のみをメインワード線に接続させるようにするも
のである。

言い換えると、通常の読み出し又は書き込み動作時（ノ
ーマル時）とリフレッシュ動作時を分離し、ノーマル時
に動作する読み出し増幅回路すなわちセンスアンプの動
作個数を、リフレッシュ時の場合よりも少むくする。こ
れにより、ノーマル時のビット線充放電電流が低減する
ので、ＤＲＡＭ消費電力の大幅な低減につながる。

又、ノーマル時に、同時に選択されるセンスアンブ数が
減るので、ビット線充放電を高速に行うことが可能とｋ
すＤＲＡＭ動作の高速化につながる。

この発明の第２の目的は、読み出し動作の高速化と低消
費電力化を図ったダイナミック型ＲＡＭ等の半導体記憶
装置を提供することにある。

上記第２の目的を達成するために本願において開示され
る発明のうち代表的なものの概要を簡単に説明すれば、
下記の通りである。すなわち、ダイナミック型ＲＡＭ等
の半導体記憶装置に、書き込み用共通データ線と読み出
し用共通データ線とを別個に設げ、読み出し用共通デー
タ線を、読み出し用共通データ線と回路の接地電位との
間に直列形態に設けられカラムアドレス信号に従って選
択的にオン状態とされるスイッチＭＯＳＦＥＴ及びその
ゲートがメモリアレイの対応するデータ線に結合される
増幅ＭＯＳＦＥＴを介してメモリアレイの各データ線に
間接的に結合し、かつその這号振幅を必要最小の値に制
限するものである。

〔作用〕

上記した手段によれば、ダイナミック型ＲＡＭの読み出
し動作を高速化できるとともに、センスアンプの各単位
増幅回路に要求される駆動能力を小さくし、ダイナミッ
ク型ＲＡＭの読み出し動作を低消費電力化できる。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔本発明の第１の目的を達成するための実施例〕第１図
には、本発明を適用したダイナミックＲＡＭの一実施例
が示されている。

同図において、Ｍ−人ＲＹは複数のメモリセルＭＣが、
マトリックス状に配設されたメモリアレイである。また
、ＡＤＢはアドレスバッファ、Ｘ−ＤＥＣはメモリアレ
イＭ−ＡＲＹ内の１本のワード線Ｗを選択するＸデコー
ダ、Ｙ−ＤＥＣはメモリアレイ内の一対のビット線ＢＬ
　、ＢＬを選択して、それに接続されているセンスアン
プＳＡをコモン入出力信号線ｉ１０に接続するためのカ
ラムスイッチ対Ｑｙをオン・オフ制御する選択信号ＹＳ
を形成するＹデコーダである。

なお、第１図においてビット線ＢＬ、、ＢＬ上に０印で
示されているのがメモリセルで、一つ一つのメモリセル
ＭＣは、選択用のスイッチＭＯＳＦＥＴと情報電荷蓄積
用のキャパシタとにより構成されている。

センスアンプＳＡの増幅信号は、コモン入出力信号線ｉ
　／　ｏを介してメインアンプＭＡに送られ、センスア
ンプ８Ａの出力がメインアンプＭＡでさらに増幅されて
、差動出力ｄ、ｄとして出力バッファＤＯＢに供給され
るようになっている。

また、入力端子ＩＮには、入力バッファＤＩＢが接続さ
れており、入力バッファＤＩＲにより形成された相補書
込みデータ信号Ｄｉｎ　、Ｄｉｎは、書込み制御用スイ
ッチｓｗ、、ｓｗ、を介して共通入出力信号線ｉ　／　
ｏ上にのせられ、ビット線ＢＬ、ＢＬを介してそのとき
選択されているメモリセルを書き込まれるように々って
いる。

なお、センスアンプＳ人には、ビット線ＢＬ。

ＢＬをＶｃｃ／２にプリチャージする回路が設けられて
おり、ワード線選択時にビット線ＢＬ。

ＢＬをＶｃｃ／２にプリチャージさせるように紅ってい
る。このとき、センスアンプＳＡのコモンソースライン
もＶｃｃ／２にプリチャージされる。

さらに、メモリチップ内には、外部から供給されるアド
レスストローブ信号ＡＳや書込み制御信号ＷＥ、チップ
選択信号Ｃ８等に基づいて、プリチャージ信号φ、や上
記書込み制御用スイッチｓｗ、、ｓｗ、のコントロール
信号ｗｅ、出力バッファに供給される出力制御信号φＤ
ＯＥ、メインアンプＭＡの動作タイミングを与える制御
信号φｍａ等を形成するためのタイミング発生回路ＴＧ
が設けられている。

また、タイミング発生回路ＴＧはリフレッシュアドレス
を保持するレジスタを有しており、外部からリフレッシ
ュタイミングを示す信号が入って来ると、リフレッシュ
アドレスレジスタをインクリメントしてそのリフレッシ
ュアドレスをＸデコーダＸ−ＤＥＣに供給し、リフレッ
シュを実行する。

ここまでの構成は、従来のダイナミックＲＡＭと路間−
である。しかしてこの実施例では、メモリアレイＭ−Ａ
ＲＹがワード方向に沿って複数のワードブロックＷＢＯ
，ＷＢ１．・・・・・・ＷＢｉに分割され、分割された
ワードブロックごとに互いに分離されたメモリゲート（
各メモリセルの選択用ＭＯ８のゲート電極を連結させた
ライン）としてのサブワード＠ＳＷが設けられている。

アルミニ層配線技術を使用したダイナミックＲＡＭでは
、ポリシリコン層からなるワード線としてのメモリゲー
トの上方にアルミニウム層を配線して適当１゜ピンチで
それらの配線間のコンタクト部を設けて接続させること
でワード線の抵抗を下げることができるが、そのように
二層配線技術を適用した場合には、単にポリシリコン層
から々るメモリゲートをワードブロックごとに切断する
だけで上記のように配線構成を実現できる。

そして、分割された各サブワード線ごとに、サブワード
線を各ワードブロックにまたがって配設された共通のメ
インワード線ＭＹに接続可能にするためのトランスファ
ＭＯ３ＴＭが投げられている。

このトランスファＭＯ８ＴＭは、ＹデコーダＹ−ＤＥＣ
から出力されるブロック選択信号ＷＢＳによって、各ワ
ードブロックごとにブロック内のビット線のいずれかが
選択されるときに同時にオンされるようになっている。

ただし、従来のダイナミックＲＡＭでは、ビット線を選
択するのはセンスアンプＳＡによってビット線のレベル
が確定した後であればよいので、アドレスマルチプレク
ス方式で取り込まれた遅い方のカラムアドレスＡｙに基
づいてカラム選択信号ＹＳを形成していたが、Ｙ系のア
ドレス信号Ａｙに基づいてワードブロックＷＢの選択を
行なう本発明方式においては、ワード線のレベルの立上
がりと略同時に上記ブロック選択信号ＷＢＳが出力され
る必要がある。

そこでこの実施例のダイナミックＲＡＭでは、アドレス
ノンマルチプレックス方式を採用し、Ｘ系およびＹ系の
すべてのアドレス信号Ａｘ　、　Ａｙを同時に入力可能
な数のアドレス入力ピンが設けられている。一方、これ
らのアドレス信号の取込みタイミングを与える信号とし
ては一種類のアドレスストローブ信号Ａｓが入力可能と
されている。

また、外部からりフレッシータイミングを与えるためリ
フレッシュクロックφ、の入力ピンＲＥＦも設けられて
いる。

タイミング発生回路ＴＧは、リフレッシュクロックφ、
が入力されると、Ｘ系にのみ対応したリフレッシュアド
レスをアドレスバッファＡＤＢを介してＸデコーダＸ−
ＤＥＣに与えて１本のワード線を選択レベルにさせる。

これとともに、ＹデコーダＹ−ＤＥＣに対しては、すべ
てのブロック選択信号ＷＢＳを選択レベルにさせるよう
々制御信号を与える。そして、ＹデコーダＹ−ＤＥＣか
らのブロック選択信号ＷＢＳは、対応するブロック内の
センスアンプＳＡに対しても共通に供給されており、こ
れによって、メモリアレイ内のすべてのセンスアンプＳ
Ａが同時に駆動され、リフレッシュが実行される。

なお、ブロック選択信号ＷＢＳとワード線選択信号の選
択レベルは、メモリセルに対して十分なレベルの電圧な
印加できるようにするためＶｃｃよりも２〜３■高くブ
ーストされたレベルにされる。

一方、通常のリード・ライト時に、カラムアドレスＡｙ
に対応したビット線の選択信号がＹデコーダから出力さ
れると、そのビット線の属するワードブロック用のブロ
ック選択信号ＷＢＳのみが選択レベルにされる。そのた
め、ｉ個のワードブロックの中の１つのブロックに属す
るセンスアンプＳＡのみが、タイミング発生回路ＴＧか
らのプリチャージ信号φ、によって駆動され、対応する
ビット線ＢＬ　、ＢＬをプリチャージするとともに、プ
リチャージされたコモンソース朦に接続されるようにな
っている。

従って、上記実施例では、一つのサブワード線ＳＷに属
するメモリセルの数を５０〜１００個程度にすると、４
メガＤＲＡＭの場合、リード・ライト時に駆動されるセ
ンスアンプの数がリフレッシュ時の４０９６個の１／４
０〜１／８０となる。

しかも、リフレッシュサイクル自体がリード・ライトサ
イクルに比べてかｔより長いため、メモリ全体の消費電
力は従来方式のダイナミックＲＡＭと比べて４０％前後
も低減されるようになる。

さらに、アルミニ層配線を適用したダイナミックＲＡ　
Ｍにおいて、ポリシリコン層から紅るメモリゲート（サ
ブワード線）に、二層目（上層）のアルミ層から々るワ
ード線を重ねて配設することで低抵抗化を図った場合、
アルミ・ワード°線とメモリゲートとを一層目（下層）
のアルミ層を媒介として短絡させるべくシャント部と呼
ばれる領域をメモリアレイ内に設けることがある。この
７マツト部はメモリセルが配設されたい領域である。

従ってその場合、シャント部に前述のワードブロック選
択用のトランスファＭＯ８ＴＭを設け、−層目のアル□
層を使ってメインワード線ＭＷおよびサブワード線ＳＷ
との接続を行なうようにすれば、トランスファＭＯ８Ｔ
Ｍの追加に伴うメモリアレイの占有面積の増加を最小限
に抑えることができる。

なお、上記のごとくアルミニ層配線を適用した場合、ブ
ロック選択信号線（ＷＢＳ）はビット線と並行にこれと
同じ一層目のアルミ層で形成すればよい。

以上説明したように上記実施例は、メモリアレイ内のワ
ード線を細分化して１本のワード線に接続されるメモリ
セル数を減少させるとと屯に、読出しや書込み時には細
分化されたワード線の中の１本を選択してそれに属する
データ線上のセンスアンプのみ動作させ、リフレッシュ
時には同時に複数のワード線を選択させるようにしたの
で、リフレソクユ時に駆動されるセンスアンプの数は従
来方式と変わらないが、読出し、書込み時に駆動される
センスアンプの数はワード線の分割数に反比例して少な
くなる。しかも、リフレッシュのサイクルは１６ｒｎｓ
に１０２４回であり、読出しや書込み動作に比べてサイ
クルがかなり長いため、多数のセンスアンプが同時に駆
動されるメモリセル動作の時間は非常に短い。そのため
、読出し、書込み時にセンスアンプによって充放電され
るビット線の数が大幅に減少するという作用により、ダ
イナミックＲＡＭの消費電力が低減されるという効果が
ある。

また、ワード線を二重化し、かつメモリセルに直結され
る一方のワード線を細分化して、このサブワード線を各
々スイッチ手段を介してメインワード線に接続可能な構
成とし、リフレッシュ時には同一メインワード線に対応
するすべてのサブワード線をメインワード線に接続させ
るとともに、読出し、書込み時には一つのサブワード線
のみをメインワード線に接続させるようにしたので、新
たにプロセスを追加すること紅く、マスクの変更のみで
所望の動作を行なうダイナミックＲＡＭを形成すること
ができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のでは紅く、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなイ０例エバ、上記実施例では
アドレスノンマルチプレクス方式でメモリセルな選択す
るようにしたものについて説明したが、Ｘ系アドレスの
ビット数をＹ系アドレスのビット数よりも大きくして、
ワードブロック選択ビットをＸ系アドレスに含ませるよ
うにすることによって、変則的ではあるがアドレスマル
チプレクス方式のメモリとすることも可能である。

第２図（ａ）〜第２図（ｄ）に本発明の他の実施例を示
す。第２図（ｂ）及び；°真２図（Ｃ）はメモリアレイ
部を中心としたブロック図を示しており、第２図（ａ）
及び第２図（ｄ）は七〇周逮回路ブロック図を示してい
る。

ここで上記第２図Φ）内の斜線で示すブロックは、通常
の読み出し又は書き込み動作時に動作対象となるブロッ
クを示している。また、上記第２図（Ｃ）内の斜線で示
すブロックは、す７レノシユ動作時に動作対象と々るブ
ロックを示している。第２図中）又は第２図（Ｃ）に示
すメモリアレイは、Ｘ方向が４０９６ビツトのメモリセ
ル、Ｙ方向が１０２４ビツトのメモリセルからなる構成
をとり、プレイを８マツト（ＭＡＲＯ〜７）に分割しで
ある。センスアンプは各マット毎に１０２４ケ設けられ
ている。すなわち、合計１０２４Ｘ８ケ備えている。

この実施例では、アドレスマルチプレクス方式を取る。

すなわち、ＲＡＳ！号、Ｃ’ＡＳ信号に同期してＸアド
レス、Ｙアドレスをそれぞれ取り込む方式である。４Ｍ
ＤＲＡＭのリフレッシュサイクルは、１６　ｍｓに１０
２４回であり、同時に４０９６ビツトのメモリセルを読
み出してセンスアンプを動作させる必要がある。従来技
術では、通常の読み出し、書き込み動作時もリフレッシ
ュサイクル時も同様に、４０９６ビツトの読み出しく再
書き込み）を行なっていた。この実施例では１本発明に
従い、通常の読み出し、書き込み動作時（以下「ノーマ
ル動作時」とも言う）に同時に動作するセンスアンプ数
を、リフレッシュ動作時に同時に動作するセンスアンプ
数より少なくしている。つまり、リフレッシュ動作時に
は、第２図（Ｃ）に示す様に、４つのメモリアレイＭＡ
ＲＯ−ＭＡＲ３かも４本のワード線ＷＯ１、Ｗｌ　１　
、Ｗ２１　、Ｗ３１を選択状態とすると同時に、各マッ
トのセンスアンプ５ＡＯ−８Ａ３を動作させて、読み出
し増幅と再書き込み動作を行う。なお、リフレッシュ動
作時はノーマル動作時と異なり、増幅したメモリセルデ
ータを出力用周辺回路につなぐ必要はない。

データ入出力用周辺回路の一例は第２図（ａ）に示され
る様に、データ入力端子Ｔ１、データ出力端子Ｔ２、デ
ータ人出力バッファＤｏ／ＤｉｎＢ及びメインアンプＭ
Ａを含む。メインアンプは各センスアンプＳＡＯ〜ＳＡ
７に結合される。

次に、ノーマル動作時には、メモリアレイＭＡＲ０，２
のマットから各１本づつワード線Ｗ０１゜Ｗ２１を立ち
上げ、センスアンプＳＡＯ、ＳＡ２の合計２０４８のセ
ンスアンプを動作させ、読み出し増幅を行う。リフレッ
シュ動作時の様に、同時に４０９６ビツトの読み出し増
幅を行なう必要は全くない。実際の読み出し／書き込み
を行なうビットは、１ビツトもしくは数ビットにしかす
ぎないからである。なお、センスアンプイネーブル回路
５ＡＥＯ〜５ＡＥ７は、対応するセンスアンプ５ＡＯ−
８Ａ７を動作させるために設けられた回路ブロックであ
る、本実施例により、ノーマル動作における読み出し増
幅するビット数が、リフレッシュ時の１／２になること
により、動作電流を約１／２程度に低減することが可能
と紅る。

第２図（ｄ）は、コントロール用周辺回路のブロック図
を示している。端子Ｔ４から入力されるＲＡＳ信号を受
けて、第１のタイミング信号発生回路ＲＴＧは、Ｘアド
レスの取り込みタイミング、ワード線の立ち上げタイミ
ング及びセンスアンプの動作タイミング等を決定する。

端子Ｔ５から入力されるＣＡ８信号を受けて、第２のタ
イミング信号発生回路ＣＴＧは、Ｙアドレスの取り込み
タイミング、データ出力タイミング等を決定する。リフ
レッシュモード判定回路ＲＤＣは、第１及び第２のタイ
ミング信号発生回路ＲＴＧ及びＣＴＧの出力信号を受け
て、ノーマル動作モードかりフレッシュ動作モードかの
判定を行う。モード判定の手法を第８図を用いて説明す
る。同図に示す様に、ＲＡＳ信号立ち下がり時に、ＣＡ
Ｓ信号がロウレベルである場合にリフレッシュモードで
あると判定する。この判定手法をＣＥＲ（ＣＡＳ　　ｂ
ｅｆｏｒｅＲＡＳ）判定と称する。リフレッシュモード
であると判定された場合は、Ｘアドレスの取り込みを中
止して、内部リフレッシュカウンタＲＣＯ〜ＲＣ９によ
って定まる内部リフレッシュアドレスに応じてリフレッ
シュ動作の対象となるワード線を決定すると同時に、動
作センスアンプを決定する。

尚、リフレッシュ時には第１のタイ□ング信号発生回路
ＲＤＣ出力信号により、ＹアドレスバッファＹＡＢ、メ
インアンプＭＡ、入出力制御回路Ｄ　ｏ　／　Ｄ　ｉ　
ｎ　Ｂを非活性化して、リフレッシュ動作時のパワー低
減を行う。尚、内部リフレッシュカウンタＲＣＯ〜ＲＣ
９は、ＣＢＲサイクルに対してインクリメントされる機
能を有している。ノーマルモードであると判定された場
合には、ＸアドレスＡＯ−ＡＩＯの１１アドレスから決
まる２’１ｌ（＝Ｇ１７７「＝Ｔπ）の２０４８ビツト
にアクセスして読み出し増幅を行う。

第３図（ａ）は、本発明の他の実施例を示した４Ｍビッ
トリフレッシュ型記憶装置のブロック図である。アレイ
構成は、第２図（′ｂ）又は第２図（Ｃ）と同様である
。本実施例では、アドレスマルチプレクス方式を採用し
ているが、２２本のアドレスのうち、Ｘアドレスを１２
本、Ｙアドレスを１０本にした例である。つまり、ＲＡ
Ｓ信号の立下がりタイミンクでＡＯ−Ａｌｌのアドレス
ビンからＸｏ−Ｘ１１のアドレスを取り込み、ＣＡＳ信
号の立下がりタイミングでＹＯ〜Ｙ９のアドレスを取り
込む。

本実施例では、１２本のＸアドレスにより４０９６通り
の選択が可能と々る。よって、ノーマル読み出し／書き
込み時には、４０９６本のワード縁のうち１本（ＷＯＩ
）を選択すると同時に、センスアンプも１列（センスア
ンプ５ＡＯ）のみ、す々わち１０２４個のセンスアンプ
を動作させて、読み出し信号の増幅を行う。又、リフレ
ッシュ動作時には、リフレッシュモード判定回路ＲＤＣ
の出力により、リフレッシュカウンタアドレスを取り込
み、４本のワード線および、４列のセンスアンプを動作
させ、同時に４０９６ビツトの読み出し増幅を行う。リ
フレッシュ動作時の選択状態は第２図（ｅ）と同様とな
る。本実施例の様に、Ｘアドレスビンを１ビン増やすこ
とにより、ノーマル動作のワード線、センスアンプはリ
フレッシュ時の１／４に低減できる為にＴｏｔａｌ　消
費電流は従来技術に比較して大幅に低減されることとな
る。本方式は、アドレスビンが１本増えることに々るが
、単純に１ビンアドレスビンを増加させる方式の他、Ｒ
ＡＳに動期しては使用し紅い他のビン（Ｄｏｕｔビン）
等をかわりに使用してＸアドレスを取り込んでもよい。

第３図ら）は、上記第３図（ａ）の実施例を実現するた
めのコントロール用周辺回路のブロック図を示している
。各ブロックの機能は、第２図（ｄ）で同一記号を付し
たブロックの機能と同一なので、各ブロックの機能説明
は省略する。

第４図（ａ）は、本発明のさらに他の実施例を示してい
る。本図は、６４Ｍビットのリフレッシュ型半導体装置
のブロック図である。本実施例のメモリは、アドレスノ
ンマルチプレクス方式が採用されたダイナミック型ＲＡ
Ｍである。ここでアドレスノンマルチプレクス方式とは
、Ｘアドレス信号とＹアドレス信号を同一タイミングで
メモリに取り込む方式をいう。本実施例では、アドレス
数の過半数をワード線選択アドレスとする。第４図（ａ
）ニオいては２６のアドレス信号ＡＯ〜Ａ２５の５ち、
１６アドレスをワード線選択に、又残りの１０アト°レ
スをデータ線選択に用いた、プレイ構成は、ワード線方
向が６５．５３６ビツト、データ線方向が１０２４ビツ
トのメモリセルで構成されている。

第４図（ａ＞では、ノーマル動作時、っ１１）１６マツ
トあるメモリアレイＭＡＲＯ〜１６のうち１マツトＭＡ
ＲＯのワード線を１本立ち上げ、これに応じてセンスア
ンプ列ＳＡＯのみを動作させる状況を示しである。つま
り、１６本のＸアドレスにより１本のワード線ＷＯＩを
選択することができ、同時に１列丁たわち１０２４個か
ら成るセンスアンプＳＡＯをセンスアンプイネーブル回
路５ＡＥＯで動作させて読み出しデータの増幅を行う。

−方、リフレッシュ動作時は、仮に６４ＭＤＲＡＭのリ
フレッシュを４０９６７６４ｍ５とすると、同時に１６
にビットのリフレッシュ（読み出し増幅）を行なう必要
がある。リフレッシュ時には、メモリアレイＭＡＲＯ〜
１５の各マットそれぞれ１本のワード線を立ち上げると
ともに、１６列のセンスアンプ５ＡＯ−８ＡＩ　５を動
作させて計１０２４Ｘ１６：６４にビットのリフレッシ
ュを行う。この発明により、ノーマル動作時のパワーは
、リフレッシュ時の約１／１６に低減されると同時に、
ノーマル動作時のビット線充放電容量を１０２４１：’
ット分のみとできる為、センスアンプ動作時間が短縮さ
れ、アクセス時間の高速化が図れる。

アドレスノンマルチプレクスのＣＭＯ８ＤＲＡＭの場合
、第４図中）に示す様に、リフレッシュモードな判定す
る為のリフレッシュ信号ＲＥＦ入力端子Ｔ７を具備し、
チップイネーブル入力信号ＣＥＬＯＷ時、リフレッシュ
信号ＲＥＦがＬＯＷであることを条件としてリフレッシ
ュモードに入る。リフレッシュサイクル入力条件の一例
は第７図に示した。第４図６）において、主にリフレッ
シェ判定回路ＲＤＣでリフレッシュモードに入るか否か
の判定を行ない、リフレッシュモードの場合は、全アド
レスバッファＡＢＯ−ＡＢ２５およびメインアンプＭＡ
、入出力制御回路Ｄ　ｏ　／　Ｄ　ｉ　ｎ　Ｂを非活性
化すると同時に内蔵リフレッシュカウンタＲＣＯ〜ＲＣ
ＩＩにより生成されたアドレス信号により、ワード線１
６本を選択する。又１６列のセンスアンプはＳＡＯ〜Ｓ
ＡＩ　５をマルチ選択して動作させる。本アレイ構成に
おいてはＹデコーダを１列として、シェアードセンスア
ンプ方式を採用している場合のアレイ構成例を示した。

第５図（ａ）は、６４ＭビットＤＲＡＭにおいて、メモ
リアレイ内にＸ方向が３２，７６８ビツト、Ｙ方向が２
０４８ビツトのメモリセルを配置し、Ｙ方向に上下２分
割したレイアウトの一例を示している。本実施例では、
メモリ領域が１６マツト（メモリアレイＭＡＲＯ〜ＭＡ
Ｒ１５）に分割され、センスアンプＳＡＯ〜ＳＡＩ　５
は各マットに１列づつ配置するが、Ｙデコーダ（ＹＤＥ
Ｃｏ〜ＹＤＥＣ７）は、２マツトでＩＹデコーダ列を共
有した場合のプレイ構成を示した。本実施例もアドレス
ノンマルチプレクスで、Ｘアドレスとして１６本、Ｙア
ドレスに１０本割りあてた実施例である。本実施例の特
徴は、１６マツト中の１マツトの選択をマット選択回路
ＭＳの出力で一括して行う方式にある。マット選択回路
ＭＳを含む周辺回路の一例を第５図（ｂ）に示す。マッ
ト選択回路ＭＳは、Ｘアドレス割当て信号Ａ１２〜Ａ１
５をデコードしてマット選択信号ＭＳＯ〜ＭＳ１５を出
力する。ノーマル時には、入力アドレス信号ＡＩ２〜Ａ
１５により１本のマットアドレス信号が選択状態とされ
、センスアンプイネーブル回路ＳＡＥ。

センスアンプ列ＳＡ、およびＹデコーダＹＤＥＣ、メイ
ンアンプＭＡの選択を行う。第５図（ａ）では、−例と
して、斜線で示すブロックが選択されている状態を示す
。リフレッシュモード時は、リフレッシュ判定回路ＲＤ
Ｃの出力信号によりマットアドレス信号ＭＳＯ〜ＭＳ１
５がマルチ選択され、数マットあるいは全マットのり７
レツシ工回路が動作する。このときリフレッシュ判定回
路ＲＤＣの出力信号が全てのアドレスバッファＡＢ、　
メ４ンアンブＭＡ、データ人出力ハッ７アＤｏ／Ｄｉｎ
Ｂを非活性化される。本実施例のマット選択信号制御方
式により、ノーマル動作、々らびにリフレッシ具動作の
切り替えを容易に行なうことが可能とねる。

６４ＭビットＤＲＡＭでアドレスマルチプレクス方式を
取ると、同時に８にビットまで選択できリフレッシュ時
にその整数倍のビットの読み出し増幅が本実施例により
可能である。第６図（ａ）には本発明のさらに他の実施
例を示した。本図は６４ＭビットＤＲＡＭでアドレスマ
ルチプレクス方式を採用し、かつ、Ｘアドレス数を１５
、Ｙアドレス数を１１と、Ｘアドレス数を多くした実施
例である。１５本のＸアドレスにより２０４８ビツトの
選択が可能となり、１６マツトのうちから１マツトのｌ
フート°線、および１列の５Ａ（２０４８）対が選択可
能となる。本実施例は４ビツト構成の場合を示した。す
なわち読み出し／書き込み時１本のワード線例えばＷＯ
Ｉにつながる４ビツトデータがメインアンプＭＡ　Ｏ−
ＭＡ　４に伝わり増幅されて入出力制御回路１）　ｏ　
／　Ｄ　ｉ　ｎ　Ｏ〜３に伝わって出力される。リフレ
ッシふ時は、第６図（ｂ）に示すＣＢＲ判定回路ＲＤＣ
の出力により、リフレッシュアドレスカウンタＲＣＯ〜
ＲＣＩＯの出力に応じて、マットアドレス信号をマルチ
選択して必要たビット数の読み出し増幅を行う。この点
は第５図（ａ）の実施例と同様である。本実施例の特徴
は、Ｘアドレス取り込みのみが必要なアドレスビン（本
実施例では、ＡＩｌ〜Ａ１４ビン）カラ、ＣＡＳ信号に
同期して、テストロシック用アドレス信号を取り込むと
ころにある。すなわち、Ａ１１〜人１４ピンはＹアドレ
ス信号入力用としては不要である。そこで、−例として
、出力多ビツト間の複数種類の論理をとる機能をチップ
に具備させて、その種類を、このＣＡＳに同期して取り
込むテストロシック用アドレス信号で選択する。第６図
中）のブロック図に示す様に、アドレス端子ＡＯ〜ＡＩ
ＯにはＸアドレスバッファＸＡＢＯ〜１０゜とＹアドレ
スバッファＹＡＢＯ〜１０が結合され、アドレス端子Ａ
Ｉｌ〜Ａ１４のアドレスにはＸアドレスバッファＸＡＢ
ＩＩ〜１４および、テスト論理選択バッファＴＡＢＯ〜
３が結合される。テスト論理選択回路ＴＡＢＯ〜３の出
力信号はテストモード決定回路ＴＭＤでデコードされた
後、テスト論理回路ＴＥＧに供給される。このテスト論
理回路で、各出力データ間の所定の論理をとることが可
能である。すｆ、わち、４つのテストアドレスバッファ
ＴＡＢＯ〜３により、計１６種の論理（例えばＡＮＤ　
、ＥＯＲ、インクリメント、デクリメント等）をとるこ
とが可能となる。本実施例では、出力値の論理を例とし
たが、その他、期待値との比較等多くのテストが可能と
ｋる。

以下余白 〔本発明の第２の目的を達成するための実施例〕第１１
図には、この発明が適用されたダイナミック型ＲＡＭの
一実施例のブロック図が示されている。また、第９図及
び第１０図には、第１１図のダイナミック型ＲＡＭのメ
モリアレイＭＡＲＹＯとその周辺回路及びメインアンプ
ＭＡＯの一実施例の回路図が示されている。これらの図
に従って、この実施例のダイナミック型ＲＡＭの構成と
動作の概要を説明する。第９図にいし第１１図の各回路
ブロックを構成する回路素子は、公知の半導体集積回路
の製造技術によって、特に制限されないが、単結晶シリ
コンのよ５紅１個の半導体基板上に形成される＠：ｙ、
：お、第９図及び第１０図において、チャンネル（バッ
クゲート）部に矢印が付加されるＭＯＳＦＥＴはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルＭ　
ＯＳ　Ｆ　Ｅ　Ｔと区別される。また、図示されるバイ
ポーラトランジスタは、すべてＮＰＮ型である。

この実施例のダイナミック型ＲＡＭには、後述するよう
に、書き込み用の相補共通データ線と読み出し用の相補
共通データ線が別個に設けられる。

このうち、書き込み用の相補共通データ線は、従来のダ
イナミック型ＲＡＭと同様に、カラムアドレス信号に従
って選択的にオン状態とされるスイッチＭＯＳＦＥＴを
介して直接的にメモリアレイの各相補データ線に結合さ
れる。ところが、読み出し用相補共通データ線は、読み
出し用相補共通データ線と回路の接地電位との間に直列
形態に設けられる同様々スイッチＭＯ５ＦＥＴとそのゲ
ートがメモリアレイの対応する相補データ線に結合され
る増幅ＭＯＳＦＥＴを介して間接的にメモリアレイＭＡ
ＲＹの各相補データ線に結合される。

さらに、読み出し用相補共通データ線には、電流センス
型のリードアンプが結合され、その信号振幅は、必要最
小の値に制限される。これにより、ダイナミック型ＲＡ
　Ｍの読み出し動作が高速化されるとともに、センスア
ンプの単位増幅回路に要求される駆動能力が小さくされ
、読み出し動作の低消費電力化が図られる。

さらに、この実施例のダイナミック型ＲＡＭは、入出力
端子の配列が従来のスタティック型ＲＡＭと同一とｋる
ように設計されることで、いわゆる擬似スタティック型
ＲＡＭ形態とされる。したがって、ロウアドレス信号す
なわちＸアドレス信号ＡＸＯ−ＡＸｉ及びカラムアドレ
ス信号すなわちＹアドレス信号ＡＹＯ〜ＡＹｊは、それ
ぞれ別個の外部端子を介して入力される。ダイナミック
型ＲＡＭには、制御信号として、チップイネーブル信号
ＣＥ、　ライトイネーブル信号ＷＥ及び出力イネーブル
信号ＯＥが供給される。特に制限されないが、ダイナミ
ック型ＲＡＭは、リフレッシュ制御信号ＲＦに従って、
記憶データのりフレッシュ動作を行う機能もあわせ持つ
。

第１１図において、この実施例のダイナミック型ＲＡＭ
は、特に制限されないが、対称的に配置される２組のメ
モリアレイＭＡＲＹＯ及びＭ　Ａ　ＲＹｌと、これらの
メモリアレイに対応して設けられるセンスアンプ５ＡＰ
Ｏ，５ＡＰＩ及び５ＡＮＯ，５ＡＮＩならびにカラムス
イッチＣ８Ｏ及びＣ８１とを含む。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩは、第１図のメ
モリアレイＭＡＲＹＯに代表して示されるように、垂直
方向に配置されるｍ＋１本のワード線ＷＯ〜Ｗｍと、水
平方向に配置されるｎ◆１組の相補データＨＤＯ−ＤＯ
〜Ｄｎ　−Ｄｎ及びこれらのワード線と相補データ線の
交点に格子状に配置される（ｍ＋１）Ｘ（ｎ＋１）個の
ダイナミック型メモリセルとをそれぞれ含む。

メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成する各ダ
イナミック型メモリセルは、情報蓄積用キャバシ、５１
ｃｓ及びアドレス選択用ＭＯＳＦＥＴＱｍを含む、メモ
リアレイＭＡＲＹＯ及びＭＡＲＹｌの同一の列に配置さ
れるｍ＋１個のメモリセルのアドレス選択用ＭＯＳＦＥ
ＴＱｍのドレインは、対応する相補データ＆ｌＤＯ・Ｄ
ｏ〜Ｄｎ・Ｄｎの非反転信号線又は反転信号線に所定の
規則性をもって交互に結合される。また、メモリアレイ
ＭＡＲＹＯ及びＭＡＲＹＩの同一の行に配置されるｎ＋
１個のメモリセルのアドレス選択用ＭＯ８Ｆ　Ｅ　Ｔ　
Ｑｍのゲートは、対応するワード＊ｔｉｗｏ〜Ｗｍにそ
れぞれ共通結合される。各メモリセルの情報蓄積用キャ
パシタＣ８の他方の電極には、所定のセルプレート電圧
Ｖｃｐが供給される。

メモリアレイＭＡＲＹＯ及びＭＡＲＹｌを構成するワー
ド１ｍ　Ｗ　Ｏ−Ｗ　ｍは、対応するロウアドレスデコ
ーダＲＡＤＯ及びＲＡＤＩに結合され、択一的に選択状
態とされる。

ロウアドレスデコーダＲＡＤＯ及びＲＡＤＩには、プリ
ロウアドレスデコーダＰＲＡＤから所定のプリデコード
信号が供給される。ロウアドレスデコーダＲＡＤＯ及び
ＲＡＤＩは、これらのプリデコード信号に従って、メモ
リアレイＭＡＲＹＯ又はＭＡＲＹＩの対応するワード線
ＷＯ＝Ｗｍを択一的にハイレベルの選択状態とする。

ブリロウアドレスデコーダＰＲＡＤには、特に制限され
ないが、ロウアドレスバッファＲＡＢから最上位ビット
を除くｌピクトの相補内部アドレス信号ａＸＯ〜ａｘｉ
−１（ここで、例えは非反転内部アドレス信号ａｘＯと
反転内部アドレス信号ａｘＯをあわせて相補内部アドレ
ス信号ａｘｏのように表す、以下同じ）が供給される。

また、後述するタイミング発生回路ＴＧからタイミング
信号φＸが供給される。ブリロウアドレスデコーダＰＲ
ＡＤは、上記タイミング信号φＸがハイレベルとされる
ことで、選択的に動作状態とされる。

この動作状態において、プリロウアドレスデコーダＰＲ
ＡＤは、上記相補内部アドレス信号ａＸＯ〜ａｘｉ−１
を所定の組み合わせでデコードし、上記プリデコード信
号を形成して、ロウアドレスデコーダＲＡＤに供給する
。

ロウアドレスバッファＲＡＢは、アドレスマルチプレク
サＡＭＸを介して供給されるロウアドレス信号を保持す
るとともに、これらのロウアドレス信号をもとに、上記
相補内部アドレス信号＆ＸＯ〜ａｘｉを形成する。

アドレスマルチプレクサＡＭＸの一方の入力端子には、
外部端子ＡＸＯ〜ＡＸｉを介してｉ＋１ビットのＸアド
レス信号ＡＸＯ〜ＡＸｉが供給され、その他方の入力端
子には、す７レツシ１アドレスカウンタＲＦＣからリフ
レッシュアドレス信号ａｒＯ〜ａｒｉが供給される。ア
ドレスマルチプレクサＡＭＸには、さらにタイミング発
生回路ＴＧからタイミング信号φｒｅｆが供給される。

このタイミング信号φｒｅｆは、ダイナミック型ＲＡＭ
がリフレッシュモードとされるとき、選択的にハイレベ
ルとされる。アドレスマルチプレクサＡＭＸは、タイミ
ング信号φｒｅｆがロウレベルとされるとき、上記Ｘア
ドレス信号ＡＸＯ〜ＡＸｉを選択し、ロウアドレス信号
としてロウアドレスバッファＲＡＢに伝達する。また、
タイミング信号φｒｅｆがハイレベルとされるとき、上
記リフレッシエアドレス信号ａｒｏＳ−ａｒＬを選択し
、ロウアドレス信号としてロウアドレスバッファＲＡＢ
に伝達する。

リフレッシュアドレスカウンタＲＦＣは、特に制限され
ないが、タイミング発生回路ＴＧから供給されるタイミ
ング信号φｒａに従りて歩進動作を行い、上記リフレッ
シュアドレス信号ａｒｏ〜ａｒｉを形成する。

一方、メモリアレイＭＡＲＹＯ及びＭＡＲＹＩを構成す
る相補データ線は、その一方において、対応するセンス
アンプ５ＡＰＯ及び５ＡＰ１の対応する単位回路に結合
される。また、その他方において、対応するセンスアン
プ５ＡＮＯ及び５ＡＮ１の対応する単位回路に結合され
、さらに対応するカラムスイッチＣ８Ｏ及びＣ８Ｉの対
応する単位回路に結合される。

センスアンプ５ＡＰＯ及び５ＡＰ１は、メモリアレイＭ
ＡＲＹＯ及びＭＡＲＹＩの各相補データ線に対応して設
けられるｎ＋１個の単位回路を含む、これらの単位回路
は、第９図に例示的に示されるように、共通ソース蛛Ｓ
Ｐと対応するメモリアレイの各相補データ＃１ｆＤＯ・
ＤＯ〜Ｄｎ−Ｄｎとの間に設けられる１対のＰチャンネ
ルＭＯＳＦＥＴＱ６及びＱ７をそれぞれ含む、ＭＯＳＦ
ＥＴＱ６及びＱ７は、そのゲート及びドレインが互いに
交差接続されることで、ラッチ形態とされる。

共通ソース線ＳＰには、タイミング発生回路ＴＧから供
給されるタイミング信号φｐａに従って選侭的にオン状
態とされるＰチャンネル型の駆動ＭＯＳＦＥＴＱ５を介
して、回路の電源電圧Ｖｃｃが選択的に供給される。

同様に、センスアンプ５ＡＮＯ及び５ＡＮＩは、メモリ
アレイＭＡＲＹＯ及びＭＡＲＹＩに対応して設けられる
ｎ＋１個の単位回路を含む、これらの単位回路は、第１
図に例示的に示されるように、共通ソース線ＳＮと対応
するメモリアレイの各相補データ線Ｄｏ−Ｄｏ〜Ｄｎ・
Ｄｎとの間に設けられる１対のＮチャ／ネルＭＯＳＦＥ
ＴＱ２３及びＱ２４をそれぞれ含む。ＭＯＳＦＥＴＱ２
３及びＱ２４は、そのゲート及びドレインが互いに交差
接続されることで、ラッチ形態とされる。共通ソース線
ＳＮＫは、タイミング発生回路ＴＧから供給されるタイ
ミング信号φｐａに従って選択的にオン状態とされるＮ
チャンネル型の駆動ＭＯ５ＦＥＴＱ２２を介して、回路
の接地電位が選択的に供給される。

これにより、センスアンプ５ＡＰＯ及び５ＡＰ１の各単
位回路のＰチャンネルＭＯＳＦＥＴＱ６及びＱ７とセン
スアンプ５ＡＮＯ及び５ＡＮＩの対応する単位回路のＮ
チャンネルＭＯＳＦＥＴＱ２３及びＱ２４は、１個の単
位増幅回路を構成する。これらの単位増幅回路は、上記
タイミング信号φｐａがハイレベルとされ共通ソース線
ＳＰ及びＳＮに回路の電源電圧Ｖｃｅ及び接地電位が供
給されることによって、選択的に動作状態とされる。

この動作状態にオｄいて、各単位増幅回路は、メモリア
レイＭＡＲＹＯ及びＭＡＲＹＩの選択されたワード線に
結合されるｎ＋１個のメモリセルから対応する相補デー
タ線な介して出力される微小読み出し信号を増幅し、ハ
イレベル又はロウレベルの２値読み出し信号とする。

カラムスイッチＣ８Ｏ及びＣ８Ｉは、特に制限されない
が、メモリアレイＭＡＲＹＯ及びＭＡＲＹｌの各相補デ
ータ線に対応して設けられるｎ＋１個の単位回路を含む
。これらの単位回路は、第１図に例示的に示されるよう
に、メモリアレイＭＡＲＹＯ及びＭＡＲＹｌの各相補デ
ータ線Ｄｏ・あるいはＷｌｏｏＲ又はＷＩＯＩＲ（ここ
で、例えば非反転信号１Ｗ１００Ｌと反転信号線Ｗ１０
０Ｌをあわせて書き込み相補共通データ線Ｗ１００Ｌの
ように表す、以下同じ）との間に設けられる１対のＮチ
ャンネルＭＯＳＦＥＴ（第１のＭＯＳＦＥＴ）Ｑ３１及
びＱ３２を含む。これらのＭＯＳＦＥＴＱ３１及びＱ３
２は、そのゲートが隣接する単位回路の同様な１対のＮ
チャ／ネルＭＯＳＦＥＴのゲートに共通結合され、カラ
ムアドレスデコーダＣＡ、　Ｄから対応する書き込みデ
ータ線選択信号ＹＷＯ，ＹＷ２ないしＹ　Ｗ　ｎ　−１
がそれぞれ供給されることで、スイッチＭＯ３ＦＥＴと
して機能する。これにより、メモリアレイＭＡＲＹＯ及
びＭ　Ａ　ＲＹ　１の相補データ線ＤＯ−ＤＯ−Ｄｎ・
Ｄｎは、ダイナミック型ＲＡＭが書き込みモードとされ
対応する上記書き込みデータ線選択信号ＹＷＯ，ＹＷ２
ないしＹＷｎ−１が択一的にハイレベルとされることで
２組ずつ同時に選択され、書き合される。

カラムスイッチＣ８Ｏ及びＣ８Ｉの各単位回路は、さら
に回路の接地電位と読み出し相補共通デ間に直列形態に
設けられる２対のＮチャンネルＭＯＳＦＥＴＱ２７及び
Ｑ２８（第３のＭＯＳＦＥＴ）ならびにＱ２９及びＱ３
０（第２のＭＯＳＦＥＴ）をそれぞれ含む、このうち、
１対のＭＯ５ＦＥＴＱ２７及びＱ２８は、そのゲートが
メモリアレイＭＡＲＹＯ及びＭＡＲＹＩの対応する相補
データ＃ＤＯ・Ｄｏ〜Ｄｎ−Ｄｎの非反転信号線及び反
転信号線にそれぞれ結合されることで、増幅ＭＯ５ＦＥ
Ｔとして機能する。また、他の１対のＭＯＳＦＥＴＱ２
９及びＱ３０は、そのゲートが隣接する単位回路の同様
な１対のＮチャンネルＭＯＳＦＥＴのゲートに共通結合
され、カラムアドレスデコーダＣＡＤから対応する読み
出しデータ線選択信号ＹＲＯ，ＹＲ２ないしＹＲｎ−１
がそれぞれ供給されることで１．スイッチＭＯＳＦＥＴ
として機能する。これにより、メモリアレイＭＡＲＹＯ
及びＭＡＲＹＩの相補データ線ＤＯ−ＤＯ〜Ｄｎ　−Ｄ
ｎは、ダイナミック型ＲＡＭが読み出しモードとされ対
応する上記読み出しデータ線選択信号ＹＲＯ，ＹＲ２な
いしＹＲｎ−１が択一的にハイレベルとされることで２
組ずつ同時に選択され、読み出し相補共通データ線Ｒ１
００Ｌ及びＲＩｏｌＬあるいはＲ１００Ｒ及びＲＩＯＩ
Ｒに選択的に接続される。

つまり、この実施例のダイナミック型ＲＡＭには、書き
込み用の相補共通データ線と読み出し用の相補共通デー
タ線が別個に２組ずつ設けられ、メモリアレイＭＡＲＹ
Ｏ及びＭＡＲＹＩの相補データ線はそれぞれ２組ずつ選
択され、書き込み用又は読み出し用の相補共通データ線
に選択的に接続される。このとき、書き込み用の相補共
通データ線は、カラムスイッチＣ８Ｏ又はＣ３Ｉの対応
するスイッチＭＯＳＦＥＴＱ３１及びＱ３２を介して、
選択された相補データ線に直接的に結合される。ところ
が、読み出し用の相補共通データ線は、カラムスイッチ
Ｃ８Ｏ又はＣ８１の対応する増幅ＭＯＳＦＥＴＱ２７及
びＱ２８のゲートを介して間接的に結合される。これに
より、読み出し用相補共通データ線の信号振幅を縮小し
、読み出し動作の高速化を図ることができる。

カラムスイッチＣ８Ｏ及びＣ８Ｉの各単位回路は、特に
制限されないが、ＮチャンネルＭＯＳＦＥＴＱ２５及び
Ｑ２６からなるプリチャージ回路を含む、ＭＯＳＦＥＴ
Ｑ２６は、そのソース及びドレインがメモリアレイＭＡ
ＲＹＯ又はＭＡＲＹにそれぞれ結合され、そのゲートに
は、タイミング発生回路ＴＧからタイミング信号φｐｅ
が共通に供給される。ＭＯＳＦＥＴＱ２５は、そのドレ
インがメモリアレイＭＡＲＹＯ又はＭＡＲＹｌの対応す
る相補データ線の非反転信号線ＤＯ−Ｄｎに結合され、
そのソースは所定の定電圧Ｖ、に結合される。この定電
圧ｖＨは、特に制限されないが、回路の電源電圧ＶＣＣ
の１７２すなわちハーフプリチャージレベルとされる。

ＭＯＳＦＥＴ　Ｑ２５のゲートには、上記タイミング信
号φｐｃが共通に供給される。ＭＯＳＦＥＴＱ２５及び
Ｑ２６は、上記タイミング信号φｐｅがハイレベルとさ
れるとき一斉にオン状態とされ、メモリアレイＭＡＲＹ
Ｏ及びＭＡＲＹｌのすべての相補データ恕Ｄｏ−Ｄｏ〜
Ｄｎ−Ｄｎをハーフプリチャージレベルとする。

カラムアドレスデコーダＣＡＤには、プリカラムアドレ
スデコーダＰＣＡＤから所定のプリデコード信号が供給
される。カラムアドレスデコーダＣＡＤは、これらのプ
リデコード信号に従って、上記書き込みデータ線選択信
号ＹＷＯ，ＹＷ２ないしＹＷｎ−１又は読み出しデータ
線選択信号ＹＲＯ，ＹＲ２ないしＹＲｎ−１を択一的に
ハイレベルの選択状態とする。

ブリカラムアドレスデコーダＰＣＡＤには、特に制限さ
れないが、カラムアドレスバッファＣＡＢから最上位ビ
ットを除くｊビットの相補内部アドレス信号ａ７０〜ａ
ｙｊ−１が供給され、タイ安ング発生回路ＴＧからタイ
ミング信号φｙが供給される。ブリカラムアドレスデコ
ーダＰＣＡＤｉ＄、上記タイミング信号φｙがハイレベ
ルとされることで、選択的に動作状態とされる。この動
作状態において、ブリカラムアドレスデコーダＰＣＡＤ
は、上記相補内部アドレス信号ａｙｏ−ａｙｊ−１を所
定の組み合わせでデコードし、上記プリデコード信号を
形成して、カラムアドレスデコーダＣＡＤに供給する。

カラムアドレスバッファＣＡＢは、外部端子ＡＹＯ〜Ａ
Ｙｊを介して供給されるｊ＋１ビットのＹアドレス信号
ＡＹＯ〜ＡＹｊを保持し、これらのＹアドレス信号をも
とに、上記相補内部アドレス信号ａｙＯ−ａｙｊを形成
する。

メインアンプＭＡＯ及びＭＡＩは、第２図のメインアン
プＭＡＯに代表して示されるように、それぞれ２対のラ
イトアンプＷＡ　ＯＬ　Ｐ　−ＷＡ　ＯＬＮ及びＷＡＱ
ＲＰ−ＷＡＯＲＮならびＩＣＷＡ　Ｉ　ＬＰ−ＷＡＩＬ
Ｎ及びＷＡＩＲＰ−ＷＡＩＲＮと、２個のプリアンプＰ
ＡＯＬ及びＰＡＯＲならびにＰＡＩＬ及びＰＡＩＲと、
１個のリードアンプＲＡＯ及びＲＡＩを含む。

上記書き込み相補共通データ線Ｗ１００Ｌ及びＷｌｏｏ
Ｒは、特に制限されないが、メインアン７’　ＭＡ　Ｏ
の対応するライトアンプＷＡＯＬＰ−ＷＡ　ＯＬ　Ｎ及
びＷＡＯＲＰ−ＷＡＯＲＮの出力端子にそれぞれ結合さ
れる。また、読み出し相補共通データ線Ｒ１００Ｌ及び
Ｒ１００Ｒは、メインアンプＭＡＯの対応するプリアン
プＰＡＯＬ及びＰＡＯＲの入力端子にそれぞれ結合され
る。同様に、書き込み相補共通データ線ＷＩＯＩＬ及び
ＷＩＯＩＲは、図示されブＱいメインアンプＭＡＩの対
応するライトアンプＷＡＩＬＰ−ＷＡＩＬＮ及びＷＡＩ
ＲＰ−ＷＡＩＲＮの出力端子にそれぞれ結合される。ま
た、読み出し相補共通データ勝ＲＩＯＩＬ及びＲＩＯＩ
Ｒは、メインアンプＭＡＲの対応するプリアンプＰＡｉ
Ｌ及びＰＡＩＲの入力端子にそれぞれ結合される。

以下、メインアンプＭＡＯの場合を例に、その具体的な
構成と動作の概要を説明する。メインアンプＭＡＩにつ
いては、類推されたい。

メインアンプＭＡＯのライトアンプＷＡＯＬＰ−ＷＡＯ
ＬＮ及びＷＡＯＲＰ−ＷＡＯＲＮは、第１Ｏ図に例示的
に示されるように、ＣＭＯＳインバータ回路Ｎ３及びＮ
４と、上記インバータ回路Ｎ３及びＮ４の出力信号をそ
れぞれ受けるバイポーラトランジスタＴｌｌ及びＮチャ
ンネルＭＯＳＦＥＴＱ２１とを含む、インバータ回路Ｎ
３には、ＰチャンネルＭＯＳＦＥＴＱ３を介して、回路
の↑江源電圧ＶＣＣが選択的に供給される。また、イン
バータ回路Ｎ４には、ＰチャンネルＭＯＳＦＥＴＱ４を
介して１回路の電源電圧ＶＣＣが選択的に供給される。

インバータ回路Ｎ３の入力端子は、各ライトアンプの非
反転入力端子とされ、インバータ回路Ｎ４の入力端子は
、各ライトアンプの反転入力端子とされる。バイポーラ
トランジスタＴｌｌリエミッタ及びＭＯＳＦＥＴＱ２１
のドレイン（ま共通結合されて各ライトアンプの出力端
子とされ、前述のように、曹き込み相補共通データ線Ｗ
　Ｉ　００Ｌ及びＷｌ　００　Ｒの非反転信号線又は反
転信号組にそれぞれ結合される。

メインアンプＭＡＯのライトアンプＷＡＯＬＰ及びＷＡ
ＯＲＰの非反転入力端子には、後述するデータ入出力回
路Ｉ１０の出力信号ｗｍのインバータ回路Ｎ１による反
転信号が供給される。また、その反転入力端子には、上
記インバータ回路Ｎ１の出力信号のインバータ回路Ｎ２
による反転信号すなわちデータ入出力回路Ｉ１０の出力
信号ｗｎｉが供給される。同様に、ライトアンプＷＡＯ
ＬＮ及びＷＡＯＲＮの非反転入力端子には、上記インバ
ータ回路Ｎ２の出力信号すなわちデータ入出力回路Ｉ１
０の出力信号ｗｒｎが供給される。また、その反転入力
端子には、上記データ入出力回路Ｉ１０の出力信号ｗｒ
ｎのインバータ回路Ｎ１による反転信号が供給される。

ライトアンプＷＡＯＬＰ及びＷＡＯＬＨの上記Ｐチャン
ネルＭＯＳＦＥＴＱ３及びＱ４のゲートには、ナントゲ
ート回路ＮＡＧ２の出力信号が供給される。同様に、ラ
イトアンプＷＡＯＲＰ及びＷＡ、ＯＲＮの上記Ｐチャン
ネルＭＯＳＦＥＴＱ３及びＱ４のゲートには、ナントゲ
ート回路ＮＡＧＩの出力信号が供給される。

ナントゲート回路ＮＡＧＩ及びＮｉＯ２の一方の入力端
子には、タイミング発生回路ＴＧからタイミング信号φ
Ｗａが供給される。ナントゲート回路ＮＡＧＩ及びＮｉ
Ｏ２の他方の入力端子には、上述のロウアドレスバッフ
ァＲＡＢから、非反転内部アドレス信号ａｘｉ及び反転
内部アドレス信号ａｘｉがそれぞれ供給される。

これらのことから、ライトアンプＷＡ　ＯＬ　Ｐ及びＷ
ＡＯＬＮは、上記タイミング信号φＷａがハイレベルと
されかつ反転内部アドレス信号ａｘｉがハイレベルとさ
れることで、ナントゲート回路ＮＡＧ２の出力信号がロ
ウレベルとされるとき、選択的に動作状態とされる。こ
の動作状態において、ライトアンプＷＡＯＬＰ及びＷＡ
ＯＬＮは、データ入出力回路Ｉ１０の出力信号ｗｍに従
った非反転書き込み信号及び反転書き込み信号を形成し
、書き込み相補共通データ線Ｗ１００Ｌに送出する。こ
のとき、書き込み相補共通データ腺Ｗ工００Ｌは、回路
の電源電圧ＶｃｃからトランジスタＴｌｌのベース・エ
ミッタ電圧を差し引いたレベルをハイレベルとし、回路
の接地電位をロウレベルとするほぼフルスイングの信号
振幅とされる。

同様に、ライトアンプＷＡＯＲＰ及びＷＡＯＲＮは、上
記タイミング信号φＷａがハイレベルとされかつ非反転
内部アドレス信号ａｘｉがハイレベルとされことで、ナ
ントゲート回路ＮＡＧＩの出力信号がロウレベルとされ
るとき、選択的に動作状態とされる。この動作状態にお
いて、ライトアンプＷＡＯＲＰ及びＷＡＯＲＮは、上記
データ入出力回路！１０の出力信号ｗｍに従った非反転
書き込み信号及び反転書き込み信号を形成し、書き込み
相補共通データ１Ｗ１００Ｒに送出する。これらの書き
込み信号は、同様にほぼフルスイングの信号振幅とされ
る。上記タイミング信号φｗａがロウレベルとされると
き、メインアンプＭＡＯのすべてのライトアンプの出力
は、ハイインピーダンス状態とされる。

一方、メインアンプＭＡＯのプリアンプＰＡＯＬ及びＰ
ＡＯＲは、バイポーラトランジスタＴ１及びＴ２を含む
カスケード回路を基本構成とする。

トランジスタＴ１及びＴ２のベースは共通結合され、所
定の基準電位Ｖｇ２が供給される。また、トランジスタ
Ｔ１及びＴ２のエミッタは、各プリアンプの入力端子と
され、前述のように、対応する読み出し相補共通データ
線Ｒ１００Ｌ及びＲＩｏｏＲにそれぞれ結合される。

これにより、トランジスタＴ１及びＴ２を含む上記カス
ケード回路は、対応する読み出し相補共通データ線Ｒ１
００Ｌ及びＲ１００Ｒに対する電流センス型の増幅回路
として機能する。このとき、読み出し相補共通データｍ
ｕ工ｏｏＬ及びＲ１００Ｒ（１）信号レベルの中心値は
、上記基準電位ＶｇｌからトランジスタＴ１及びＴ２の
ベース・エミッタ電圧を差し引いた値とされる。また、
トランジスタＴ１及びＴ２のコレクタには、読み出し相
補共通データ線Ｒ１００，Ｌ又はＲ１００Ｒの電波変化
すなわち上述のカラムスイッチＣ８Ｏの増幅ＭＯＳＦＥ
ＴＱ２７及びＱ２８のグー）！圧言い換えるとメモリア
レイＭＡＲＹＯの選択された相補データ線の２値読み出
し信号に従った読み出し信号電圧が得られる。この実施
例において、カスケード回路によって得られる読み出し
信号電圧は、トランジスタＴ１及びＴ２のコレクタ側に
設けられる負荷抵抗の値を適当に設定することで、必要
最小の信号振幅を持つように設計される。これらの読み
出し信号電圧は、トランジスタＴ３及びＴ４からなる出
カニミッタフォロワ回路を介して、リードアンプＲＡＯ
の二つの入力端子にそれぞれ供給される。

メインアンプＭＡＯのリードアンプＲＡＯは、特に制限
されないが、２組の差動トランジスタＴ７・Ｔ８及びＴ
５・Ｔ６を含む、差動トランジスタＴ７・Ｔ８のベース
は、リードアンプＲＡＯの一方の入力端子とされ、上記
プリアンプＰＡＯＬの出力信号が供給される。同様に、
差動トランジスタＴ５・Ｔ６のベースは、リードアンプ
ＲＡＯの他方の入力端子とされ、上記プリアンプＰＡＯ
Ｒの出力信号が供給される。差動トランジスタＴ７・Ｔ
８の共通結合されたエミッタと回路の接地電位との間に
は、直列形態のＮチャンネルＭＯ５ＦＥＴＱＩ　５〜Ｑ
１７が設けられる。同様に、差動トランジスタＴ５・Ｔ
６の共通結合されたエミッタと回路の接地電位との間に
は、直列形態のＮチャンネルＭＯＳＦＥＴＱ１８〜Ｑ２
０が設けられる。このうち、ＭＯＳＦＥＴＱＩ　５及び
Ｑ１８のゲートには、タイミング発生回路ＴＧからタイ
ミング信号φｒａが供給される。このタイミング信号φ
ｒａは、ダイナミック型ＲＡＭが読み出しモードで選択
状態とされるとき、所定のタイミングで一時的にハイレ
ベルとされる。ＭＯＳＦＥＴＱ１６のゲートには、上記
反転内部アドレス信号ａｘ１が供給され、ＭＯ８Ｆ’Ｅ
ＴＱ１９のゲートには、非反転内部アドレス信号ａｘｉ
が供給される。ＭＯＳＦＥＴＱＩ　７及びＱ２６は、そ
のゲートに所定の基準電位Ｖｇｌが供給されることで、
定電流源として機能する。

トランジスタＴ７のコレクタは、トランジスタＴ５のコ
レクタに共通結合され、さらに出カニミッタフォロワ回
路を１１１或するトランジスタＴ９のベースに結合され
る。トランジスタＴ７及びＴ５の共通結合されたコレク
タと回路の電源電圧Ｖｅｅとの間には、負荷抵抗とレベ
ルクランプ用のダイオードが投げられる。トランジスタ
Ｔ９のエミッタ電圧は、ダイオードによりレベルシフト
された後、メインアンプＭＡＯの反転出力信号ｒｎｏＯ
とされる。メインアンプＭＡＯの反転出力信号ｒｎｏＯ
は、後述するデータ入出力回路Ｉ１０に供給されるとと
もに、ＮチャンネルＭＯ３ＦＥＴＱ１２及びＱ　１．４
から紅る帰還増幅回路を介して、上記トランジスタＴ７
及びＴ５の共通結合されたコレクタに帰還される。これ
により、トランジスタＴ９と上記帰還増幅回路は、出力
ラッチとして機能する。同様に、トランジスタＴ８のコ
レクタは、トランジスタＴ６のコレクタに共通結合され
、さらに出カニミッタ７オロフ回路を構成するトランジ
スタＴＩＯのベースに結合される。トランジスタＴ８及
びＴ６の共通結合されたコレクタと回路の電源電圧Ｖｃ
ｃとの間には、負荷抵抗とレベルクランプ用のダイオー
ドが設けられる。トランジスタＴＩＯのエミッタ電圧は
、ダイオードによりレベルシフトされた後、メインアン
プＭＡＯの非反転出力信号ｒｎｏＯとされる。メインア
ンプＭＡＯの非反転出力信号ｍｏｏは、後述するデータ
入出力回路Ｉ１０に供給されるとともに、Ｎチャンネル
ＭＯＳＦＥＴＱＩ　１及びＱ１３からなる帰還増幅回路
を介して、上記トランジスタＴ８及びＴ６の共通結合さ
れたコレクタに帰還される。これにより、トランジスタ
ＴＩＯと上記帰還増幅回路は、出力ラッチとして機能す
る。

これらのことから、タイミング信号φｒａがハイレベル
とされるとき、反転内部アドレス信号ａｘｉがハイレベ
ルであると、差動トランジスタＴ７・Ｔ８が選択的に動
作状態とされる。したがって、プリアンプＰＡＯＬの出
力信号がリードアンプＲＡＯによりさらに増幅され、相
補出力信号ｍｏＯ・ｍｏｏとしてデータ入出力回路Ｉ１
０に伝達される。一方、タイミング信号φｒａがハイレ
ベルとされるとき、非反転内部アドレス信号ａｘｉがハ
イレベルであると、代わって差動トランジスタＴ５・Ｔ
６が選択的に動作状態とされる。

したがって、プリアンプＰＡＯＲの出力信号がリードア
ンプＲＡＯによりさらに増幅され、相補出力信号ｍｏＯ
−ｍｏＯとしてデータ入出力回路１１０に伝達される。

データ入出力回路Ｉ１０は、特に制限されないが、デー
タ入力回路とデータ出力回路を含む、また、メインアン
プＭＡＯから供給される上記相補出力信号ＭｍｏＯ（こ
こで、例えば非反転出力信号ｍｏｏと反転出力信号ｒｎ
ｏｏをあわせて相補出力信号ｍｏＯのように表す、以下
同じ）とメインアンプＭＡＩから供給される相補出力信
号ｍｏｌを選択的に上記データ出力回路に伝達する出力
選択回路とを含む、このうち、データ出力回路には、タ
イミング発生回路ＴＧからタイミング信号φｏｅが供給
され、出力選択回路には、上述のロウアドレスバッファ
ＲＡＢから最上位ビットの相補内部アドレス信号ａｙｊ
が供給される。タイミング信号φＯＳは、ダイナミック
型ＲＡ　Ｍが読み出しモードで選択状態とされるとき、
所定のタイミングで一時的にハイレベルとされる。

データ入出力回路Ｉ１０のデータ入力回路は、ダイナ□
ツク型ＲＡＭが書き込みモードとされるとき、データ入
出力端子ＤＩＯを介して供給されるＥＣＬレベル又はＴ
ＴＬレベルの書き込みデータを、ＭＯＳレベルの曹き込
み信号に変換する。

これらの書き込み信号は、上述の出力信号ｗｍとして、
メインアンプＭＡＯ及びＭＡＩのライトアンプに共通に
供給される。

一方、データ入出力回路Ｉ１０の出力選択回路は、メイ
ンアンプＭＡＯ及びＭＡＩのリードアンプから供給され
る相補出力信号線ｍｏｏ及びｍｏｌを、相補内部アドレ
ス信号ａｙｊに従って選択的にデータ出力回路に伝達す
る。すなわち、出力選択回路は、上記相補内部アドレス
信号ａｙｊが論理“Ｏ″とされるとき、メインアンプＭ
ＡＯから供給される相補出力信号ｍｏｏを選択し、デー
タ出力回路に伝達する。また、上記相補内部アドレス信
号＆ｙｊが論理１１”とされるとき、メインアンプＭＡ
Ｉから供給される相補出力信号ｍｏｌを選択し、データ
出力回路に伝達する。

データ入出力回路Ｉ１０のデータ出力回路は、上記タイ
ミング信号φｏｅがハイレベルとされることで、選択的
に動作状態とされる。この動作状態において、データ出
力回路は、上記出力選択回、路を介して出力される読み
出し信号を、データ入出力端子ＤＩＯから送出する。タ
イミング信号φｏｅがロウレベルとされるとき、データ
出力回路の出力はハイインピーダンス状態とされる。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるチップイネーブル信号ＣＢ、？イトイネーブル
信号ＷＥ、出力イネーブル信号ＯＢ及びリフレッシュ制
御信号ＲＦをもとに、上記各種のタイミング信号を形成
し、ダイナ□ツク型ＲＡＭの各回路に供給する。

以上のように、この実施例のダイナミック型ＲＡＭには
、書き込み用の相補共通データ線と読み出し用の相補共
通データ線が別個に設けられる。

このうち、書き込み用の相補共通データ線は、従来のダ
イナミック型ＲＡＭと同様に、カラムアドレス信号に従
って選択的にオン状態とされるスイッチＭＯＳＦＥＴを
介して、直接的にメモリアレイの各相補データ線と結合
される。また、読み出し用の相補共通データ給は、読み
出し用の相補共通データ線と回路の接地電位との間に直
列形態に設けられカラムアドレス信号に従って選択的に
オン状態とされるスイッチＭＯＳＦＥＴとそのゲートが
メモリアレイの対応する相補データ線に結合される増幅
ＭＯＳＦＥＴを介して、間接的にメモリアレイの各相補
データ線と結合される。さらに、書き込み用の相補共通
データ線は、その信号振幅がフルスイングされるが、読
み出し用の相補共通データ線は、対応するメインアンプ
に設けられる電流センス型の増＠回路に結合され、その
信号振幅は、必要最小の値に制限される。このため、こ
の実施例のダイナミック型ＲＡＭは、読み出し動作が高
速化されるとともに、センスアンプノ単位増幅回路に要
求される駆動能力が小さくて済み、読み出し動作が低消
費電力化される。

〔発明の効果〕

以上の本実施例に示されるように、この発明なダイナミ
ック型ＲＡＭ等の半導体記憶装置に適用することで、次
のよ５　ｆｔ効果が得られる。す々わち、 （１）　　ダイナミック型ＲＡＭ等の半導体記憶装置に
、書き込み用共通データ線と読み出し用共通データ線と
を別個に設け、読み出し用共通データ線を、読み出し用
共通データ線と回路の接地電位との間に直列形態に設け
られカラムアドレス信号に従って選択的にオン状態とさ
れるスイッチＭＯＳＦＥＴとそのゲートがメモリアレイ
の対応するデータ線に結合される増幅ＭＯＳＦＥＴを介
して、メモリアレイの各データ線に間接的に結合し、か
つその信号振幅を必要最小の値に制限することで、読み
出し用共通データ線のチャージ・ディスチャージ時間を
短縮し、ダイナミック型ＲＡＭのＭ、み出し動作を高速
化できるという効果が得られる。

（２）　　上記（１１項により、各データ線に対応して
設けられるセンスアンプの単位増幅回路に要求される駆
動能力を小さくし、そのレイアウト所要面積を縮小でき
るという効果が得られる。

（３）　　上記（１）項及び（２）項により、ダイナミ
ック型ＲＡ　Ｍの読み出し動作の低消費電力化を図るこ
とができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもｆ、い０例えば、第９図にお
いて、カラムスイッチＣＳＯの増幅ＭＯＳＦＥＴＱ２７
及びＱ２８には、ダイナミック型ＲＡＭが読４出しモー
ドで選択状態とされるとき選択的に回路の接地電位が供
給されるようにしてもよい。また、スイッチＭＯＳＦＥ
ＴＱ２９及びＱ３０は、上記槽＠ＭＯＳＦＥＴＱ２７及
びＱ２８の接地電位側に設げてもよい。

この場合、増幅〜１０ｓＦＥＴＱ２７及びＱ２８のソー
スを共通結合することで、スイッチＭＯ３ＦＥＴを１個
にすることもできる。第２図において、メインアンプ〜
ｆＡＯのプリアンプＰＡＯＬ及びＰＡＯＲは、特にカス
ケード回路である必要はない。

また、各書き込み相補共通データ線及び読み出し相補共
通データ組とメインアンプＭＡＯ及びＭＡｌの組み合わ
せは、特にこの実施例によって制限されるものではない
、第１１図において、ダイナミック型ＲＡＭは４組以上
のメモリアレイを持つものであってもよいし、アドレス
マルチプレクス方式を採るものであってもよい、さらに
、第９図及び第１０図に示されるメモリアレイとその周
辺回路及びメインアンプ等の具体的な回路構成や、第３
図に示されるダイナミック型ＲＡＭのブロック構成及び
各制＠ｌ信号やアドレス信号の組み合わせ等、種々の実
施形態を採りうる。

以上の説明では主として本発明者によってｋされた発明
をその背景となった利用分野である擬似スタティック型
ＲＡＭ形態とされるダイナミック型ＲＡ　Ｍに適用した
場合について説明したが、それに限定されるものでは紅
く、例えば、通常のダイナミック型ＲＡＭやその他の各
種半導体記憶装置及びメモリ内蔵型のマイクロコンビ具
−夕等にも適用できる０本発明は、少たくとも共通デー
タ線を有する半導体記憶装置及びこりよ５　を半導体記
憶装置を内蔵するディジタル装置に広く適用できる。

【図面の簡単な説明】

第１図は本発明に係るダイナミックＲＡ　Ｍの一実施例
を示す回路構成図であり、 第２図（ａ）〜第２図（ｄ）は本発明を４ＭｂｉｔｓＤ
ＲＡ　Ｍに適用した場合の一実施例の説明図であり、第
３図（ａ）、第３図中）は、本発明を４ＭｂｉｔｓＤＲ
Ａ〜１に適用した場合の他の実施例の説明図であり、 第４図（ａ）、第４図（ｂ）は本発明を６４Ｍｂｉｔｓ
ＤＲＡＭに適用した場合の一実施例の説明図であり、第
５図（ａ）、第５図（ｂ）は本発明を６４ＭｂｉｔｓＤ
ＲＡ　Ｍに適用した場合の他の実施例の説明図であり、 第６図（ａ）、第６図（ｂ）は本発明を６４Ｍｂｉｔｓ
ＤＲＡＭに適用した場合のさらに他の実施例の説明図で
あり、 第７図及び第８図は上記実施例の動作を説明するための
波形図、 第９図は、この発明が適用されたダイナミック型ＲＡＭ
のメモリアレイ及びその周辺回路の一実施例を示す回路
図、 第１０図は、第９図のダイナミック型ＲＡ〜１のメイン
アンプの一実施例を示す回路図、第１１図は、第９図の
メモリアレイ及び第１０図のメインアンプを含むダイナ
ミック型ＲＡＭの一実施例を示すブロック図である。 Ｍ−ＡＲＹ・・・メモリアレイ、ＷＢ・・・ワードブロ
ック、ＷＢＳ・・・ブロック選択信号、ＭＷ・・・ダイ
／ワード線、ＳＷ・・・サブワード線、ＢＬ、ＢＬ・・
・ピッ）ｉ、ｓＡ・・・センスアンプ、Ｑｙ・・・カラ
ムスイッチ、ＡＤＢ・・・アドレスバッファ、ＴＧ・・
・タイミング発生回路、ＭＣ・・・メモリセル、Ｘ−Ｄ
ＥＣ・・・Ｘデコーダ、Ｙ−ＤＥＣ・・・Ｙデコーダ、
ＭＡ・・・メインアンプ、ｓｗ８．ｓｗ、・・・書き込
み制御用スイッチ、Ｄｔｎ、Ｄｆｎ・・・相補書き込み
データ信号、Ｉｌｏ・・・共通入出力倍号線、ｄ、ｄ・
・・差動出力、ＤＩＢ・・・データ入カバソファ、ＤＯ
Ｂ・・・データ出力バッ７ア、ＹＳ・・・選択信号、Ｉ
Ｎ・・・入力端子、ＯＵＴ・・・出力端子、ＴＭ・・・
トランス７７ＭＯ８゜ＭＡＲＯ〜７・・・マット、Ｗｅ
　１　＊　Ｗｌ　１　＊　Ｊ　１　ｔ　Ｗ□・・・ワー
ド線、５ＡＥＯ〜７０・センスアンプイネーブル回路、
ＲＴＧ、ＣＴＧ・・・第１及び第２のタイミング信号発
生回路、ＲＤＳ・・・リフレッシａモード判定回路、Ｔ
　Ｍ　Ｄ・・・テストモード決定回路、ＴＥＧ・・・テ
スト論理回路、ＲＦＣ・・・リフレッシュアドレスカウ
ンタ、ＭＳ・・・マット選択回路。 第 図 ＡＸ、ＡＶ と ９Ｘ→−−１０２４ｂｉｔｓ　−一−

Claims (1)

1. 【特許請求の範囲】 １、半導体記憶装置は、 複数のデータ線と、 上記複数のデータ線にそれぞれ対応して設けられた複数
   のセンスアンプと、 上記複数のデータ線にそれぞれ結合された複数のダイナ
   ミック型メモリセルと、 上記複数のデータ線のうち、そのデータ線に結合される
   １つのメモリセルの情報を、そのデータ線に対応するセ
   ンスアンプに供給されるべき所定のデータ線を選択する
   ための選択手段と、上記複数のセンスアンプの出力信号
   の一部を半導体記憶装置の外部に送出するためのデータ
   出力手段を含み、 データ出力動作の際、同一タイミングで選択されるデー
   タ線の数は、リフレッシュ動作の際、同一タイミングで
   選択されるデータ線の数よりも小さくされることを特徴
   とする半導体記憶装置。 ２、上記データ出力動作の際、１つ又は複数のメモリセ
   ルを選択するための複数のアドレス信号を時系列的に入
   力するためのアドレス信号入力手段を有することを特徴
   とする特許請求の範囲第１項記載の半導体記憶装置。 ３、上記データ出力動作の際、同一タイミングで選択さ
   れるデータ線の数は、全メモリセル数Ｎビットにおいて
   、略√Ｎとされ、 上記リフレッシュ動作の際、同一タイミングで選択され
   るデータ線の数は、略√Ｎの整数倍とされることを特徴
   とする特許請求の範囲第２項記載の半導体記憶装置。 ４、上記複数のアドレス信号のうち、第１のタイミング
   で入力されるＸ系のアドレス信号数が、第２のタイミン
   グで入力されるＹ系のアドレス信号よりも大きくされる
   ことにより、 上記データ出力動作の際、同一タイミングで選択される
   第１データ線の数は、全メモリセル数Ｎビットにおいて
   略√Ｎの整数分の１とされ、上記リフレッシュ動作の際
   、同一タイミングで選択される第２データ線の数は上記
   第１データ線の数の整数倍とされることを特徴とする特
   許請求の範囲第２項記載の半導体記憶装置。 ５、上記データ出力動作の際、１つ又は複数のメモリセ
   ルを選択するための複数のアドレス信号を一度に入力す
   るためのアドレス信号入力手段を有することを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。 ６、上記複数のデータ線との交叉点にメモリセルが結合
   される様に配置され、各データ線に結合される複数のメ
   モリセル中の１つのメモリセルを選択するための複数の
   ワード線を有し、上記複数のアドレス信号のうち、上記
   ワード線選択用のアドレス信号数が、上記データ線選択
   用のアドレス信号よりも大きくされることにより、上記
   データ出力動作の際、同一タイミングで選択される第１
   データ線の数は、全メモリセルビット数Ｎビットにおい
   て、√Ｎ以下とされ、上記リフレッシュ動作の際、同一
   タイミングで選択される第２データ線の数は、√Ｎ以上
   とされることを特徴とする特許請求の範囲第５項記載の
   半導体記憶装置。 ７、上記複数のデータ線との交差点にメモリセルが結合
   される様に配置され、各データ線に結合される複数のメ
   モリセル中の１つのメモリセルを選択するための複数の
   ワード線を有し、 上記複数のワード線はそれぞれ２重化され、一方を細分
   化してサブワード線とするとともに、複数のサブワード
   線をスイッチ手段を介して他方の共通ワード線に接続可
   能に構成されることを特徴とする特許請求の範囲第１項
   記載の半導体記憶装置。 ８、上記サブワード線はポリシリコン層又は、ポリサイ
   ド層で形成され、メモリセルを構成する選択用スイッチ
   ＭＯＳＦＥＴのゲート電極を兼ねているとともに、共通
   ワード線はアルミニウム層で形成されていることを特徴
   とする特許請求の範囲第７項記載の半導体記憶装置。 ９、所定の周期でメモリセルの情報の書き直しを必要と
   するリフレッシュ型半導体記憶装置は、複数のダイナミ
   ック型メモリセルと、 上記複数のダイナミック型メモリにそれぞれ対応して設
   けられた複数のセンスアンプと、上記複数のダイナミッ
   ク型メモリセルのうち、そのメモリセル情報が対応する
   センスアンプに供給されるべき所定のメモリセルを選択
   するためのメモリセル選択手段と、 上記複数のセンスアンプの出力信号の一部を半導体記憶
   装置の外部に送出するためのデータ出力手段を含み、 上記メモリセル選択手段により、データ出力時に同一タ
   イミングで選択されるメモリセルの数は、リフレッシュ
   時に同一タイミングで選択されるメモリセルの数よりも
   小さくされることを特徴とする半導体記憶装置。 １０、書き込みモードにおいてメモリアレイの指定され
   るデータ線が選択的に結合され、書き込み信号が比較的
   大きな振幅で伝達される第１の共通データ線と、読み出
   しモードにおいて上記メモリアレイの指定されるデータ
   線が選択的に結合され、読み出し信号が比較的小さな振
   幅で伝達される第２の共通データ線とを含むことを特徴
   とする半導体記憶装置。 １１、上記第１の共通データ線は、上記第１の共通デー
   タ線と上記メモリアレイの各データ線との間にそれぞれ
   設けられ書き込みモードにおいてカラムアドレス信号に
   従って選択的にオン状態とされる第１のＭＯＳＦＥＴを
   介して、上記メモリアレイの指定されるデータ線と選択
   的に結合され、上記第２の共通データ線は、上記第２の
   共通データ線と第１の電源電圧との間に直列形態に設け
   られ読み出しモードにおいて上記カラムアドレス信号に
   従って選択的にオン状態とされる第２のＭＯＳＦＥＴ及
   びそのゲートが上記メモリアレイの対応するデータ線に
   それぞれ結合される第３のＭＯＳＦＥＴを介して上記メ
   モリアレイの指定されるデータ線と選択的に結合される
   ことを特徴とする特許請求の範囲第１０項記載の半導体
   記憶装置。